JPH04248642A - メモリ集積回路のｐｉｍチップおよびその制御方法 - Google Patents
メモリ集積回路のｐｉｍチップおよびその制御方法Info
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- JPH04248642A JPH04248642A JP3204045A JP20404591A JPH04248642A JP H04248642 A JPH04248642 A JP H04248642A JP 3204045 A JP3204045 A JP 3204045A JP 20404591 A JP20404591 A JP 20404591A JP H04248642 A JPH04248642 A JP H04248642A
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- 238000000034 method Methods 0.000 title claims description 15
- 238000012937 correction Methods 0.000 claims abstract description 19
- 238000004364 calculation method Methods 0.000 claims abstract description 17
- 230000006870 function Effects 0.000 claims abstract description 16
- 238000012545 processing Methods 0.000 claims abstract description 13
- 238000004891 communication Methods 0.000 claims description 12
- 238000001514 detection method Methods 0.000 claims description 8
- 238000012423 maintenance Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 238000012360 testing method Methods 0.000 description 2
- OFFWOVJBSQMVPI-RMLGOCCBSA-N Kaletra Chemical compound N1([C@@H](C(C)C)C(=O)N[C@H](C[C@H](O)[C@H](CC=2C=CC=CC=2)NC(=O)COC=2C(=CC=CC=2C)C)CC=2C=CC=CC=2)CCCNC1=O.N([C@@H](C(C)C)C(=O)N[C@H](C[C@H](O)[C@H](CC=1C=CC=CC=1)NC(=O)OCC=1SC=NC=1)CC=1C=CC=CC=1)C(=O)N(C)CC1=CSC(C(C)C)=N1 OFFWOVJBSQMVPI-RMLGOCCBSA-N 0.000 description 1
- 229910009447 Y1-Yn Inorganic materials 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000007620 mathematical function Methods 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
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- G06F15/76—Architectures of general purpose stored program computers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、メモリと計算を同一の
集積回路上で結合して、データピン間に必要であった入
力／出力部のほとんどをなくすことによってプロセッサ
とメモリとの間の命令／データ帯域幅を最大にするプロ
セスインメモリ（ＰＩＭ）チップに関するものである。
集積回路上で結合して、データピン間に必要であった入
力／出力部のほとんどをなくすことによってプロセッサ
とメモリとの間の命令／データ帯域幅を最大にするプロ
セスインメモリ（ＰＩＭ）チップに関するものである。
【０００２】
【従来の技術】並列ＳＩＭＤシミュレーションワークベ
ンチ（ＰＡＳＳＷＯＲＫ）についての研究から、多重命
令多重データ（ＭＩＭＤ）ベクトル装置が、市販の単一
命令多重データ（ＳＩＭＤ）装置の大域経路指定及びビ
ットシリアル演算をほぼ全速でシミュレートできること
がわかった。ハードウェアの集中／分散及びベクトルレ
ジスタのコーナターニングが、「ビットシリアル直交変
換命令を実行するための装置」と題する係属中のアイオ
ブスト（Ｉｏｂｓｔ） の米国特許出願番号第５３３，
２３３ 号に開示されているベクトル装置でこの種の高
性能ＳＩＭＤ計算をするのに重要である。
ンチ（ＰＡＳＳＷＯＲＫ）についての研究から、多重命
令多重データ（ＭＩＭＤ）ベクトル装置が、市販の単一
命令多重データ（ＳＩＭＤ）装置の大域経路指定及びビ
ットシリアル演算をほぼ全速でシミュレートできること
がわかった。ハードウェアの集中／分散及びベクトルレ
ジスタのコーナターニングが、「ビットシリアル直交変
換命令を実行するための装置」と題する係属中のアイオ
ブスト（Ｉｏｂｓｔ） の米国特許出願番号第５３３，
２３３ 号に開示されているベクトル装置でこの種の高
性能ＳＩＭＤ計算をするのに重要である。
【０００３】ベクトル装置とＳＩＭＤ装置とを直接的に
比較すると、ＳＩＭＤ性能に対するその他の重要な限界
は、メモリ帯域幅と、一部の算術、すなわちベクトル装
置における全加算またはＳＩＭＤ装置におけるプロセッ
サ間の計算に必要な多重論理演算とである。この研究の
結果から、同一の共用メモリ装置でＭＩＭＤ及びＳＩＭ
Ｄの両方の計算を可能にするには、ＳＩＭＤを完全に新
しい装置として構成するのではなく、従来装置にＳＩＭ
Ｄを盛り込む方法がよいことが暗示されている。
比較すると、ＳＩＭＤ性能に対するその他の重要な限界
は、メモリ帯域幅と、一部の算術、すなわちベクトル装
置における全加算またはＳＩＭＤ装置におけるプロセッ
サ間の計算に必要な多重論理演算とである。この研究の
結果から、同一の共用メモリ装置でＭＩＭＤ及びＳＩＭ
Ｄの両方の計算を可能にするには、ＳＩＭＤを完全に新
しい装置として構成するのではなく、従来装置にＳＩＭ
Ｄを盛り込む方法がよいことが暗示されている。
【０００４】プロセッサとメモリとを同一のチップに集
積すれば、従来装置に基づいたＳＩＭＤ性能をさらに高
めることも可能である。すなわち、単一ビットプロセッ
サを標準形ランダムアクセスメモリ（ＲＡＭ）集積回路
（ＩＣ）の各列と対応させる新しい形式のメモリチップ
（プロセスインメモリ−ＰＩＭチップ）を設計すれば、
ＳＩＭＤ性能を数倍も向上させることができるであろう
。この性能向上は、電力、冷却及び／または空間要件を
さほど増加させることなく達成できることに注目する必
要がある。
積すれば、従来装置に基づいたＳＩＭＤ性能をさらに高
めることも可能である。すなわち、単一ビットプロセッ
サを標準形ランダムアクセスメモリ（ＲＡＭ）集積回路
（ＩＣ）の各列と対応させる新しい形式のメモリチップ
（プロセスインメモリ−ＰＩＭチップ）を設計すれば、
ＳＩＭＤ性能を数倍も向上させることができるであろう
。この性能向上は、電力、冷却及び／または空間要件を
さほど増加させることなく達成できることに注目する必
要がある。
【０００５】この基本構想は、メモリ内で直接的に計算
することによって中央処理装置（ＣＰＵ）とメモリとの
間の非ノイマンボトルネックを破壊して、従来形計算環
境からＭＩＭＤ／ＳＩＭＤ混合計算環境へ自然に進化さ
せることができる。この混合計算環境の応用は、今開発
が始まったところである。
することによって中央処理装置（ＣＰＵ）とメモリとの
間の非ノイマンボトルネックを破壊して、従来形計算環
境からＭＩＭＤ／ＳＩＭＤ混合計算環境へ自然に進化さ
せることができる。この混合計算環境の応用は、今開発
が始まったところである。
【０００６】
【発明が解決しようとする課題】このような事情に鑑み
て本発明は、データピン間の入出力端子をほとんどをな
くすことによってプロセッサとメモリとの間の命令／デ
ータ帯域幅を最大にするためメモリ部と演算部を同一の
集積回路上に結合したＰＩＭチップを提供するものであ
る。
て本発明は、データピン間の入出力端子をほとんどをな
くすことによってプロセッサとメモリとの間の命令／デ
ータ帯域幅を最大にするためメモリ部と演算部を同一の
集積回路上に結合したＰＩＭチップを提供するものであ
る。
【０００７】本発明のさらなる目的によれば、アドレス
及びデータバスを介してＰＩＭチップのメモリバンクを
制御するための方法が提供されている。
及びデータバスを介してＰＩＭチップのメモリバンクを
制御するための方法が提供されている。
【０００８】
【課題を解決するための手段】上記目的を達成するため
、本発明のＰＩＭは、標準形メモリアレイに変更を加え
てその１つの参照行で読み取られた全データが、その行
の１ビットが１つのビットシリアルプロセッサに対応す
るようにして設けられた１組のビットシリアルプロセッ
サへ送られるようにしたプロセスインメモリ（ＰＩＭ）
を構成する。プロセッサから計算された結果がメモリに
書き込まれるとき、各プロセッサに１つずつ得られるす
べての結果ビットも同時に書き込まれる。
、本発明のＰＩＭは、標準形メモリアレイに変更を加え
てその１つの参照行で読み取られた全データが、その行
の１ビットが１つのビットシリアルプロセッサに対応す
るようにして設けられた１組のビットシリアルプロセッ
サへ送られるようにしたプロセスインメモリ（ＰＩＭ）
を構成する。プロセッサから計算された結果がメモリに
書き込まれるとき、各プロセッサに１つずつ得られるす
べての結果ビットも同時に書き込まれる。
【０００９】メモリはこのように並列にアクセスされる
ので、単一エラー訂正二重エラー検出（ＳＥＣＤＥＤ）
能力が付け加えられて、適正な作動を確保するか、ある
いは不適当な作動であることを知らせる。性能が重要で
あるから、実行シーケンスは、メモリデータのロード及
びストアに他のデータの処理をオーバラップさせる。こ
のパイプライン処理を実行するためにＲレジスタが付け
加えられている。
ので、単一エラー訂正二重エラー検出（ＳＥＣＤＥＤ）
能力が付け加えられて、適正な作動を確保するか、ある
いは不適当な作動であることを知らせる。性能が重要で
あるから、実行シーケンスは、メモリデータのロード及
びストアに他のデータの処理をオーバラップさせる。こ
のパイプライン処理を実行するためにＲレジスタが付け
加えられている。
【００１０】ＰＩＭチップは２つのモードで作動できる
。外部世界に対して、ＩＣは通常の読み取り／書き込み
メモリとして使用できる。計算プロセッサ及び追加制御
回線によって能力を追加することによって、メモリアク
セスサイクル（読み取りまたは書き込み）に代わってプ
ロセッサで結果を計算することができる。
。外部世界に対して、ＩＣは通常の読み取り／書き込み
メモリとして使用できる。計算プロセッサ及び追加制御
回線によって能力を追加することによって、メモリアク
セスサイクル（読み取りまたは書き込み）に代わってプ
ロセッサで結果を計算することができる。
【００１１】ＰＩＭチップを計算用に使用する場合（Ｐ
ＩＭモード）、チップピンから行デコーダにアドレスが
与えられる。その結果、１行のデータがメモリから取り
出される。データはエラー訂正されてから、クロックサ
イクルの終わり／次のクロックサイクルの始めでＲレジ
スタ内にラッチされる。
ＩＭモード）、チップピンから行デコーダにアドレスが
与えられる。その結果、１行のデータがメモリから取り
出される。データはエラー訂正されてから、クロックサ
イクルの終わり／次のクロックサイクルの始めでＲレジ
スタ内にラッチされる。
【００１２】次のクロックサイクルでは、プロセッサは
外部コマンド／制御回線の制御を受けながらそのデータ
を計算シーケンスの一部として使用する。計算結果をプ
ロセッサからメモリに記憶したい場合、メモリロードサ
イクルに代えて記憶サイクルにする。メモリアレイへ移
動中の記憶データにエラー訂正チェックビットが加えら
れる。
外部コマンド／制御回線の制御を受けながらそのデータ
を計算シーケンスの一部として使用する。計算結果をプ
ロセッサからメモリに記憶したい場合、メモリロードサ
イクルに代えて記憶サイクルにする。メモリアレイへ移
動中の記憶データにエラー訂正チェックビットが加えら
れる。
【００１３】多数のプロセッサ間、及び多数のプロセッ
サから１つまたは複数レベルのチップ外制御器へのデー
タの流れを容易にするためにプロセッサに追加される２
つの通信ネットワークがある。これらのネットワークは
、グローバル・オアネットワーク（ＧＯＲ）及び並列プ
リフィクスネットワーク（ＰＰＮ）として知られている
。
サから１つまたは複数レベルのチップ外制御器へのデー
タの流れを容易にするためにプロセッサに追加される２
つの通信ネットワークがある。これらのネットワークは
、グローバル・オアネットワーク（ＧＯＲ）及び並列プ
リフィクスネットワーク（ＰＰＮ）として知られている
。
【００１４】チップが通常の書き込みに使用される時、
まずデータがメモリから読み出され、エラー訂正が行わ
れてから、Ｒレジスタに入れる前に書き込みデータと併
合される。次に、変更データを入れたＲレジスタの内容
が、途中でエラー訂正論理を通ってメモリへ送り戻され
る。これが必要であるのは、書き込みポートからチップ
に入ってくるビット数がメモリに書き込まれるデータ量
よりも少ないためである。
まずデータがメモリから読み出され、エラー訂正が行わ
れてから、Ｒレジスタに入れる前に書き込みデータと併
合される。次に、変更データを入れたＲレジスタの内容
が、途中でエラー訂正論理を通ってメモリへ送り戻され
る。これが必要であるのは、書き込みポートからチップ
に入ってくるビット数がメモリに書き込まれるデータ量
よりも少ないためである。
【００１５】この併合パスによって、適当なエラー訂正
情報を書き込み中のワード用に再構成することができる
。通常の読み取りに用いられた場合、１行のデータがメ
モリから取り出されて、エラー訂正をしてからＲレジス
タに入れられる。次のクロックサイクルで、チップから
送り出すビットの適当なサブセットをアドレスビットが
選択する。
情報を書き込み中のワード用に再構成することができる
。通常の読み取りに用いられた場合、１行のデータがメ
モリから取り出されて、エラー訂正をしてからＲレジス
タに入れられる。次のクロックサイクルで、チップから
送り出すビットの適当なサブセットをアドレスビットが
選択する。
【００１６】通常の読み取り／書き込みモードでは、Ｐ
ＩＭチップバンクはアドレスバスに行及び列のアドレス
を受け取り、データバスに読み取り／書き込みデータを
受け取る。ＰＩＭモードでは、ＰＩＭチップバンクはア
ドレスバスに行アドレスを受け取り、データバスに実行
すべきＳＩＭＤ命令を受け取る。ＳＩＭＤ命令をアドレ
スバスの未使用の列アドレス回線で送ってもよい。この
ように、ＳＩＭＤ命令のシーケンスは、すべてのプロセ
ッサ間にメモリ参照及び演算をオーバラップして完全に
パイプライン化することができる。
ＩＭチップバンクはアドレスバスに行及び列のアドレス
を受け取り、データバスに読み取り／書き込みデータを
受け取る。ＰＩＭモードでは、ＰＩＭチップバンクはア
ドレスバスに行アドレスを受け取り、データバスに実行
すべきＳＩＭＤ命令を受け取る。ＳＩＭＤ命令をアドレ
スバスの未使用の列アドレス回線で送ってもよい。この
ように、ＳＩＭＤ命令のシーケンスは、すべてのプロセ
ッサ間にメモリ参照及び演算をオーバラップして完全に
パイプライン化することができる。
【００１７】
【作用】チップには多数の単一ビット計算プロセッサが
含まれ、それらはすべて並列駆動され、各チップ上のプ
ロセッサの数は数個から数千まで渡っている。チップを
合わせてメモリバンクのグループ化またはシステム化に
することによって、コンピュータ内の既存のメモリサブ
システムをパーソナルコンピュータからスーパコンピュ
ータに変えることができる。
含まれ、それらはすべて並列駆動され、各チップ上のプ
ロセッサの数は数個から数千まで渡っている。チップを
合わせてメモリバンクのグループ化またはシステム化に
することによって、コンピュータ内の既存のメモリサブ
システムをパーソナルコンピュータからスーパコンピュ
ータに変えることができる。
【００１８】
【実施例】本発明の実施例を図面を参照して説明する。
図１において、プロセスインメモリ（ＰＩＭ）回路を説
明する。回路の基本構成素子は、付加ローカルメモリ素
子４を備えたビットシリアルプロセッサ２である。ロー
カルメモリ素子は、各クロックサイクル中にエラー訂正
回路（ＥＣＣ）論理を介して１ビットをビットシリアル
プロセッサへ、またはそれから移動することができる。
明する。回路の基本構成素子は、付加ローカルメモリ素
子４を備えたビットシリアルプロセッサ２である。ロー
カルメモリ素子は、各クロックサイクル中にエラー訂正
回路（ＥＣＣ）論理を介して１ビットをビットシリアル
プロセッサへ、またはそれから移動することができる。
【００１９】このため、ＰＩＭ構造のクロック速度はメ
モリアクセスにＥＣＣ時間を加えた値に設定されている
。あるいは、各クロックサイクル中に、やはりＥＣＣ論
理で処理した後、外部読み取り及び書き込みを実施でき
る。また、チップ上のプロセッサ素子間及びチップ間の
通信経路を形成する論理が追加されている。
モリアクセスにＥＣＣ時間を加えた値に設定されている
。あるいは、各クロックサイクル中に、やはりＥＣＣ論
理で処理した後、外部読み取り及び書き込みを実施でき
る。また、チップ上のプロセッサ素子間及びチップ間の
通信経路を形成する論理が追加されている。
【００２０】１つのビットシリアルプロセッサに対応し
たメモリは、１ビット幅のメモリ列で示されている。列
が連結されてメモリアレイ６が形成されている。同様に
１組のビットシリアルプロセッサが連結されており、通
常は機能的にメモリアレイの下方に位置しているように
見える。これは、メモリアレイへの単一行アドレスが、
すべて並列になっているビットシリアルプロセッサの各
々に１ビット与えることを意味している。
たメモリは、１ビット幅のメモリ列で示されている。列
が連結されてメモリアレイ６が形成されている。同様に
１組のビットシリアルプロセッサが連結されており、通
常は機能的にメモリアレイの下方に位置しているように
見える。これは、メモリアレイへの単一行アドレスが、
すべて並列になっているビットシリアルプロセッサの各
々に１ビット与えることを意味している。
【００２１】すべてのメモリアクセス、内部及び外部参
照、及び読み取り書き込み動作は並行動作である。これ
は、ＰＩＭ命令中、列アドレスビットは使用されないこ
とを意味している。外部参照のための通常の列デコーダ
及びセレクタを移動させることによってチップ構造、Ｅ
ＣＣ処理及び結果的なタイミング変化を変えることがで
きる。メモリアレイには、以下に詳細に説明するように
余分のチェック列８が設けられている。
照、及び読み取り書き込み動作は並行動作である。これ
は、ＰＩＭ命令中、列アドレスビットは使用されないこ
とを意味している。外部参照のための通常の列デコーダ
及びセレクタを移動させることによってチップ構造、Ｅ
ＣＣ処理及び結果的なタイミング変化を変えることがで
きる。メモリアレイには、以下に詳細に説明するように
余分のチェック列８が設けられている。
【００２２】メモリアレイ６とプロセッサ２との間には
、以下に詳細に説明する行デコードチェッカ１２を備え
たエラー検出訂正回路１０が配置されている。
、以下に詳細に説明する行デコードチェッカ１２を備え
たエラー検出訂正回路１０が配置されている。
【００２３】Ｒレジスタ１４がエラー検出訂正回路１０
とプロセッサ２との間に配置されて、メモリデータのロ
ード及びストアを他のデータの処理とオーバラップさせ
るパイプライン化を行っている。
とプロセッサ２との間に配置されて、メモリデータのロ
ード及びストアを他のデータの処理とオーバラップさせ
るパイプライン化を行っている。
【００２４】ＰＩＭチップは２つのモードで、すなわち
通常の読み取り／書き込みメモリとして、または計算用
として（ＰＩＭモード）作動できる。計算プロセッサ２
と付加制御回線１６によって能力を追加することによっ
て、メモリアクセスサイクルの代わりにプロセッサで結
果を計算できるようになる。
通常の読み取り／書き込みメモリとして、または計算用
として（ＰＩＭモード）作動できる。計算プロセッサ２
と付加制御回線１６によって能力を追加することによっ
て、メモリアクセスサイクルの代わりにプロセッサで結
果を計算できるようになる。
【００２５】チップを計算用に使用する場合、チップピ
ンから行デコーダ１８にアドレスが与えられる。その結
果、１行のデータがメモリから取り出される。データは
エラー訂正されてから、クロックサイクルの終わり／次
のクロックサイクルの始めでＲレジスタ内にラッチされ
る。次のクロックサイクルでは、プロセッサは外部制御
及びコマンド回線１６の制御を受けながらそのデータを
計算シーケンスの一部として使用する。計算結果をプロ
セッサからメモリに記憶したい場合、メモリロードサイ
クルに代えて記憶サイクルにする。メモリアレイへ移動
中にエラー訂正データが記憶データに加えられる。
ンから行デコーダ１８にアドレスが与えられる。その結
果、１行のデータがメモリから取り出される。データは
エラー訂正されてから、クロックサイクルの終わり／次
のクロックサイクルの始めでＲレジスタ内にラッチされ
る。次のクロックサイクルでは、プロセッサは外部制御
及びコマンド回線１６の制御を受けながらそのデータを
計算シーケンスの一部として使用する。計算結果をプロ
セッサからメモリに記憶したい場合、メモリロードサイ
クルに代えて記憶サイクルにする。メモリアレイへ移動
中にエラー訂正データが記憶データに加えられる。
【００２６】チップを通常の書き込みに使用する場合、
まずデータがメモリ４から読み出され、エラー訂正が行
われてから、Ｒレジスタ１４に入れる前に書き込みデー
タと併合される。次に、新しいデータを入れたＲレジス
タの内容が、途中でエラー訂正論理を通ってメモリへ送
り戻される。これが必要であるのは、書き込みポートか
らチップに入ってくるビット数がメモリに書き込まれる
データ量よりも少ないためである。この併合パスによっ
て、適当なエラー訂正情報を書き込み中のワード用に再
構成することができる。
まずデータがメモリ４から読み出され、エラー訂正が行
われてから、Ｒレジスタ１４に入れる前に書き込みデー
タと併合される。次に、新しいデータを入れたＲレジス
タの内容が、途中でエラー訂正論理を通ってメモリへ送
り戻される。これが必要であるのは、書き込みポートか
らチップに入ってくるビット数がメモリに書き込まれる
データ量よりも少ないためである。この併合パスによっ
て、適当なエラー訂正情報を書き込み中のワード用に再
構成することができる。
【００２７】通常の読み取りに用いられた場合、１行の
データがメモリから取り出されて、エラー訂正をしてか
らＲレジスタに入れられる。次のクロックサイクルで、
列アドレスビットはチップから送り出されるビットの適
当なサブセットを読み取りセレクタ２２から選択する。
データがメモリから取り出されて、エラー訂正をしてか
らＲレジスタに入れられる。次のクロックサイクルで、
列アドレスビットはチップから送り出されるビットの適
当なサブセットを読み取りセレクタ２２から選択する。
【００２８】図示の実施例では、２５６のプロセッサが
設けられており、これにＳＥＣＤＥＤチェックバイト列
を加えると、メモリアレイは合計３１２列になる。各列
の高さは２Ｋビットであると予想される。このため、メ
モリは２０４８×３１２＝６３８，９７６（６２４Ｋ）
ビットを有する。メモリアレイは物理的にこの大きさの
構成する必要はなく、他のものにしても良好に動作する
。
設けられており、これにＳＥＣＤＥＤチェックバイト列
を加えると、メモリアレイは合計３１２列になる。各列
の高さは２Ｋビットであると予想される。このため、メ
モリは２０４８×３１２＝６３８，９７６（６２４Ｋ）
ビットを有する。メモリアレイは物理的にこの大きさの
構成する必要はなく、他のものにしても良好に動作する
。
【００２９】ＰＩＭチップ上の各プロセッサはビットシ
リアル計算ユニットである。すべてのプロセッサは同一
であって、並行に制御される。すなわち、すべてのプロ
セッサはそれぞれ異なったデータについて同時に同一の
演算を実行する。このように、プロセッサはＳＩＭＤコ
ンピュータアーキテクチャを実施する。
リアル計算ユニットである。すべてのプロセッサは同一
であって、並行に制御される。すなわち、すべてのプロ
セッサはそれぞれ異なったデータについて同時に同一の
演算を実行する。このように、プロセッサはＳＩＭＤコ
ンピュータアーキテクチャを実施する。
【００３０】次に図２を参照しながら、１つのビットシ
リアルプロセッサについて詳細に説明する。プロセッサ
には幾つかのマルチプレクサ２４、２６、２７、２８、
３０、３１、３２、３３、３４、３６、３７が設けられ
ており、それらは、計算結果を条件に合わせて他のプロ
セッサまたはメモリへ伝播する手段を含む固定機能算術
論理ユニット（ＡＬＵ）３８に出力を送る。
リアルプロセッサについて詳細に説明する。プロセッサ
には幾つかのマルチプレクサ２４、２６、２７、２８、
３０、３１、３２、３３、３４、３６、３７が設けられ
ており、それらは、計算結果を条件に合わせて他のプロ
セッサまたはメモリへ伝播する手段を含む固定機能算術
論理ユニット（ＡＬＵ）３８に出力を送る。
【００３１】ＡＬＵ３８はＡ，Ｂ及びＣと呼ばれる３つ
の入力信号を受けて、これら３つの入力の３つの固定機
能結果を計算する。その結果は、合計（Ａ＊Ｂ＊Ｃ）、
繰り上げ（Ａ・Ｂ＋Ａ・Ｃ＋Ｂ・Ｃ）及びストリング比
較（Ｃ＋Ａ＊Ｂ）である。マルチプレクサの能力を利用
して、全組の論理演算を繰り上げ機能から実行すること
ができる。例えば、Ｃ入力を遮断（Ｃ＝０）することに
よって、Ａ及びＢの論理積が計算され、Ｃ入力を導通（
Ｃ＝１）させることによってＡ及びＢの論理和が計算さ
れる。
の入力信号を受けて、これら３つの入力の３つの固定機
能結果を計算する。その結果は、合計（Ａ＊Ｂ＊Ｃ）、
繰り上げ（Ａ・Ｂ＋Ａ・Ｃ＋Ｂ・Ｃ）及びストリング比
較（Ｃ＋Ａ＊Ｂ）である。マルチプレクサの能力を利用
して、全組の論理演算を繰り上げ機能から実行すること
ができる。例えば、Ｃ入力を遮断（Ｃ＝０）することに
よって、Ａ及びＢの論理積が計算され、Ｃ入力を導通（
Ｃ＝１）させることによってＡ及びＢの論理和が計算さ
れる。
【００３２】いくつかのマルチプレクサがプロセッサ内
のデータ経路及び機能を選択する。マルチプレクサを作
動させるデータソースは、メモリから送られるか、内部
通信ネットワークを介して他のプロセッサから送られる
か、内部的に発生して保管されている結果から送られる
。
のデータ経路及び機能を選択する。マルチプレクサを作
動させるデータソースは、メモリから送られるか、内部
通信ネットワークを介して他のプロセッサから送られる
か、内部的に発生して保管されている結果から送られる
。
【００３３】ＡＬＵのＡ，Ｂ及びＣ入力を送る３つの主
要マルチプレクサ２４、２６、２８がある。各マルチプ
レクサはそれぞれの制御／コマンド回線で制御されてい
る。図面において、制御回線がＦｎ で示されており、
ここでｎは１から２０までの数字である。すべての制御
回線はチップから出ている。マルチプレクサ２４、２６
、２８の各々は３つの独立した制御回線で駆動される。 そのうちの２つの回線はデコードされて４つの入力の内
の１つを選択するのに対して、第３の回線は選択信号の
状態を反転させる。
要マルチプレクサ２４、２６、２８がある。各マルチプ
レクサはそれぞれの制御／コマンド回線で制御されてい
る。図面において、制御回線がＦｎ で示されており、
ここでｎは１から２０までの数字である。すべての制御
回線はチップから出ている。マルチプレクサ２４、２６
、２８の各々は３つの独立した制御回線で駆動される。 そのうちの２つの回線はデコードされて４つの入力の内
の１つを選択するのに対して、第３の回線は選択信号の
状態を反転させる。
【００３４】第１マルチプレクサ２４は、制御回線の制
御を受けながら、直前のクロックサイクルから得られた
マルチプレクサ２４の先行出力（この状態はマルチプレ
クサ２４に対応したフリップフロップ４０で保管されて
いる）、メモリから読み出されたデータ、別の制御／コ
マンド回線で駆動される別のマルチプレクサによってい
ずれかが選択されるＡＬＵからの合計または繰り上げ結
果、及び論理ゼロから選択することができる。これらの
信号はいずれも各クロックサイクル時にＡＬＵのＡ入力
へ、おそらく反転させて送ることができる。
御を受けながら、直前のクロックサイクルから得られた
マルチプレクサ２４の先行出力（この状態はマルチプレ
クサ２４に対応したフリップフロップ４０で保管されて
いる）、メモリから読み出されたデータ、別の制御／コ
マンド回線で駆動される別のマルチプレクサによってい
ずれかが選択されるＡＬＵからの合計または繰り上げ結
果、及び論理ゼロから選択することができる。これらの
信号はいずれも各クロックサイクル時にＡＬＵのＡ入力
へ、おそらく反転させて送ることができる。
【００３５】第２マルチプレクサ２６は、様々な通信経
路から選択するか、前に計算されている一部の結果を戻
す二次レベルマルチプレクサ２７から第１入力を受ける
以外、第１マルチプレクサ２４と同じデータ入力を受け
る。制御回線は、第１マルチプレクサに接続された制御
回線と同一機能を果たすが、それらから独立している。 第１マルチプレクサの場合と同様に、ＡＬＵに送られる
データは必要に応じて反転させることができる。
路から選択するか、前に計算されている一部の結果を戻
す二次レベルマルチプレクサ２７から第１入力を受ける
以外、第１マルチプレクサ２４と同じデータ入力を受け
る。制御回線は、第１マルチプレクサに接続された制御
回線と同一機能を果たすが、それらから独立している。 第１マルチプレクサの場合と同様に、ＡＬＵに送られる
データは必要に応じて反転させることができる。
【００３６】第３マルチプレクサ２８は、直前のクロッ
クサイクルから得られたマルチプレクサの先行出力（こ
の状態は第３マルチプレクサ２８に結合したフリップフ
ロップ４２に保持されている）、第２マルチプレクサ２
６へ送られる通信マルチプレクサ２７からのデータと同
じもの、別の制御／コマンド回線で駆動される別のマル
チプレクサによっていずれかが選択されるＡＬＵからの
合計または繰り上げの２信号の比較結果、及び論理ゼロ
から選択することができる。選択されたデータは、３つ
の独立した制御回線の制御を受けながらおそらく反転さ
せてＡＬＵへ送られる。
クサイクルから得られたマルチプレクサの先行出力（こ
の状態は第３マルチプレクサ２８に結合したフリップフ
ロップ４２に保持されている）、第２マルチプレクサ２
６へ送られる通信マルチプレクサ２７からのデータと同
じもの、別の制御／コマンド回線で駆動される別のマル
チプレクサによっていずれかが選択されるＡＬＵからの
合計または繰り上げの２信号の比較結果、及び論理ゼロ
から選択することができる。選択されたデータは、３つ
の独立した制御回線の制御を受けながらおそらく反転さ
せてＡＬＵへ送られる。
【００３７】いずれのＳＩＭＤ装置も、一部のプロセッ
サが特定の演算を実施しないようにする機構を必要とす
る。ＰＩＭに選択されたこの機構は、条件付き記憶であ
る。すなわち、一部のプロセッサがコマンドを実行する
ことを禁止するのではなく、すべてのプロセッサにコマ
ンドを実行させるが、計算結果を記憶しないというもの
である。
サが特定の演算を実施しないようにする機構を必要とす
る。ＰＩＭに選択されたこの機構は、条件付き記憶であ
る。すなわち、一部のプロセッサがコマンドを実行する
ことを禁止するのではなく、すべてのプロセッサにコマ
ンドを実行させるが、計算結果を記憶しないというもの
である。
【００３８】この形式の条件制御を実施するため、３つ
のフリップフロップ３５がマルチプレクサ３１、３３、
３６及び３７と共にプロセッサに加えられている。いず
れのサイクルにおいても、マルチプレクサは３つの内の
いずれを選択することもでき、あるいは論理ゼロを選択
することもできる。前述のマルチプレクサと同様に、選
択された入力の状態を反転させることができる。このた
め、例えば入力として論理ゼロを選択すると、反転信号
／コマンドを活動化させることによって出力を論理１に
することができる。
のフリップフロップ３５がマルチプレクサ３１、３３、
３６及び３７と共にプロセッサに加えられている。いず
れのサイクルにおいても、マルチプレクサは３つの内の
いずれを選択することもでき、あるいは論理ゼロを選択
することもできる。前述のマルチプレクサと同様に、選
択された入力の状態を反転させることができる。このた
め、例えば入力として論理ゼロを選択すると、反転信号
／コマンドを活動化させることによって出力を論理１に
することができる。
【００３９】ＳＩＭＤ命令シーケンスが実行されると、
メモリからの古いデータがＡマルチプレクサに対応した
フリップフロップにロードされて、計算結果がＡＬＵか
らＢマルチプレクサへ送られる。マルチプレクサ３６か
ら入力を受けるマルチプレクサ３３が論理１を出力して
いる場合、Ｂデータがメモリ記憶経路を進むことが阻止
されるか、Ａマルチプレクサからのデータの進路が阻止
される。
メモリからの古いデータがＡマルチプレクサに対応した
フリップフロップにロードされて、計算結果がＡＬＵか
らＢマルチプレクサへ送られる。マルチプレクサ３６か
ら入力を受けるマルチプレクサ３３が論理１を出力して
いる場合、Ｂデータがメモリ記憶経路を進むことが阻止
されるか、Ａマルチプレクサからのデータの進路が阻止
される。
【００４０】データは、一般的にメモリからマルチプレ
クサ２６を介して、またはＡＬＵから計算結果としてマ
ルチプレクサ２６または２８を介してロードされたデー
タから記憶許可フリップフロップ３５にロードされる。 コマンド回線が別のマルチプレクサ３４を介していずれ
かの結果を選択し、さらなるコマンド回線が（もしある
ならば）どの記憶許可ビット３５にロードするかを選択
する。
クサ２６を介して、またはＡＬＵから計算結果としてマ
ルチプレクサ２６または２８を介してロードされたデー
タから記憶許可フリップフロップ３５にロードされる。 コマンド回線が別のマルチプレクサ３４を介していずれ
かの結果を選択し、さらなるコマンド回線が（もしある
ならば）どの記憶許可ビット３５にロードするかを選択
する。
【００４１】データは、各プロセッサから、ＰＩＭチッ
プ上またはそれ以外のプロセッサ間の通信を行うネット
ワークへ送られる。ネットワークには、グローバル・オ
アネットワーク（ＧＯＲ）及び並列プリフィクスネット
ワーク（ＰＰＮ）の２種類がある。ＧＯＲは多数から個
、または個から多数への通信に用いられるのに対して、
ＰＰＮは多数から多数への通信に用いられる。
プ上またはそれ以外のプロセッサ間の通信を行うネット
ワークへ送られる。ネットワークには、グローバル・オ
アネットワーク（ＧＯＲ）及び並列プリフィクスネット
ワーク（ＰＰＮ）の２種類がある。ＧＯＲは多数から個
、または個から多数への通信に用いられるのに対して、
ＰＰＮは多数から多数への通信に用いられる。
【００４２】ＧＯＲへ送られるデータは、記憶許可ビッ
ト３５の１つで進路が阻止される。これにより、特定の
プロセッサの記憶許可ビットを論理１にする一方、その
他のプロセッサの記憶許可ビットを論理ゼロにすること
よってその特定プロセッサがＧＯＲネットワークを駆動
することができる。
ト３５の１つで進路が阻止される。これにより、特定の
プロセッサの記憶許可ビットを論理１にする一方、その
他のプロセッサの記憶許可ビットを論理ゼロにすること
よってその特定プロセッサがＧＯＲネットワークを駆動
することができる。
【００４３】あるいは、チップ上のすべてのプロセッサ
がＧＯＲネットワークを駆動して、すべてのプロセッサ
のグローバル・オアを個々のプロセッサまたはチップ外
の高レベルの制御器へ送り戻すこともできる。チップ上
のすべてのプロセッサ間のグローバル・オアは多重レベ
ルＯＲゲート４９を介して実行される。
がＧＯＲネットワークを駆動して、すべてのプロセッサ
のグローバル・オアを個々のプロセッサまたはチップ外
の高レベルの制御器へ送り戻すこともできる。チップ上
のすべてのプロセッサ間のグローバル・オアは多重レベ
ルＯＲゲート４９を介して実行される。
【００４４】ＧＯＲ及びＰＰＮの両ネットワークからの
データは、個別のコマンド回線で制御される別のマルチ
プレクサ２７によって選択される。このデータは、第２
及び第３マルチプレクサ２６、２８のいずれか（または
両方）で選択できる。
データは、個別のコマンド回線で制御される別のマルチ
プレクサ２７によって選択される。このデータは、第２
及び第３マルチプレクサ２６、２８のいずれか（または
両方）で選択できる。
【００４５】次に図３を参照しながら、並列プリフィク
スネットワークについて説明する。このネットワークの
名前は、走査または平行プリフィクスと呼ばれる数学機
能に由来している。図３のネットワークは、多くの並列
を可能にして関係オペレータ間の並列プリフィクスを高
速化できるようにしてこの機能を実行する。
スネットワークについて説明する。このネットワークの
名前は、走査または平行プリフィクスと呼ばれる数学機
能に由来している。図３のネットワークは、多くの並列
を可能にして関係オペレータ間の並列プリフィクスを高
速化できるようにしてこの機能を実行する。
【００４６】加算についてのプリフィクス演算は走査と
呼ばれ、以下のように定義される。
呼ばれ、以下のように定義される。
【００４７】Ｘｉ ＝ Ｘｉー１ ＋Ｙｉ 但し
ｉ＝１〜ｎ、Ｘ０ ＝１ または Ｘ１ ＝ Ｙ１ Ｘ２ ＝ Ｘ１ ＋Ｙ２ Ｘ３ ＝ Ｘ２ ＋Ｙ３ Ｘ４ ＝ Ｘ３ ＋Ｙ４ 演算の連鎖に注目されたい。このように説明した場合、
各結果はすべての先行結果の影響を受ける。しかし、等
式は次にように展開できる。
ｉ＝１〜ｎ、Ｘ０ ＝１ または Ｘ１ ＝ Ｙ１ Ｘ２ ＝ Ｘ１ ＋Ｙ２ Ｘ３ ＝ Ｘ２ ＋Ｙ３ Ｘ４ ＝ Ｘ３ ＋Ｙ４ 演算の連鎖に注目されたい。このように説明した場合、
各結果はすべての先行結果の影響を受ける。しかし、等
式は次にように展開できる。
【００４８】Ｘ１ ＝ Ｙ１
Ｘ２ ＝ Ｙ１ ＋Ｙ２
Ｘ３ ＝ Ｙ１ ＋Ｙ２ ＋Ｙ３ Ｘ４ ＝
Ｙ１ ＋Ｙ２ ＋Ｙ３ ＋Ｙ４ 各プロセッサは
単一データ項Ｙ１ 〜Ｙｎでスタートする。ＰＰＮは、
Ｙ２ のコピーを保持しているプロセッサがそのデータ
をＹ１ を保持しているプロセッサに送ることができる
ようにすると同時に、Ｙ４ を保持しているプロセッサ
がそのデータをＹ３ を保持しているプロセッサに送る
等ができるようにする。各プロセッサは、データについ
て必要な演算（この例では加算）を他の同様な演算と並
行して実行して、さらなる計算に使用できる途中結果を
得ることにより、すべてのプロセッサで結果が得られる
、すなわちプロセッサ１にはＸ１ が、プロセッサ２に
はＸ２ が得られる。
Ｙ１ ＋Ｙ２ ＋Ｙ３ ＋Ｙ４ 各プロセッサは
単一データ項Ｙ１ 〜Ｙｎでスタートする。ＰＰＮは、
Ｙ２ のコピーを保持しているプロセッサがそのデータ
をＹ１ を保持しているプロセッサに送ることができる
ようにすると同時に、Ｙ４ を保持しているプロセッサ
がそのデータをＹ３ を保持しているプロセッサに送る
等ができるようにする。各プロセッサは、データについ
て必要な演算（この例では加算）を他の同様な演算と並
行して実行して、さらなる計算に使用できる途中結果を
得ることにより、すべてのプロセッサで結果が得られる
、すなわちプロセッサ１にはＸ１ が、プロセッサ２に
はＸ２ が得られる。
【００４９】このネットワークをハードウェアで実行し
てそれを一般的プロセッサ通信に利用することによって
、２つの利点が得られる。このネットワークは、第１に
、直列に連続して実行せざるを得ない幾つかの機能を並
行して実行でき、第２に、シリコンで非常に効果的にチ
ップにわずかな経路空間をとるだけで並列機能が達成さ
れるネットワークはプロセッサ間ですべての対数レベル
で実行される。一次レベルではプロセッサはデータを左
側のプロセッサに送ることができる一方、右側のプロセ
ッサからデータを受け取る。次のレベルでは、特定のプ
ロセッサがそれの左側に隣接した２つのプロセッサにデ
ータを送る。さらに次のレベルでは、データを受け取る
プロセッサの数が二倍になる一方、データを送るプロセ
ッサの数は半分に減る。すべてのプロセッサはすべての
レベルからデータを受け取る。外部で実行中の実行プロ
グラムによって状態が制御されている制御回線が必要な
レベルを選択する。すべてのプロセッサは同一レベルを
選択する。
てそれを一般的プロセッサ通信に利用することによって
、２つの利点が得られる。このネットワークは、第１に
、直列に連続して実行せざるを得ない幾つかの機能を並
行して実行でき、第２に、シリコンで非常に効果的にチ
ップにわずかな経路空間をとるだけで並列機能が達成さ
れるネットワークはプロセッサ間ですべての対数レベル
で実行される。一次レベルではプロセッサはデータを左
側のプロセッサに送ることができる一方、右側のプロセ
ッサからデータを受け取る。次のレベルでは、特定のプ
ロセッサがそれの左側に隣接した２つのプロセッサにデ
ータを送る。さらに次のレベルでは、データを受け取る
プロセッサの数が二倍になる一方、データを送るプロセ
ッサの数は半分に減る。すべてのプロセッサはすべての
レベルからデータを受け取る。外部で実行中の実行プロ
グラムによって状態が制御されている制御回線が必要な
レベルを選択する。すべてのプロセッサは同一レベルを
選択する。
【００５０】ＰＰＮの基本実行からの幾つかの拡張が設
けられている。このため、あるレベルを完成させるため
に必要な接続が実行される。すなわち例えばレベル０で
は、偶数番号のプロセッサがそれに左側のプロセッサに
データを送ることができるが、これはＰＰＮ機能では必
要でない。また、データ移動を逆方向に、すなわち右方
向へ実行する別のレベル０がＰＰＮネットワークに加え
られる。さらに、右方向及び左方向データ移動接続部の
端部に、通信を拡張モードまたは循環モードで実行でき
るようにするマルチプレクサ４６、４８が付け加えられ
ている。循環モードでは、チップの最後のプロセッサが
最初のプロセッサを駆動する（反対方向のデータ移動の
場合、最初のプロセッサが最後のプロセッサを駆動する
）。拡張モードでは、端部プロセッサはチップ外からデ
ータを受け取る。これによって、１チップ以上の通信ネ
ットワークを構築することができる。
けられている。このため、あるレベルを完成させるため
に必要な接続が実行される。すなわち例えばレベル０で
は、偶数番号のプロセッサがそれに左側のプロセッサに
データを送ることができるが、これはＰＰＮ機能では必
要でない。また、データ移動を逆方向に、すなわち右方
向へ実行する別のレベル０がＰＰＮネットワークに加え
られる。さらに、右方向及び左方向データ移動接続部の
端部に、通信を拡張モードまたは循環モードで実行でき
るようにするマルチプレクサ４６、４８が付け加えられ
ている。循環モードでは、チップの最後のプロセッサが
最初のプロセッサを駆動する（反対方向のデータ移動の
場合、最初のプロセッサが最後のプロセッサを駆動する
）。拡張モードでは、端部プロセッサはチップ外からデ
ータを受け取る。これによって、１チップ以上の通信ネ
ットワークを構築することができる。
【００５１】プロセッサの数及び実際の最大チップ寸法
によって定められる限界のため、各プロセッサに使用で
きるメモリ量は限られている。また、使用可能な数のプ
ロセッサを完全に利用することができないようにするプ
ログラム及びアルゴリズムがある。両問題を同時に解決
する試みは列減少と呼ばれ、図４を参照しながら以下に
説明する。
によって定められる限界のため、各プロセッサに使用で
きるメモリ量は限られている。また、使用可能な数のプ
ロセッサを完全に利用することができないようにするプ
ログラム及びアルゴリズムがある。両問題を同時に解決
する試みは列減少と呼ばれ、図４を参照しながら以下に
説明する。
【００５２】プロセッサはグループ化されるため、以前
は各プロセッサの専有であったメモリがグループ間で共
用される。付加アドレス回線として機能する付加制御回
線が要求されたデータを特定のメモリ列からグループ内
のすべてのプロセッサへ送る。このため、グループ内の
各プロセッサは同一データで計算する（グループの一部
であるかどうかに関係なく、すべてのプロセッサは同一
機能を実行することを憶えておかれたい）。データを記
憶したい場合、記憶するデータのアドレスに対応したプ
ロセッサを使用可能にして、新しく計算された結果をメ
モリへ送る一方、グループ内で記憶アドレスに対応して
いないプロセッサは、前に記憶アドレスから取り出され
た古いデータを複写する。
は各プロセッサの専有であったメモリがグループ間で共
用される。付加アドレス回線として機能する付加制御回
線が要求されたデータを特定のメモリ列からグループ内
のすべてのプロセッサへ送る。このため、グループ内の
各プロセッサは同一データで計算する（グループの一部
であるかどうかに関係なく、すべてのプロセッサは同一
機能を実行することを憶えておかれたい）。データを記
憶したい場合、記憶するデータのアドレスに対応したプ
ロセッサを使用可能にして、新しく計算された結果をメ
モリへ送る一方、グループ内で記憶アドレスに対応して
いないプロセッサは、前に記憶アドレスから取り出され
た古いデータを複写する。
【００５３】すなわち、複数のメモリ素子５０、５２、
５４、５６にはそれぞれプロセッサ５８、６０、６２、
６４が対応して設けられている。第１セレクタ６６がメ
モリ素子の出力部をプロセッサの入力部に接続するため
、各プロセッサはメモリ素子の１つからの出力を入力と
して受け取る。複数のマルチプレクサ６８、７０、７２
、７４が各プロセッサの出力部をそれに対応したメモリ
素子の入力部に接続している。各メモリ素子の出力部は
フィードバック回線７６を介して対応のマルチプレクサ
にも接続している。デコーダ７８がマルチプレクサ６８
、７０、７２、７４を制御して、メモリ素子及びプロセ
ッサの出力の１つをメモリ素子への入力として選択する
。このため、複数のプロセッサは効果的に単一のプロセ
ッサに減じられ、その単一プロセッサに使用できるメモ
リ量は、メモリ素子の数の倍数に増加する。
５４、５６にはそれぞれプロセッサ５８、６０、６２、
６４が対応して設けられている。第１セレクタ６６がメ
モリ素子の出力部をプロセッサの入力部に接続するため
、各プロセッサはメモリ素子の１つからの出力を入力と
して受け取る。複数のマルチプレクサ６８、７０、７２
、７４が各プロセッサの出力部をそれに対応したメモリ
素子の入力部に接続している。各メモリ素子の出力部は
フィードバック回線７６を介して対応のマルチプレクサ
にも接続している。デコーダ７８がマルチプレクサ６８
、７０、７２、７４を制御して、メモリ素子及びプロセ
ッサの出力の１つをメモリ素子への入力として選択する
。このため、複数のプロセッサは効果的に単一のプロセ
ッサに減じられ、その単一プロセッサに使用できるメモ
リ量は、メモリ素子の数の倍数に増加する。
【００５４】複数のメモリ素子及びプロセッサを配列し
て、単一のセレクタ及び単一のデコーダを備えた１つの
グループにすることができる。
て、単一のセレクタ及び単一のデコーダを備えた１つの
グループにすることができる。
【００５５】上記の実行は、すべてのメモリを処理グル
ープから１つのプロセッサへ送り、そのプロセッサから
の結果を正しい記憶アドレスへ送る論理に置き換えるこ
ともできる。この実行は、機能的に正確であるが、論理
経路に余分なタイミングスキューを持ち込み、上記のデ
ータの条件記憶の実行が非常に複雑になる。
ープから１つのプロセッサへ送り、そのプロセッサから
の結果を正しい記憶アドレスへ送る論理に置き換えるこ
ともできる。この実行は、機能的に正確であるが、論理
経路に余分なタイミングスキューを持ち込み、上記のデ
ータの条件記憶の実行が非常に複雑になる。
【００５６】通常の外部エラー訂正に代わって、メモリ
（すべての外部読み取り装置を含む）から読み取られて
いるすべてのデータを訂正し、メモリ（やはり外部読み
取り装置を含む）へ書き込まれるすべてのデータのため
のチェックバイトを発生し、メモリ（やはり外部書き込
み装置を含む）へ書き込まれるすべてのデータのための
チェックバイトを発生する１組の内部ＳＥＣＤＥＤブロ
ックが設けられている。ＳＥＣＤＥＤは、３２データビ
ット及び７チェックビットの３９ビットグループの反復
セットとして実行される。データビットには対応のビッ
トシリアルプロセッサが設けられているが、チェックビ
ットにはない。対になった３９ビットグループはそれら
のビットがインターリーブされている。このため、７８
ビットグループ（７８＝２（３２＋７））では、偶数番
号のビットが１つのＳＥＣＤＥＤグループに対応してお
り、奇数番号のビットが別のものに対応している。これ
は、隣接した短絡ビット線のようなエラーが２ビットの
回復不能のエラーとしてではなく、２つの単一回復可能
エラーとして現れることを意味する。トレードオフとし
て、インターリーブド７２ビットグループを考えること
ができる。メモリグループは１４４列（１４４＝２（６
４＋８））になる。合計が３１２列ではなく２８８列で
あって、（提案されている４グループではなく）２メモ
リグループになる。
（すべての外部読み取り装置を含む）から読み取られて
いるすべてのデータを訂正し、メモリ（やはり外部読み
取り装置を含む）へ書き込まれるすべてのデータのため
のチェックバイトを発生し、メモリ（やはり外部書き込
み装置を含む）へ書き込まれるすべてのデータのための
チェックバイトを発生する１組の内部ＳＥＣＤＥＤブロ
ックが設けられている。ＳＥＣＤＥＤは、３２データビ
ット及び７チェックビットの３９ビットグループの反復
セットとして実行される。データビットには対応のビッ
トシリアルプロセッサが設けられているが、チェックビ
ットにはない。対になった３９ビットグループはそれら
のビットがインターリーブされている。このため、７８
ビットグループ（７８＝２（３２＋７））では、偶数番
号のビットが１つのＳＥＣＤＥＤグループに対応してお
り、奇数番号のビットが別のものに対応している。これ
は、隣接した短絡ビット線のようなエラーが２ビットの
回復不能のエラーとしてではなく、２つの単一回復可能
エラーとして現れることを意味する。トレードオフとし
て、インターリーブド７２ビットグループを考えること
ができる。メモリグループは１４４列（１４４＝２（６
４＋８））になる。合計が３１２列ではなく２８８列で
あって、（提案されている４グループではなく）２メモ
リグループになる。
【００５７】その他のオンチップエラー検出論理もある
。受信データ及びアドレスのパリティは、ＳＩＭＤコマ
ンドのパリティと同様に受信後に別々に検査される。 チップからの読み取りデータのパリティはデータと一緒
に送られる。アクセスされた行パリティチェックもある
。受信アドレスの行部分のパリティが、実際にアクセス
された行のパリティを内容として含む特定のメモリ列の
内容と比較される。いずれかのパリティによって検出さ
れたエラーまたはＳＥＣＤＥＤ不良はチップ状態レジス
タに設定される。チップ状態は通常の読み取り経路から
確認されるか、チップ保守ポートからアクセスすること
ができる。
。受信データ及びアドレスのパリティは、ＳＩＭＤコマ
ンドのパリティと同様に受信後に別々に検査される。 チップからの読み取りデータのパリティはデータと一緒
に送られる。アクセスされた行パリティチェックもある
。受信アドレスの行部分のパリティが、実際にアクセス
された行のパリティを内容として含む特定のメモリ列の
内容と比較される。いずれかのパリティによって検出さ
れたエラーまたはＳＥＣＤＥＤ不良はチップ状態レジス
タに設定される。チップ状態は通常の読み取り経路から
確認されるか、チップ保守ポートからアクセスすること
ができる。
【００５８】外部読み取り及び書き込みタイミングはエ
ラー訂正論理の影響を受ける。読み取り動作時には、デ
ータはメモリから読み取られ、エラー訂正された後、Ｒ
レジスタに入れられる。最初の２つのアドレスビットが
このレジスタに入る途中に分解される。第２サイクルに
おいてアドレッシング選択が完了して、データがその部
分から送り出される。アドレッシング及びデータ経路に
よって、インターリーブドＳＥＣＤＥＤグループの６４
データ列がチップ上及びチップ外の１つのデータビット
を駆動するようになっている。
ラー訂正論理の影響を受ける。読み取り動作時には、デ
ータはメモリから読み取られ、エラー訂正された後、Ｒ
レジスタに入れられる。最初の２つのアドレスビットが
このレジスタに入る途中に分解される。第２サイクルに
おいてアドレッシング選択が完了して、データがその部
分から送り出される。アドレッシング及びデータ経路に
よって、インターリーブドＳＥＣＤＥＤグループの６４
データ列がチップ上及びチップ外の１つのデータビット
を駆動するようになっている。
【００５９】外部書き込みの場合、読み取りアドレスの
ワードが読み取られ、エラー訂正さされた後、４書き込
みビットと併合されてＲレジスタに入る。次のクロック
サイクルで、レジスタに保持されているデータからチェ
ックビットが発生し、合計３１２ビットが書き込まれる
。外部アドレスを第２メモリサイクルから有効に保つレ
ジスタが設けられているので、チップピンのデータ及び
アドレスは１サイクル期間中だけ有効であればよい。
ワードが読み取られ、エラー訂正さされた後、４書き込
みビットと併合されてＲレジスタに入る。次のクロック
サイクルで、レジスタに保持されているデータからチェ
ックビットが発生し、合計３１２ビットが書き込まれる
。外部アドレスを第２メモリサイクルから有効に保つレ
ジスタが設けられているので、チップピンのデータ及び
アドレスは１サイクル期間中だけ有効であればよい。
【００６０】上記の最後の２文節は、ＰＩＭチップが外
部世界に対して同期インターフェースを示すことを指摘
している。読み取りの場合、データは読み取り動作を開
始するクロックから第２クロックエッジ後に有効となる
。少なくともチップレベルにおいて、新しい読み取りサ
イクルがすべてのクロックで開始されるが、データエラ
ーがある場合には訂正データをメモリに書き込むことが
望ましく、これには別に１つのクロックサイクルが必要
になる。書き込みの場合、チップは２クロックサイクル
に渡って作動するが、データは両サイクルに渡って有効
である必要はない。もちろん、ＰＩＭチップクロックが
コンピュータシステムの他のものと同じクロック速度で
あると言っているわけではない。
部世界に対して同期インターフェースを示すことを指摘
している。読み取りの場合、データは読み取り動作を開
始するクロックから第２クロックエッジ後に有効となる
。少なくともチップレベルにおいて、新しい読み取りサ
イクルがすべてのクロックで開始されるが、データエラ
ーがある場合には訂正データをメモリに書き込むことが
望ましく、これには別に１つのクロックサイクルが必要
になる。書き込みの場合、チップは２クロックサイクル
に渡って作動するが、データは両サイクルに渡って有効
である必要はない。もちろん、ＰＩＭチップクロックが
コンピュータシステムの他のものと同じクロック速度で
あると言っているわけではない。
【００６１】また、ＰＩＭチップには幾つかのエラー検
出機構があり、以下のものが含まれる。
出機構があり、以下のものが含まれる。
【００６２】データパリティの検出及び発生：第５ビッ
トは読み取り及び書き込みの両方において４ビットデー
タインターフェースを伴う。
トは読み取り及び書き込みの両方において４ビットデー
タインターフェースを伴う。
【００６３】アドレスパリティ：パリティビットは、受
信アドレス毎に外部読み取り書き込み用か、ＰＩＭモー
ド参照用かが検査される。
信アドレス毎に外部読み取り書き込み用か、ＰＩＭモー
ド参照用かが検査される。
【００６４】コマンドパリティ：ＳＩＭＤコマンド毎に
パリティビットが検査される。
パリティビットが検査される。
【００６５】行パリティ：参照された行のパリティを内
容に含む特別の列がメモリアレイに加えられる。このビ
ットは、受信行アドレスのパリティと比較される。ここ
では列減少モードと違いがない。
容に含む特別の列がメモリアレイに加えられる。このビ
ットは、受信行アドレスのパリティと比較される。ここ
では列減少モードと違いがない。
【００６６】これらのエラーのすべては、ＳＥＣＤＥＤ
論理で検出された単一ビット及び多重ビットエラーと一
緒にＰＩＭ状態フリップフロップに入れられる。これら
は通常のメモリアクセス回線を介して読み取られるか、
チップ保全ポートを介して読み取られる。
論理で検出された単一ビット及び多重ビットエラーと一
緒にＰＩＭ状態フリップフロップに入れられる。これら
は通常のメモリアクセス回線を介して読み取られるか、
チップ保全ポートを介して読み取られる。
【００６７】保全ポートはＪＴＡＧ／ＩＥＥＥ １１
４９．１にすることができる。チップ状態に加えて、一
部のチップ試験情報をこのポートからアクセスできる。
４９．１にすることができる。チップ状態に加えて、一
部のチップ試験情報をこのポートからアクセスできる。
【００６８】一部のデータ経路を制御したり、他の方法
では試験が非常に難しい（あるいは不可能である）いく
つかの診断的機能を実施するための様々なビットがチッ
プに埋め込まれている。チェックバイト発生を停止させ
るための制御ビットが設けられている。これによってＳ
ＥＣＤＥＤ論理を検査することができる。なすべきこと
は、書き込みチェックバイトを全ゼロデータワードで発
生する値と同じ値にすることである。制御ビットは、行
パリティ論理内で比較を反転させることもできる。その
時、いずれのＰＩＭ参照も行パリティエラー状態ビット
を設定しなければならない。他のビットがＰＰＮデータ
経路指定を行う。
では試験が非常に難しい（あるいは不可能である）いく
つかの診断的機能を実施するための様々なビットがチッ
プに埋め込まれている。チェックバイト発生を停止させ
るための制御ビットが設けられている。これによってＳ
ＥＣＤＥＤ論理を検査することができる。なすべきこと
は、書き込みチェックバイトを全ゼロデータワードで発
生する値と同じ値にすることである。制御ビットは、行
パリティ論理内で比較を反転させることもできる。その
時、いずれのＰＩＭ参照も行パリティエラー状態ビット
を設定しなければならない。他のビットがＰＰＮデータ
経路指定を行う。
【００６９】要約すると、メモリチップレベルでのシス
テムエラーを検出する方法は、チップに入ってくる多重
ビットインターフェースでのパリティエラーを検出する
段階と、検出されたパリティエラーの各々の状態を保持
する段階とを有している。次に、メモリアレイ行デコー
ダ回路のエラーが検出されて、そのエラー状態が保持さ
れる。単一ビットメモリエラーが検出、訂正され、２ビ
ットメモリエラーが検出されて、その状態が保持される
。
テムエラーを検出する方法は、チップに入ってくる多重
ビットインターフェースでのパリティエラーを検出する
段階と、検出されたパリティエラーの各々の状態を保持
する段階とを有している。次に、メモリアレイ行デコー
ダ回路のエラーが検出されて、そのエラー状態が保持さ
れる。単一ビットメモリエラーが検出、訂正され、２ビ
ットメモリエラーが検出されて、その状態が保持される
。
【００７０】メモリ素子の行は訂正サブグループに細分
割されて、その各サブグループは複数列を有しており、
それらの列は１つ置きに別々のエラー検出訂正回路に接
続されている。次にチップからのエラー状態が読み取ら
れ、同時にクリアされる。単一ビットエラー状態及び多
重ビットエラー状態は保守用に個別に維持される。
割されて、その各サブグループは複数列を有しており、
それらの列は１つ置きに別々のエラー検出訂正回路に接
続されている。次にチップからのエラー状態が読み取ら
れ、同時にクリアされる。単一ビットエラー状態及び多
重ビットエラー状態は保守用に個別に維持される。
【００７１】ＰＩＭモード実行は、メモリ参照が読み取
りか書き込みかを判断するためにＲ／Ｗ回線が用いられ
る点で、通常の読み取り／書き込み制御に非常によく似
ている。ＰＩＭ読み取りモードでは、アドレス回線が制
御用に用いられ、データ回線が状態／制御情報をＣＰＵ
に戻すために用いられる（１ビット／ＰＩＭデータ回線
）。ＰＩＭ書き込みモードでは、データ回線がＰＩＭ制
御に用いられ、アドレス回線がプロセッサ間の行選択の
特定化に用いられる。
りか書き込みかを判断するためにＲ／Ｗ回線が用いられ
る点で、通常の読み取り／書き込み制御に非常によく似
ている。ＰＩＭ読み取りモードでは、アドレス回線が制
御用に用いられ、データ回線が状態／制御情報をＣＰＵ
に戻すために用いられる（１ビット／ＰＩＭデータ回線
）。ＰＩＭ書き込みモードでは、データ回線がＰＩＭ制
御に用いられ、アドレス回線がプロセッサ間の行選択の
特定化に用いられる。
【００７２】メモリチップでの処理における効果的な命
令デコード及び基本コードセグメントの実行を行う方法
も考えられる。この方法によれば、入力されるコマンド
、アドレス及びデータ情報は別々のパイプラインに記憶
される。これらの情報はコマンド情報に従って第１の適
当な時にアクセスされて、コマンドシーケンスによって
定められた高レベルの機能を実行する。情報は算術論理
ユニットによって演算されて、それによって得られた出
力結果がデータパイプラインに再入力される。データ及
びアドレスパイプラインはコマンド情報に従って第２の
適当な時にアクセスされて、この情報がメモリに記憶さ
れる。
令デコード及び基本コードセグメントの実行を行う方法
も考えられる。この方法によれば、入力されるコマンド
、アドレス及びデータ情報は別々のパイプラインに記憶
される。これらの情報はコマンド情報に従って第１の適
当な時にアクセスされて、コマンドシーケンスによって
定められた高レベルの機能を実行する。情報は算術論理
ユニットによって演算されて、それによって得られた出
力結果がデータパイプラインに再入力される。データ及
びアドレスパイプラインはコマンド情報に従って第２の
適当な時にアクセスされて、この情報がメモリに記憶さ
れる。
【００７３】以上に本発明を好適な実施例について説明
してきたが、発明の概念から逸脱しない範囲内において
様々な変更及び変化を加えることができることは当業者
には明らかであろう。
してきたが、発明の概念から逸脱しない範囲内において
様々な変更及び変化を加えることができることは当業者
には明らかであろう。
【００７４】
【発明の効果】メモリチップ内の処理は、同一集積回路
上でメモリ部と演算部とを結合させているので、データ
ピン間の入出力端子がほとんどなくなり、プロセッサと
メモリとの間の命令／データ帯域幅を最大にすることが
できる。
上でメモリ部と演算部とを結合させているので、データ
ピン間の入出力端子がほとんどなくなり、プロセッサと
メモリとの間の命令／データ帯域幅を最大にすることが
できる。
【００７５】チップには、並行に駆動される多数の単一
ビット計算プロセッサが含まれているため単一命令多重
データの計算を迅速に処理することができ、さらにエラ
ー訂正論理もチップに組み込まれているためメモリデー
タ内のエラーを発生時に検出して訂正できる。したがっ
て、本発明は高性能なＰＩＭ装置を構成する。
ビット計算プロセッサが含まれているため単一命令多重
データの計算を迅速に処理することができ、さらにエラ
ー訂正論理もチップに組み込まれているためメモリデー
タ内のエラーを発生時に検出して訂正できる。したがっ
て、本発明は高性能なＰＩＭ装置を構成する。
【図１】本発明によるＰＩＭチップのブロック図である
。
。
【図２】図１のＰＩＭチップのビットシリアルプロセッ
サの概略図である。
サの概略図である。
【図３】図１のＰＩＭチップのグローバル・オア／並列
プリフィクスネットワークを説明する概要図である。
プリフィクスネットワークを説明する概要図である。
【図４】メモリの列減少を行うための再構成可能メモリ
プロセッサのブロック図である。
プロセッサのブロック図である。
２ プロセッサ
４ メモリアレイ
２４，２６，２７，２８，３０，３１，３２，３３，３
４，３６，３７ マルチプレクサ３５ フリップフ
ロップ ３８ 算術論理ユニット
４，３６，３７ マルチプレクサ３５ フリップフ
ロップ ３８ 算術論理ユニット
Claims (18)
- 【請求項１】 メモリ及び他のプロセッサからのデータ
を処理する装置であって、 （ａ）それぞれ複数のデータ入力部、複数の第１コマン
ド入力部（Ｆ１−ｎ ）及び１つの出力部を備えており
、またそれぞれが各クロックパルスで前記コマンド入力
部からのコマンドに従って新しいデータ及び先に計算さ
れているデータのうちの一方を選択する３つのセレクタ
装置（Ａ，Ｂ，Ｃ）と、 （ｂ）前記セレクタ装置の出力部に接続されて、前記セ
レクタ装置からのデータの算術及び論理機能を計算して
出力を発生する機能ユニットと、 （ｃ）機能ユニットの出力をセレクタ装置入力部、別の
プロセッサ及びメモリのうちの１つへ選択的に送る手段
と、 （ｄ）新しく計算されたデータ及び基準データを外部コ
マンドに従って選択的に記憶する手段とを有しているこ
とを特徴とする装置。 - 【請求項２】 前記セレクタ装置がマルチプレクサであ
ることを特徴とする請求項１の装置。 - 【請求項３】 前記データ入力部は、メモリから新しい
データを、他のプロセッサから新しいデータを、前記機
能ユニット出力部から送り戻されてきた先に計算されて
いるデータを、さらにコマンド制御に従った強制データ
出力を受け取ることを特徴とする請求項２の装置。 - 【請求項４】 前記機能ユニットは算術論理ユニットを
有していることを特徴とする請求項３の装置。 - 【請求項５】 前記算術論理ユニットは、合計、繰り上
げ及びストリング比較機能を実施することを特徴とする
請求項４の装置。 - 【請求項６】 任意の関係オペレータ間で汎用並列プリ
フィクス演算機能を実施するためのネットワーク装置で
あって、 （ａ）ゼロレベルから始まる複数の連続的な通信レベル
を定める手段と、 （ｂ）Ｌがレベル数を表す時に各々が２のＬ乗のプロセ
ッサを有する複数の連続グループを前記レベルの各々に
定める手段とを有しており、 （ｃ）１グループ内の各プロセッサには、先行グループ
からの出力を有する単一の入力が対応しており、これに
よって一連の命令がレベルゼロからレベルＬまでのレベ
ルに対応して発行されて、２のＬ乗の値である並列プリ
フィクスが計算されるようになっており、（ｄ）レベル
Ｌ及び後続レベルの入力が、先行入力のすべてを受け取
っている各グループの単一のプロセッサに対応している
ことを特徴とする装置。 - 【請求項７】 あるレベルの前記グループは連続対に配
列されており、各対の一方のグループがデータを前記対
の他のグループへ送ることによって、並列プリフィクス
の演算演算を定めることを特徴とする請求項６の装置。 - 【請求項８】 あるレベルのグループのうちの最後のグ
ループからの出力が全レベルの第１グループの入力部を
選択的に駆動可能にしたことを特徴とする請求項６の装
置。 - 【請求項９】 さらに複数のネットワークを有し、１つ
のネットワークのあるレベルのグループのうちの最後の
グループからの出力が別のネットワークの全レベルの第
１グループの入力部を選択的に駆動可能にしたことを特
徴とする請求項６の装置。 - 【請求項１０】 再構成可能なメモリプロセッサであっ
て、 （ａ）複数のメモリ素子と、 （ｂ）それぞれ前記メモリ素子に対応した複数のプロセ
ッサと、 （ｃ）前記メモリ素子の出力部を前記プロセッサの入力
部に接続して、各プロセッサが前記メモリ素子の１つか
らの出力を入力として受け取るようにする第１セレクタ
手段と、 （ｄ）前記プロセッサの各々の出力部を前記プロセッサ
に対応したメモリ素子の入力部に接続すると共に、各メ
モリ素子の出力部を接続した第２セレクタ手段と、（ｅ
）前記メモリ素子への入力として前記メモリ素子及びプ
ロセッサの出力のうちの一方を選択するように前記第２
セレクタ手段を制御し、これにより複数のプロセッサが
効果的に単一のプロセッサに減少され、かつその単一の
プロセッサに使用可能なメモリ量をメモリ素子の数の因
数により増大させるようにした手段と、を備えているこ
とを特徴とする装置。 - 【請求項１１】 前記第２セレクタ手段は、それぞれ前
記複数のメモリ素子に接続されている複数のマルチプレ
クサからなることを特徴とする請求項１０の装置。 - 【請求項１２】 前記制御手段がデコーダからなること
を特徴とする請求項１１の装置。 - 【請求項１３】 複数のメモリ素子及びプロセッサで１
グループが構成されており、前記グループに単一の第１
セレクタ手段及び単一のデコーダが設けられていること
を特徴とする請求項１２の装置。 - 【請求項１４】 メモリチップレベルでのシステムエラ
ーを検出する方法であって、 （ａ）チップに入ってくる多重ビットインターフェース
でのパリティエラーを検出して、前記検出されたパリテ
ィエラーの各々の状態を保持する段階と、（ｂ）メモリ
アレイの行デコーダ回路のエラーを検出してその状態を
保持する段階と、 （ｃ）単一ビットメモリエラーを検出して訂正し、２重
のビットメモリエラーを検出してその状態を保持する段
階と、を有することを特徴とする方法。 - 【請求項１５】 さらに、１行のメモリ素子を細分割し
て、それぞれ複数列を有する訂正サブグループを形成す
る段階を有しており、それらの列が１つ置きに別々のエ
ラー検出訂正回路に接続されていることを特徴とする請
求項１４の方法。 - 【請求項１６】 さらに、チップから前記エラー状態を
読み取り、同時にエラー状態をクリアする段階を有して
いることを特徴とする請求項１５の方法。 - 【請求項１７】 さらに、保守のために単一ビットエラ
ー状態と多重ビットエラー状態とを別々に維持する段階
を有していることを特徴とする請求項１５の方法。 - 【請求項１８】 メモリチップでの処理において効果的
な命令のデコード及び基本コードセグメントの実行を行
う方法であって、 （ａ）入力コマンド、アドレス及びデータ情報を別々の
パイプラインに記憶する段階と、 （ｂ）コマンド情報に従って第１の適当な時に前記情報
をアクセスして、コマンドシーケンスによって定められ
た高レベルの機能を実行する段階と、 （ｃ）前記情報を演算して出力結果を発生し、それをデ
ータパイプラインに再入力する段階と、（ｄ）コマンド
情報に従って第２の適当な時にデータ及びアドレスパイ
プラインをアクセスして、この情報をメモリ素子に記憶
する段階とを有することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US64363391A | 1991-01-18 | 1991-01-18 | |
| US643633 | 1991-01-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04248642A true JPH04248642A (ja) | 1992-09-04 |
Family
ID=24581652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3204045A Pending JPH04248642A (ja) | 1991-01-18 | 1991-07-18 | メモリ集積回路のｐｉｍチップおよびその制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5396641A (ja) |
| JP (1) | JPH04248642A (ja) |
| DE (1) | DE4134192A1 (ja) |
| GB (1) | GB2252185B (ja) |
Cited By (1)
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| GB2252185B (en) | 1995-08-02 |
| US5396641A (en) | 1995-03-07 |
| GB2252185A (en) | 1992-07-29 |
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