JP2000081989A - プロセッサおよび該プロセッサを用いた巡回符号化処理方法 - Google Patents

Abstract

(57)【要約】 【課題】 キャリフラグとビット演算命令を行うビット
の位置を固定としても、情報ビット列を格納するレジス
タを事前にシフト演算をする必要がない簡単な構成のプ
ロセッサ、および、処理量を削減しプログラムサイズを
大幅に縮小することが可能な巡回符号化処理方法を提供
すること。 【解決手段】 第１〜３のデータを保持するための複数
のレジスタ（汎用レジスタ１１0）と、２入力ポートで
受信したデータをシフトする入力シフタ（１09,１１9）
を持つ算術論理演算装置（１08）と、受信したデータを
シフトするビット処理装置（１１１）と、前記入力シフ
タの一方からシフトアウトしたデータとビット処理装置
からシフトアウトしたデータの排他的論理演算を行う排
他的論理和演算回路（ＸＯＲ回路１１2）と、該排他的
論理和演算回路からの出力データを格納するステータス
レジスタ（１１3）を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビット演算命令を
備えたプロセッサに係り、特に、簡単な構成で、演算処
理量を削減するとともに、プログラムサイズを縮小する
ことが可能なプロセッサおよび該プロセッサを用いた巡
回符号化処理方法に関する。

【０００２】

【従来の技術】従来、１ビットのみで行う論理演算であ
るビット演算命令を使用する処理として、誤り訂正技術
の１つである巡回符号化処理が知られている。以下、具
体的な例をあげて巡回符号化処理を説明する。巡回符号
の詳細に関しては、例えば、電子情報通信学会編 今井
秀樹著「符号理論」PP.106ー120（平成６年６月１０日
電子情報通信学会）を参照されたい。例えば、生成多項
式Ｇ（Ｘ）＝ｘ³＋ｘ＋１の（７、４）巡回符号化処理
において、情報ビット列“１１００”が与えられると、
巡回符号化処理によって生成されるパリティビット列
は、“０１０”となる。つまり、巡回符号化処理におい
て、入力は情報ビット列であり、出力はパリティビット
列である。

【０００３】図３は上記の例の巡回符号化処理を示した
図であり、また、図４は汎用的に使用されているＣ言語
で記述したプログラムである。以下、図３、図４を用い
て巡回符号化処理を説明する。図４の巡回符号化処理を
実行するプログラムは大きく分けて２つの処理、すなわ
ち、変数にデータをセットする「初期化処理」と、パリ
ティビットを生成する「剰余算出処理」を実行する命令
列から構成される。図４において、「初期化処理」を実
行する命令列は、命令１１０１〜命令１１０６であり、
「剰余算出処理」を実行する命令列は、命令１１０７〜
命令１１１２である。

【０００４】始めに、「初期化処理」を実行する命令列
について説明する。命令１１０１は変数を宣言する命令
である。具体的には、ｇｅｎｅＲｅｇは生成多項式の係
数を格納する変数であり、ｐａｒｉｔｙＲｅｇは剰余多
項式の係数を格納する変数であり、ＩｎｆｏＲＥＧは情
報ビット列を格納する変数であり、ｆｌａｇはフラグを
表す変数であり、ｃｏｕｎｔｅｒはカウンタを表す変数
である。変数ｇｅｎｅＲｅｇおよび変数ｐａｒｉｔｙＲ
ｅｇは、図５の（ａ）のように、多項式の各々の次数の
係数を格納している。具体的には、変数ｇｅｎｅＲｅｇ
および変数ｐａｒｉｔｙＲｅｇは、ＬＳＢビットから順
にそれぞれの多項式のｘ²、ｘ、定数項の係数が格納さ
れ、ＩｎｆｏＲｅｇには情報ビット列が格納される。

【０００５】情報ビット列は、図５の（ｂ）に示すよう
に、メモリ上のＩｎｆｏｒｍａｔｉｏｎ＿ａｒｒａｙに
格納されており、初期化処理の時に該メモリ上のＩｎｆ
ｏｒｍａｔｉｏｎ＿ａｒｒａｙからＩｎｆｏＲｅｇに転
送される。命令１１０２はメモリに格納されている情報
ビットを指すポインタを宣言している命令である。命令
１１０３はｇｅｎｅＲｅｇに生成多項式の係数を設定す
る命令であり、命令１１０４はｇｅｎｅＲｅｇに０を格
納しｇｅｎｅＲｅｇを初期化している。命令１１０５は
ポインタをＩｎｆｏｒｍａｔｉｏｎ＿ａｒｒａｙの先頭
に設定する命令であり、命令１１０６は情報ビットをＩ
ｎｆｏＲｅｇに転送している命令である。

【０００６】次に、「剰余算出処理」を実行する命令列
について説明する。剰余算出処理では、上記初期化処理
における命令１１０１〜命令１１０６でセットされたデ
ータを使用して演算を実行する。命令１１０７は繰り返
し命令であり、命令１１０８から命令１１１２までの命
令が情報ビット数に等しい回数繰り返される。本例で
は、情報ビット列“１１００”のビット数が４ビットで
あるから４回繰り返される。また、命令１１０８〜命令
１１１２は、図３で示している割り算のブロックに相当
する。命令１１０８は条件判定に使用するフラグを生成
する命令であり、図３で図示した演算１の部分に相当す
る。フラグを生成する処理は、具体的には、情報ビット
列のＬＳＢビットとｐａｒｉｔｙＲｅｇのＬＳＢビット
とで排他的論理和演算を行う処理であり、ｆｌａｇの値
は「０」または「１」の２値の何れかである。

【０００７】命令１１０９は、ｐａｒｉｔｙＲｅｇを１
ビット右にシフトする命令であり、図３で図示した演算
２に相当する。命令１１１０は、ＩｎｆｏＲｅｇを１ビ
ット右にシフトする命令である。命令１１１１は条件判
定を行う命令であり、ｆｌａｇの値が「１」の場合は、
命令１１１２を実行しｆｌａｇの値が「０」の場合は命
令１１１２を実行しない。

【０００８】命令１１１２は、ｇｅｎｅＲｅｇとｐａｒ
ｉｔｙＲｅｇに格納されているデータで排他的論理和演
算を行い、演算結果をｐａｒｉｔｙＲｅｇに格納する命
令である。命令１１１１と命令１１１２は図３で図示し
た演算３に相当する。図３で図示したように、割り算の
ブロックはビット論理演算とシフト演算で構成されてい
る。また、図４に示すように剰余算出処理の処理量は情
報ビット数に比例するため（繰り返しが情報ビット数の
回数分繰り返される）、剰余算出処理を高速に実行する
ためには、命令１１０７〜１１１２までの処理を低減す
るようなビット演算命令が必要である。

【０００９】従来のビット操作命令として、例えば、日
立製作所Ｈ８／３３０ハードウェアマニュアルによる
と、Ｈ８／３３０にはＢＸＯＲ命令がある。これは、汎
用レジスタの指定された１ビットとキャリフラグとの排
他的論理和をとり、その結果をキャリフラグとしてステ
ータスレジスタに格納するという命令である。ここで、
ビット番号はイミディエートデータで指定する。この命
令を使用して図３の割り算ブロックの演算、つまり、図
４の命令１１０８〜命令１１１２までを最も効率よく行
うためには、次の３つの動作（１）〜（３）の繰り返し
となる。

【００１０】ここで、剰余ビット列ｐａｒｉｔｙＲｅｇ
を格納するレジスタをｒ１とし、情報ビット列Ｉｎｆｏ
Ｒｅｇを格納するレジスタをｒ２とし、生成多項式の係
数データを格納するレジスタをｒ３とする。まず、
（１）レジスタｒ１を１ビットシフトとし、キャリフラ
グにデータを出力する。次に、（２）レジスタｒ２のＮ
ビット目（Ｎ＝０、１、２、３）とキャリフラグとでＢ
ＸＯＲ命令を行う。（３）（２）演算後のキャリフラグ
の結果が１の場合は、レジスタｒ１とレジスタｒ３で排
他的論理和演算を行い、演算結果をレジスタｒ１に格納
する。 上記の割り算ブロックの演算のうち、（３）の演算は、
例えば日立製作所ＳＨ-ＤＳＰ（ＳＨ７４１０）プログ
ラミングマニュアルによると、ＳＨ７４１０のように、
条件付き論理演算命令が実行可能なプロセッサであれ
ば、高速演算が可能である。

【００１１】また（１）および（２）の演算は、（３）
の命令で必要となる条件の生成を行うものであり、生成
されたフラグはキャリフラグとしてステータスレジスタ
に格納する必要がある。そこで、上記の通りＢＸＯＲ命
令を使用すると、ある程度、割り算ブロックの演算を高
速化できる。

【００１２】

【発明が解決しようとする課題】しかし、ここで問題と
なるのは、（２）の演算では、キャリフラグとＸＯＲ演
算を行うビット番号はイミディエート値で指定する点で
ある。上記の方法で割り算ブロックの演算を行うと、割
り算ブロックの演算を行う度に（２）で指定するビット
番号を毎回変える必要があり、プログラムサイズが増大
する。また、割り算ブロックの演算を行う他の方法とし
て、キャリフラグとＢＸＯＲ命令を行うレジスタのビッ
ト番号を最下位ビットに固定することもできるが、その
ためには、上記（２）のＢＸＯＲ命令の前で予めレジス
タｒ２を１ビットシフトする命令が必要になり、結果的
に、割り算ブロックの演算の処理量が増加するという問
題が生じる。

【００１３】本発明の目的は、上記問題を解決し、キャ
リフラグとビット演算命令を行うビットの位置を固定と
しても、情報ビット列を格納するレジスタを事前にシフ
ト演算をする必要がない簡単な構成のプロセッサ、およ
び、処理量を削減しプログラムサイズを大幅に縮小する
ことが可能な巡回符号化処理方法を提供することにあ
る。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係るプロセッサは、複数のビットからなる
第１〜第３のデータをそれぞれ保持するための複数のレ
ジスタと、２入力ポートとその２入力ポートで受信した
データをシフトする入力シフタを持つ算術論理演算装置
と、受信したデータをシフトするビット処理装置と、前
記入力シフタの一方からシフトアウトしたデータと前記
ビット処理装置からシフトアウトしたデータを排他的論
理演算を行う排他的論理和演算回路（ＸＯＲ回路）と、
該排他的論理和演算回路（ＸＯＲ回路）からの出力デー
タを格納するステータスレジスタを有することを特徴と
している。

【００１５】具体的には、本発明のプロセッサは、受信
したデータをシフトする入力シフタ（１０９，１１９）
と算術論理演算を施す演算回路（汎用演算器１０８）か
ら構成される算術論理演算器と、データをシフトするビ
ット処理装置（１１１）と、入力シフタ（１０９，１１
９）とビット処理装置（１１１）のシフトアウトデータ
を入力して排他的論理和演算を行う排他的論理和演算回
路（１１２）と、該排他的論理和演算回路（１１２）の
出力を保持するステータスレジスタ（１１３）を有して
いる。

【００１６】また、本発明のプロセッサは、さらに、複
数のビットからなる第１〜３のデータを保持するための
第１〜３のレジスタと、第１および第３のレジスタの出
力を入力シフタ（１０９，１１９）の入力に接続する手
段（セレクタ１１５、バスａ，ｂ）と、第２のレジスタ
の出力をビット処理装置（１１１）の入力に接続する手
段（セレクタ１１５、バスｃ，ｄ）と、算術論理演算器
（１０８）の出力を第１のレジスタの入力に接続する手
段（バスｅ、セレクタ１１４）と、ビット処理装置（１
１１）の出力を第２のレジスタの入力に接続する手段
（バスｆ、セレクタ１１４）を有する（図１）。

【００１７】また、本発明の巡回符号化処理方法は、上
記構成のプロセッサを用い、まず、第１のデータを剰余
多項式の係数、第２のデータを情報ビット列、第３のデ
ータを生成多項式の係数とし、これらを初期化する。次
に、入力シフタとビット処理装置により第１のデータお
よび第２のデータを１ビットシフトしシフトアウトされ
たデータを排他的論理和演算回路で排他的論理和をと
り、排他的論理和が「１」のときのみ、算術論理演算器
により第１のデータと第３のデータの排他的論理和を演
算して新たな第１のデータを生成し、第１のレジスタに
格納する。以上の処理を第２のデータのビット数の回数
だけ繰り返す（図３および図４参照）。

【００１８】また、上記プロセッサの変形として、排他
的論理和演算回路でステータスレジスタのデータとビッ
ト処理装置からシフトアウトデータの排他的論理和演算
を行う構成を採用し、まず、ビット処理装置により第２
のレジスタの出力を１ビットシフトし、シフトアウトし
たデータをステータスレジスタに保持し、次に、ビット
処理装置により第１のデータをシフトしシフトアウトし
たデータとステータスレジスタのデータを排他的論理和
演算回路により排他的論理和をとりステータスレジスタ
に保持し、該ステータスレジスタのデータが「１」のと
きのみ、算術論理演算器により第１のデータと第３のデ
ータの排他的論理和を演算して新たな第１のデータを生
成し第１のレジスタに格納するようにしてもよい。

【００１９】

【発明の実施の形態】以下、本実施例を図面を参照して
説明する。 （第１の実施例）図１は、本発明の第１の実施例に係わ
るプロセッサ１００を示す図である。本実施例における
プロセッサ１００は、処理を行うための命令が格納され
ているプログラムメモリ１０１と、演算を行うために必
要なデータが格納してあるデータメモリ１０２と、演算
処理回路１１８がデータバス１０３およびアドレスバス
１０４により接続されている。

【００２０】また、演算処理回路１１８は、プログラム
メモリ１０１からプログラムカウンタ１０５により指定
したアドレスに記憶された命令を読み込むとともにその
命令を解読して制御回路１０６に信号を送る命令フェッ
チデコード回路１０７と、算術演算や論理演算を行う汎
用演算器１０８と、汎用演算器に入力するデータを予め
シフトするための入力シフタ１０９，１１９と、データ
メモリ１０２からデータバス１０３を介して転送されて
きたデータを格納する複数の汎用レジスタ１１０と、ビ
ット処理演算装置１１１と、入力シフタ１０９からシフ
トアウトしたデータとビット処理演算装置１１１からシ
フトアウトしたデータの２つを入力として排他的論理和
演算を行うＸＯＲ回路１１２と、ＸＯＲ回路１１２から
の出力データを格納するステータスレジスタ１１３と、
セレクタ１１４，１１５，１１６，１１７からなる。

【００２１】汎用演算器１０８は２つの入力を持ち、入
力データを予めシフトできるように入力シフタ１０９を
具備している。また、入力シフタ１０９の入力はバスａ
を介して汎用レジスタ１１０の出力に接続されている。
入力シフタ１０９の出力は汎用演算器１０８の入力に接
続されている。シフト演算後に算術論理演算を行うよう
な命令が命令フェッチデコード回路１０７でデコードさ
れると、制御回路１０６はセレクタ１１４および１１５
に制御信号を送り、この制御信号によるセレクタの制御
により汎用レジスタ１１０はバスａおよびｂを介して入
力シフタ１０９および１１９にデータを入力する。入力
シフタ１０９に入力されたデータに対して、入力シフタ
１０９は動作し、シフトを実行する。

【００２２】そして、シフトの結果、シフトアウトした
データはＸＯＲ回路１１２の入力となり、シフト後のデ
ータは汎用演算器１０８の入力となる。ただし、入力デ
ータに予めシフト処理を必要としない演算命令が命令フ
ェッチデコード回路１０７でデコードされると、入力シ
フタ１０９は動作せずに、入力データはそのまま汎用演
算器１０８に入力される。そして、汎用演算器１０８
は、入力されたデータに対して演算を実行する。汎用演
算器１０８が出力する演算結果は、バスｅを介して汎用
レジスタ１１０に格納される。汎用演算器１０８は、演
算結果を出力すると同時に、演算結果の状態（ステータ
ス）も出力する。演算結果の状態はステータスレジスタ
１１３に格納される。また、汎用演算器１０８は、演算
の条件としてステータスレジスタ１１３を参照すること
により条件付き演算命令を実行することができる。

【００２３】ビット処理装置１１１は、２つの入力を持
ち、これらはバスｃおよびｄを介して汎用レジスタ１１
０の出力に接続されている。この２つの入力のうち、バ
スｄからの入力がシフトされるデータであり、バスｃか
らの入力がシフト値（シフト量）となる。また、通常の
１ビットシフト演算命令が命令フェッチデコード回路１
０７でデコードされると、制御回路１０６はセレクタ１
１５に制御信号を送り、この制御信号を受けたセレクタ
１１５の制御により、汎用レジスタ１１０はバスｄを介
してビット処理装置１１１にデータを送る。ビット処理
装置１１１は入力されたデータに対して、１ビットシフ
ト演算を実行する。シフト後のデータはバスｆを介して
汎用レジスタ１１０に格納され、シフトアウトしたデー
タはセレクタ１１６および１１７を介してステータスレ
ジスタ１１３に格納される。

【００２４】しかし、本発明に係る演算命令（巡回符号
化処理）が命令フェッチデコード回路１０７にてデコー
ドされると、制御回路１０６はセレクタ１１５に制御信
号を送り、この制御信号を受けたセレクタ１１５の制御
により、汎用レジスタ１１０はバスｄを介してビット処
理装置１１１にデータを送る。ビット処理装置１１１は
入力されたデータに対して、１ビットシフト演算を実行
する。そして、シフト後のデータはバスｆを介して汎用
レジスタに格納され、シフトアウトしたデータはＸＯＲ
回路１１２に入力され、ＸＯＲ回路１１２で演算された
結果はセレクタ１１６および１１７を介してステータス
レジスタ１１３に格納される。

【００２５】上述したように、本実施例では、ビット処
理装置１１１と汎用演算器１０８は、それぞれ異なるバ
スを用いて汎用レジスタ１１０と接続しているので、両
演算器を同時並列的に動作させることが可能である。具
体的には、汎用演算器１０８への入力はバスａおよびｂ
を使用し、ビット処理装置１１１への入力はバスｃおよ
びｄを使用している。また、汎用演算器１０８の出力は
バスｅを使用し、ビット処理装置１１１の出力にはバス
ｆを使用している。

【００２６】次に、図３の巡回符号化処理を例にして、
上記のプロセッサ１００の動作を詳細に説明する。ここ
で、複数の汎用レジスタ１１０の内の４つのレジスタに
対して、剰余ビット列ｐａｒｉｔｙＲｅｇを格納するレ
ジスタをｒ１とし、情報ビット列ＩｎｆｏＲｅｇを格納
するレジスタをｒ２とし、生成多項式の係数データを格
納するレジスタをｒ３とし、繰り返しの回数を格納する
レジスタをｒ４とする。

【００２７】まず、これらの４つのレジスタを初期化す
る。具体的に記述すると、データメモリ１０２には、図
５の（ａ）のような生成多項式の係数データが格納され
ており、また、図５の（ｂ）のような情報ビット列のデ
ータが格納されている。そこで、データメモリ１０２に
格納されたこれらのデータをそれぞれのレジスタに転送
し、各レジスタを初期化する。さらに、レジスタｒ１は
データをクリアし、レジスタｒ４を「４」にセットす
る。

【００２８】次に、剰余算出処理を実行する。図３に示
すように、剰余算出処理は割り算ブロックの繰り返しで
あり、また、割り算ブロックの演算は大きく分けて演算
１，演算２，演算３で構成されている。ここで、例え
ば、図３の演算１および演算２のフラグを生成する命令
を“ｃｒｃｆｌａｇ ｒ２ ｒ１”とする。

【００２９】まず、命令フェッチデコード回路１０７
は、プログラムカウンタ１０５により指定したアドレス
に記憶された上記命令をプログラムメモリ１０１から読
み込むとともに、上記命令を解読し、得られた制御信号
を制御回路１０６に送る。制御回路１０６は、まずセレ
クタ１１４およびセレクタ１１５に制御信号を送りこれ
らのセレクタを制御する。その結果、レジスタｒ１のデ
ータが内部バスａから汎用演算器１０８に接続されてい
る入力シフタ１０９に入力され、また、レジスタｒ２の
データが内部バスｄを介してビット処理装置１１１に入
力される。

【００３０】次に、入力シフタ１０９は、入力されたデ
ータを１ビット右シフトし、ＭＳＢビットには０を入力
し、シフトアウトした最下位の１ビットのデータをＸＯ
Ｒ回路１１２に出力し、シフト後のデータをバスｅに出
力する。レジスタｒ１は、バスｅを介して受け取ったシ
フト後のデータを格納する。

【００３１】ビット処理装置１１１は、汎用演算器１０
８の動作と同じタイミングで、入力されたデータを１ビ
ット右シフトし、ＭＳＢビットには０を入力し、シフト
アウトした最下位の１ビットのデータをＸＯＲ回路１１
２のもう１方の入力とし、また、シフト後のデータをバ
スｆに出力する。汎用レジスタ１１０のレジスタｒ２
は、バスｆを介して受け取ったシフト後のデータを格納
する。

【００３２】汎用演算器１０８とビット処理装置１１１
からデータが出力されると同時に、ＸＯＲ回路１１２は
入力された２つのデータで排他的論理和演算を行い演算
結果であるステータスフラグをセレクタ１１６および１
１７を介してステータスレジスタ１１３に出力する。以
上で、図３の演算１、演算２を実行する命令である“ｃ
ｒｃｆｌａｇ ｒ２ｒ１”の処理が終了する。

【００３３】次に、図３の演算３を実行する命令、つま
り、条件付き排他的論理和演算命令を実行する。具体的
には、レジスタｒ１のデータと、レジスタｒ３のデータ
が汎用演算器に入力され、前記ステータスフラグの状態
が「１」のときは、２入力データに対して排他的論理和
演算が実行され、演算結果はバスｅを介してレジスタｒ
１に格納される。また、ステータスフラグの状態が
「０」の場合は、汎用演算器１０８では演算は実行され
ず、レジスタｒ１およびレジスタｒ３に保持されている
データも更新されない。

【００３４】なお、上記実施例では、汎用レジスタ１１
０に格納するデータを図５（ａ）（ｂ）のようにＬＳＢ
側から配置し右シフト演算を使用して剰余算出処理を行
っているが、各データをＭＳＢ側から配置し左シフト演
算を使用しても剰余算出処理は実行可能である。

【００３５】上記構成のプロセッサによると、汎用演算
器，ビット処理装置，およびそれらの出力に対して排他
的論理和を演算するＸＯＲ回路を設けたことにより、演
算１と演算２を一括して１サイクルで演算できるように
なり、従来より高速に剰余算出処理を行うことが可能で
ある。また、情報ビット列は演算を実行するごとに１ビ
ット右シフトされるので、演算１で必要となる情報ビッ
トのデータは、常にＬＳＢビットに格納されている。つ
まり、図３で図示した演算１のようなフラグ生成のため
のビット演算を実行する場合、従来はビットの位置を指
定していたが、本実施例ではビットの指定は不要であ
る。従って、プログラム量が大幅に削減可能となる。ま
た、本実施例は、異なるバス上に汎用演算器とビット処
理装置が接続されている汎用的なプロセッサに、剰余算
出処理を高速に処理するためのフラグ生成回路を付加し
た構成である。また、フラグ生成回路は単純なＸＯＲ回
路であるため、新たに付加する回路規模は非常に小さ
く、かつ実現が容易である。

【００３６】（第２の実施例）図２は、本発明の他の実
施例に係るプロセッサ２００を示す図である。本実施例
におけるプロセッサ２００は、処理を行うための命令が
格納されているプログラムメモリ１０１と、演算を行う
ために必要なデータが格納してあるデータメモリ１０２
と、演算処理回路１１８がデータバス１０３およびアド
レスバス１０４により接続されている。

【００３７】また、演算処理回路１１８は、プログラム
メモリ１０１からプログラムカウンタ１０５により指定
したアドレスに記憶された命令を読み込むとともにその
命令を解読して制御回路１０６に信号を送る命令フェッ
チデコード回路１０７と、算術演算や論理演算を行う汎
用演算器１０８と、汎用演算器に入力するデータを予め
シフトするための入力シフタ１０９と、データメモリ１
０２からデータバス１０３を介して転送されてきたデー
タを格納する複数の汎用レジスタ１１０と、ビット処理
演算装置１１１と、先行の命令が生成した演算の状態を
格納するステータスレジスタ１１３と、ステータスレジ
スタ１１３に格納されているデータとビット処理演算装
置１１１からシフトアウトしたデータの２つを入力とし
て排他的論理和演算を行うＸＯＲ回路１１２と、ＸＯＲ
回路１１２からの出力データを格納するステータスレジ
スタ１１３と、セレクタ１１４，１１５，１１６，１１
７からなる。

【００３８】以下、第２の実施例において、汎用演算器
１０８は、２つの入力を持ち、算術論理演算を行い、演
算結果と演算結果の状態（ステータス）を出力する。演
算結果はレジスタに格納され、演算結果の状態はステー
タスレジスタ１１３に格納される。また、汎用演算器１
０８は、条件としてステータスレジスタ１１３を参照
し、条件付き演算命令を実行する。ＸＯＲ回路１１２は
２つの入力を持ち、入力の１方はステータスレジスタ１
１３からのデータであり、もう１方の入力はビット演算
装置１１１からシフトアウトしたデータである。また、
本実施例では、上記第１の実施例と異なり、ビット処理
装置１１１と汎用演算器１０８は、同一バスａとｂを使
用している。

【００３９】次に、図３の巡回符号化処理を例にして、
上記のプロセッサ２００の動作を説明する。まず、複数
の汎用レジスタ１１０の内の４つのレジスタに対して、
剰余ビット列ｐａｒｉｔｙＲｅｇを格納するレジスタを
ｒ１とし、情報ビット列ＩｎｆｏＲｅｇを格納するレジ
スタをｒ２とし、生成多項式の係数データを格納するレ
ジスタをｒ３とし、繰り返しの回数を格納するレジスタ
をｒ４とする。

【００４０】まず、これらの４つのレジスタを初期化す
る。具体的に記述すると、データメモリ１０２には、図
５の（ａ）のような生成多項式の係数データが格納され
ており、また、図５の（ｂ）のような情報ビット列のデ
ータが格納されている。そこで、メモリに格納されたこ
れらのデータをそれぞれのレジスタに転送し、レジスタ
を初期化する。さらに、レジスタｒ１はデータをクリア
し、レジスタｒ４を「４」にセットする。

【００４１】次に、剰余算出処理を行う。図３に示すよ
うに、剰余算出処理は割り算ブロックの繰り返しであ
り、割り算ブロックの演算は以下の演算１，演算２，演
算３で構成されている。まず、演算１を行う前に、レジ
スタｒ２をビット処理装置１１１により１ビット右シフ
ト演算を行う。すると、第１番目の情報ビットがセレク
タ１１６および１１７を介してステータスレジスタ１１
３に格納され、ビット処理装置１１１でシフトされたデ
ータはバスｆを介して汎用レジスタ１１０のレジスタｒ
２に格納される。

【００４２】次に、演算１および演算２を同時並列的に
実行する。例えば、演算１を実行する命令を“ｃｒｃｆ
ｇ ｒ２”とする。命令フェッチデコーダ回路１０７は
プログラムカウンタ１０５により指定したアドレスに記
憶された上記命令をプログラムメモリ１０１から読み込
むとともに、上記命令を解読し、制御回路１０６に制御
信号を送る。制御回路１０６は、まずセレクタ１１５に
制御信号を送る。制御信号を受け取ったセレクタ１１５
の制御により、汎用レジスタ１１０のレジスタｒ２のデ
ータが内部バスｂを介してビット処理装置１１１に入力
される。ビット処理装置１１１はレジスタｒ２から出力
されたデータを１ビット右シフトする。次に、ビット処
理装置１１１からシフトアウトされたデータとステータ
スレジスタ１１３に格納されているデータの２つのデー
タがＸＯＲ回路１１２に入力され、排他的論理和の演算
結果は再びステータスレジスタ１１３に格納される。ま
た、ビット処理装置１１１においてシフト演算されたデ
ータはバスｆを介して再び汎用レジスタ１１０のレジス
タｒ２に格納される。

【００４３】次に、図３の演算３を実行する命令、つま
り、条件付き排他的論理和演算命令を実行する。具体的
には、レジスタｒ１のデータと、レジスタｒ３のデータ
が汎用演算器１０８に入力され、ステータスレジスタ１
１３のデータすなわちステータスフラグの状態が「１」
のときは、２入力データに対して排他的論理和演算が実
行され、演算結果がバスｅを介して汎用レジスタ１１０
のレジスタｒ１に格納される。また、ステータスフラグ
の状態が「０」の場合は、汎用演算器１０８では演算は
実行されず、汎用レジスタ１１０にレジスタｒ１および
レジスタｒ３に保持されているデータも更新されない。

【００４４】パリティビットを生成する剰余算出処理の
結果は、上記の命令をレジスタｒ４に保持されている回
数すなわち４回繰り返した後のレジスタｒ１の値であ
る。なお、上記実施例では、汎用レジスタ１１０に格納
するデータを図５（ａ）（ｂ）のようにＬＳＢ側から配
置し右シフト演算を使用して剰余算出処理を行っている
が、各データをＭＳＢ側から配置し左シフト演算を使用
しても剰余算出処理は実行可能である。

【００４５】上記構成のプロセッサによると、演算１お
よび演算２を２サイクルで演算できるので、従来と同等
の剰余算出処理を行うことが可能である。しかも、情報
ビット列データは毎回シフト演算されるので、演算１で
必要となる情報ビット列は、常にＬＳＢビットに格納さ
れている。すると、演算１のようなビット演算を実行す
る場合、従来はビットの位置を指定していたが、本発明
ではビットの指定は不要である。従って、プログラム量
が大幅に削減可能となる。また、本発明は、同一のバス
上に汎用演算器とビット処理装置を接続している汎用的
なプロセッサに、剰余算出処理を高速に処理するための
フラグ生成回路を付加した構成である。フラグ生成回路
は単純なＸＯＲ回路１１２であるため、新たに付加する
回路規模は非常に小さく、かつ実現が容易である。

【００４６】

【発明の効果】本発明によれば、剰余算出処理を高速に
処理するためのフラグ生成回路であるＸＯＲ回路を付加
するだけという簡単な構成のプロセッサ、および、剰余
算出処理の処理量が削減され、かつプログラムサイズも
大幅に縮小することが可能な巡回符号化処理方法が実現
できる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるプロセッサの概略回
路図である。

【図２】本発明の一実施例におけるプロセッサの概略回
路図である。

【図３】本発明に係る巡回符号化処理の原理を説明する
図である。

【図４】本発明に係る巡回符号化処理の原理を説明する
ための、Ｃ言語で記述したプログラムである。

【図５】本発明に係る巡回符号化処理で使用する情報デ
ータの構造例を示す図である。

【符号の説明】

１００，２００：プロセッサ、 １０１：プログラムメモリ、 １０２：データメモリ、 １０３：データバス、 １０４：アドレスバス、 １０５：プログラムカウンタ、 １０６：制御回路、 １０７：命令フェッチデコード回路、 １０８：汎用演算器、 １０９，１１９：入力シフタ、 １１０：汎用レジスタ、 １１１：ビット処理装置、 １１２：排他的論理和演算回路（ＸＯＲ回路）、 １１３：ステータスレジスタ、 １１４〜１１７：セレクタ、 １１８：演算処理回路、 ａ〜ｆ：バス。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B001 AA01 AA04 AB03 AC01 5J065 AA01 AB01 AC01 AD04 AE06 AF03 AH02 AH03 AH04 AH05 AH06 AH09

Claims (6)

【特許請求の範囲】
1. 【請求項１】 受信したデータをシフトする入力シフタ
   と該入力シフタを介して入力されたデータに算術論理演
   算を施す演算回路から構成される算術論理演算器と、 データをシフトするためのビット処理装置と、 前記入力シフタのシフトアウトデータと前記ビット処理
   装置のシフトアウトデータを入力して排他的論理和演算
   を行う排他的論理和演算回路と、 該排他的論理和演算回路の出力を保持するステータスレ
   ジスタとを有することを特徴とするプロセッサ。
2. 【請求項２】 請求項１記載のプロセッサにおいて、さ
   らに、 複数のビットからなる第１のデータを保持するための第
   １のレジスタと、 複数のビットからなる第２のデータを保持するための第
   ２のレジスタと、 複数のビットからなる第３のデータを保持するための第
   ３のレジスタと、 前記第１および第３のレジスタの出力を前記入力シフタ
   の入力に接続する手段と、 前記第２のレジスタの出力を前記ビット処理装置の入力
   に接続する手段と、 前記算術論理演算器の出力を前記第１のレジスタの入力
   に接続する手段と、 前記ビット処理装置の出力を前記第２のレジスタの入力
   に接続する手段を有することを特徴とするプロセッサ。
3. 【請求項３】 請求項２記載のプロセッサを用いた巡回
   符号化処理方法において、 前記第１のデータは剰余多項式の係数、前記第２のデー
   タは情報ビット列、前記第３のデータは生成多項式の係
   数とし、これらのデータを初期化する第１のステップ
   と、 前記入力シフタと前記ビット処理装置により前記第１の
   データおよび前記第２のデータを１ビットシフトする第
   ２のステップと、 前記入力シフタと前記ビット処理装置における１ビット
   シフトによりシフトアウトされたデータを前記排他的論
   理和演算回路により排他的論理和をとり前記ステータス
   レジスタに保持する第３のステップと、 前記排他的論理和が「１」のときのみ、前記算術論理演
   算器により前記第１のデータと前記第３のデータを入力
   し排他的論理和を演算して新たな第１のデータを生成
   し、前記第１のレジスタに格納する第４のステップと、 前記情報ビット列のビット数だけ前記第２のステップ〜
   第４のステップを繰り返す第５のステップからなること
   を特徴とする巡回符号化処理方法。
4. 【請求項４】 入力されたデータに算術論理演算を施す
   演算回路から構成される算術論理演算器と、 データをシフトするためのビット処理装置と、 演算の状態を格納するステータスレジスタと、 前記ステータスレジスタのデータと前記ビット処理装置
   からのシフトアウトデータを入力して排他的論理和演算
   を行う排他的論理和演算回路とを有することを特徴とす
   るプロセッサ。
5. 【請求項５】 請求項４記載のプロセッサにおいて、さ
   らに、 複数のビットからなる第１のデータを保持するための第
   １のレジスタと、 複数のビットからなる第２のデータを保持するための第
   ２のレジスタと、 複数のビットからなる第３のデータを保持するための第
   ３のレジスタと、 前記第１および第３のレジスタの出力を前記算術論理演
   算器の入力に接続する手段と、 前記第２のレジスタの出力を前記ビット処理装置の入力
   に接続する手段と、 前記算術論理演算器の出力を前記第１のレジスタの入力
   に接続する手段と、 前記ビット処理装置の出力を前記第２のレジスタの入力
   に接続する手段を有することを特徴とするプロセッサ。
6. 【請求項６】 請求項５記載のプロセッサを用いた巡回
   符号化処理方法において、 前記第１のデータは剰余多項式の係数、前記第２のデー
   タは情報ビット列、前記第３のデータは生成多項式の係
   数とし、これらのデータを初期化する第１のステップ
   と、 前記ビット処理装置により前記第２のレジスタの出力を
   １ビットシフトし、シフトアウトしたデータを前記ステ
   ータスレジスタに保持する第２のステップと、 前記ビット処理装置により前記第１のデータをシフト
   し、該シフトアウトしたデータと前記ステータスレジス
   タのデータを前記排他的論理和演算回路により排他的論
   理和をとり前記ステータスレジスタに保持する第３のス
   テップと、 前記ステータスレジスタのデータが「１」のときのみ、
   前記算術論理演算器により前記第１のデータと前記第３
   のデータを入力し排他的論理和を演算して新たな第１の
   データを生成し、前記第１のレジスタに格納する第４の
   ステップと、 前記情報ビット列のビット数だけ前記第２のステップ〜
   第４のステップを繰り返す第５のステップからなること
   を特徴とする巡回符号化処理方法。