JPH0157380B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は一般にデジタルデータ処理システムの
分野に係り、特に、種々の特性のシステムバスを
有するデータ処理システムに接続される中央処理
装置に係る。 デジタルデータ処理システムは一般に３つの基
本的な要素、即ちメモリ要素、入出力要素、及び
１つ以上のバスで接続されたプロセツサ（処理装
置）要素、を備えている。メモリ要素はアドレス
可能な記憶位置に情報を記憶する。この情報はデ
ータと、データを処理するための命令とを含んで
いる。プロセツサ要素はこれとメモリ要素との間
で情報を転送させ、入力情報をデータ又は命令の
いずれかとして解読し、そしてデータを命令に従
つて処理する。又、入出力要素もメモリ要素と通
信し、システムへ情報を転送したり、システムか
ら処理済み情報を取り出したりする。通常入出力
要素はプロセツサ要素によつて送られる制御情報
に基づいて作動する。入出力要素はオペレータコ
ンソール、プリンタ又はテレタイプライタを含ん
でもよいし、或いはデイスク駆動装置又はテープ
駆動装置のような２次記憶装置を含んでもよい。 データ処理システムは、全ての要素が接続され
た１つのシステムバスを介して情報を転送するよ
うに設計される。システムバス自体は或る所定の
論理及び電気特性を有するように設計される。情
報信号を転送したり、情報信号に対して要素の作
動を制御する制御信号を転送したりする信号路
は、バスの論理特性を決定する論理フアクタであ
る。システムの物理的構成体に使用するように選
択された部品によつて電気的特性が決定される。
部品の電気的特性は適当に標準化されているが、
その論理的特性は標準化されておらず、これは一
般にはシステム設計によつて決定される。 プロセツサは典型的に特定の論理バス特性を有
するデータ処理システムにおいて作動するように
設計される。これらの特性は、とりわけ、バスの
信号路が１バイトずつ並列に転送を行なうか又は
多数のバイトを並列に転送するかということや、
特定の時間にどんなバス制御信号が生じるかとい
うことや、メモリに設けられるアドレス可能な記
憶位置の最大数や、アドレス信号を与えるシーケ
ンスや、どのタイミング信号が特定時間巾のタイ
ミングサイクルを形成するかということを決定す
る。 例えば、バスの信号路が情報を１バイトずつ並
列にメモリとやりとりするようなデータ処理シス
テムにおいて、２バイトより成るワードを並列に
転送するシステム内で作動するように設計された
プロセツサが容易に転送を行なうためには、複雑
な構成体を開発することが必要となる。これらの
構成体はメモリ内で各ワードの個々のバイトを整
理する回路を含むことになる。或いは又、一方の
情報バイトのみが並列に転送される場合にはプロ
セツサは処理中に各ワードの一方のバイトを無視
できるが、これは情報のワードに基づいて作動す
るように設計されたプロセツサでは不経済であ
る。 別の例としては、メモリ要素の最大サイズが、
特定の記憶位置を実際にアドレスするのに要する
アドレスビツトの数を決定する。65536個の別々
にアドレス可能な記憶位置を有するメモリ要素
（典型的に“64K”メモリと称する）は16個のア
ドレスビツトを必要とするが、32768個の別々に
アドレス可能な記憶位置を有するメモリ（“32K”
メモリ）は15個のアドレスビツトしか必要としな
い。従つてせいぜい32Kメモリを有するシステム
内で作動するように設計されたプロセツサは、
64Kメモリに使用する場合は或る型式のメモリア
ドレス拡張機構なしでは作動できない。 同様に、メモリ要素によつてはアドレス信号を
異なつたパターンで与えることも必要である。或
るメモリ要素では全てのアドレスビツトを同時に
受け取らねばならないが、他のメモリではビツト
を行アドレスビツト及び列アドレスビツトと称す
る部分に分けて順次に転送することが必要とされ
る。前者の構成は典型的に静的メモリの特徴であ
り、後者の構成は典型的に動的メモリの特徴であ
る。静的メモリと動的メモリとの別の相違点は、
動的メモリでは記憶位置の内容が時間と共に減衰
するのに対して静的メモリでは減衰しないことで
ある。動的メモリの記憶位置の内容が失なわれる
のを防止するために、システムではリフレツシユ
作動が実行される。このようなリフレツシユ作動
はメモリ自体によつて開始されてもよいが、プロ
セツサによつて開始されることが多い。 又、種々のデータ処理システムごとに、例えば
転送方向又は“読取／書込”制御信号のような或
るバス制御信号のタイミングが定められる。或る
システムでは読取／書込制御信号をアドレスと同
時に与えることが必要であり、他のシステムでは
アドレス信号が転送された後にのみ読取／書込制
御信号を与えることが必要である。通常、プロセ
ツサはこのような両方のタイミングを有する制御
信号を発生しない。 データ処理システムの種々の要素は、システム
内で発生されてバスを経て転送されるタイミング
信号に対して特定の関係を有する内部タイミング
信号に応答して作動するように設計されることが
多い。例えば、或るデータ処理システムでは、プ
ロセツサにより発生されたタイミング信号がシス
テムの全てのタイミングを制御する。他のデータ
処理システムでは、プロセツサの外部のタイミン
グ標準体がタイミング信号を発生し、プロセツサ
及び他の要素はこれを受け取つて内部タイミング
信号に変換する。 更に、プロセツサ、特に同期バスと共に作動す
るように設計されたプロセツサは、特定の最大時
間巾を有する特性タイミングインターバル即ちサ
イクルで作動するように通常は設計される。同期
バスにおいては、バスを経て転送される信号が、
タイミングインターバル即ちサイクルを定める或
るタイミング信号に対して特定の関係を有する。
タイミング信号の時間巾即ちインターバルは、通
常は、システムに含まれたメモリ要素がそのアド
レス位置へ通常情報を転送したりそこから情報を
検索したりすることのできる速度を表わすように
決定される。典型的に、長い内部タイミングサイ
クルを有するプロセツサは、高速メモリを有する
システムには接続されない。というのは、このよ
うな高速メモリは通常は低速メモリより高価であ
りそして高速メモリはこのような長い内部タイミ
ングサイクルを有するシステムには必要とされな
いからである。一方、短い内部タイミングサイク
ルを有するプロセツサは、通常、著しい変更なし
に、長いタイミングサイクルを要するメモリへ接
続されることはない。 そこで本発明の目的は、種々の論理特性を有す
るデータ処理システムに接続される中央処理装置
を提供することである。 本発明の更に別の目的は、種々のサイズ及び型
式のメモリ要素を有するデータ処理システムに接
続できる中央処理装置を提供することである。 本発明の更に別の目的は、１つの情報バイト又
は多数の情報バイトを並列に転送できるシステム
バスを有したデータ処理システムに接続できる中
央処理ユニツトを提供することである。 本発明の更に別の目的は、種々の時間巾のタイ
ミングインターバルを定めるタイミング信号を発
生できる中央処理ユニツトを提供することであ
る。 本発明の更に別の目的は、中央処理装置により
発生される内部タイミング信号に対して色々な関
係を有したタイミング信号を発生するような中央
処理装置を提供することである。 本発明の更に別の目的は、転送中の種々の時間
に転送制御信号を発生できる中央処理装置を提供
することである。 概して言えば、本発明は、作動モードレジスタ
を具備した中央処理装置を提供し、この作動モー
ドレジスタはデータ処理システムの論理特性を
各々識別する個々に状態定めされる段を備えてい
る。 この中央処理装置はこのモード情報に応答して
作動を修正する。 １つの特定の実施例においては、上記作動モー
ドレジスタは、１つの情報バイトを並列に転送す
る信号路をバスが有するか又は２つの情報バイト
を並列に転送する信号路をバスを有するかという
こと、メモリが静的であるか動的であるかという
こと、メモリのサイズ、バス制御信号の相対的な
タイミング、タイミングインターバルの長さ、
等々を指示する、又、上記作動モードレジスタ
は、中央処理装置が作動を開始するアドレスを指
定する。 本発明は特許請求の範囲第に特に規定される。
本発明の上記及び他の目的並びに効果は添付図面
を参照した以下の説明より理解されよう。 １ 一般的な説明 第１図に例示されたように、データ処理システ
ムの基本的な要素は本発明による中央処理装置１
０と、メモリユニツト１１と、入出力（Ｉ／Ｏ）
ユニツト１２とである。入出力ユニツト１２は１
つ以上の２次記憶位置１３を備えている。中央処
理装置１０、メモリユニツト１１及び入出力ユニ
ツト１２は全てシステムバス１４によつて接続さ
れる。 中央処理装置１０はバスインターフエイス１６
及び他の一般の回路を備え、これらは通常は中央
処理装置１０内に物理的に配置される。中央処理
装置１０をバス１４との間の全ての通信はバスイ
ンターフエイス１６を介して行なわれる。 メモリユニツト１１は複数個のメモリ配列体２
１に接続されたメモリ制御器２０を備えている。
各々のメモリ配列体２１はアドレス可能な記憶位
置を含んでおり、そしてメモリ制御器２０はメモ
リユニツト１１と情報をやり取りしようとする中
央処理装置又は他の要素によつて指定された特定
の記憶位置へアクセスする回路を備えている。
又、メモリ制御器２０はアドレスされた位置の内
容を検索したりそこに情報を記憶したりする回路
も備えている。メモリユニツト１１の１つの特定
例が1980年11月25日付の米国特許第4236207号に
開示されている。 多数の型式の入出力ユニツト１２が示されてい
る。例えばプリンタやビデオ表示端末装置のよう
な多数の入出力装置２３をバス１４に接続するこ
とができる。オペレータコンソール１５をシステ
ムバス１４に接続することもできる。このオペレ
ータコンソール１５は、オペレータがデータを検
査及び蓄積したり、中央処理装置１０の作動を停
止したり、一連のプログラム命令によつて中央処
理装置を歩進したりすることができるようにす
る。又、オペレータコンソールは、オペレータが
ブートストラツプ手順によつてシステムの作動を
開始したり全データ処理システムに対して種々の
診断テストを行なつたりすることができるように
する。 ２次記憶位置１３は２次記憶バスアダプタ２６
及び複数個のデイスク駆動装置２７を備えてい
る。更に別の２次記憶バスアダプタ２８が１つ或
いはそれ以上のテープ駆動装置２９に接続され
る。２次記憶バスアダプタ２６及び２８と各々の
デイスク駆動装置２７及びテープ駆動装置２９と
の相互接続の１つの特定例が米国特許第3999163
号に開示されており、２次記憶バスアダプタ２６
及び２８は各々デイスク駆動装置２７及びテープ
駆動装置２９の制御器を構成する。 バス１４はデータ処理システムの種々のユニツ
ト又は要素を相互接続する。典型的に、バスは多
数の並列導体を備えている。或る導体はシステム
の要素間に情報信号を転送する。他の導体は情報
信号の転送を制御する信号を転送する。又、バス
は、中央処理装置が注目することを必要とする或
る種の事象がシステムの種々の要素内に生じた時
を指示する或るシステム制御信号を転送する導体
も含んでいる。 情報信号は、メモリユニツト１１内の種々のア
ドレス可能な記憶位置の内容或いはシステムの他
の要素に存在する内容を構成する。転送制御信号
は、内容が転送さるべき記憶位置を識別するアド
レス信号、及び転送中の種々の作動を制御する制
御信号を含んでいる。情報信号は、処理の対称又
は結果であるようなデータ、或いはデータをいか
に処理すべきかを中央処理装置に指示する命令を
構成してもよい。 バス１４は、転送されることが必要な全ての情
報及び制御信号と、バスを構成する導体との間に
１対１の対応を必要としない。本発明の１つの特
定実施例では、情報信号を転送する或る導体及び
システム制御信号を転送する他の導体に対してア
ドレス信号がマルチプレクスされる。然し乍ら、
このマルチプレクス作用を行なうには、その時に
導体によつて転送される信号の性質を識別する制
御信号を運搬する別の導体が必要とされる。然し
乍ら、このマルチプレクス作用が許容される導体
の本数が少ない程、１本の導体にマルチプレクス
される信号の性質を識別するのに要する導体の本
数が多くなる。 ２ 中央処理装置１０ 第２図は本発明による中央処理装置１０並びに
そのバスインターフエイス１６とバス１４との間
の接続を示すブロツク図である。 バス１４を第１図に示されたデータ処理システ
ムの中央処理装置１０とその他の部分との間で情
報及び制御信号を転送する多数の導体を備えてお
り、これには次のものが含まれる。 種々の時間は情報信号及びアドレス信号を運搬
するデータ／アドレスラインDAL（15：０）３
０。このデータアドレスラインDAL（15：０）は
上位バイト部DAL（15：８）３１と、下位バイト
部（７：０）３２とに分けられる。 種々の時間にアドレス信号を運搬し、そして他
の時間に中央処理装置１０以外の要素により送信
される割込要求信号及びバス要求信号を含むシス
テム制御信号を運搬するアドレス／割込ライン
AI（７：０）３３。このアドレス／割込ラインAI
（77：０）から受け取られる割込要求信号は、ア
ドレス／割込ラインAI（７：６）からのHALT
（停止）及びPF（停電）のような割込要求信号と、
アドレス／割込ラインAI（５：１）からの割込要
求エンコード信号とを含み、この後者のライン
AI（５：１）はVECベクトル制御信号及び制御優
先順位信号CP（３：０）を運搬する。アドレス／
割込ラインAI（０）から受け取られるバス要求信
号はバス１４を経て転送を開始しようとする要素
によつて発生される。又、中央処理装置１０は、
後述するように或るメモリとで行なわれる転送作
動に関連してアドレス情報を送るようにアドレ
ス／割込ラインAI（７：０）を用いてもよいし、
リフレツシユ作動に関連してアドレス／割込ライ
ンAI（７：０）を用いてもよい。 データアドレスライン３０を経ての情報転送の
方向を指示するように中央処理装置１０によつて
送られる読取／書込制御信号を運搬するＲ／
WHB（読取／書込上位バイト）ライン３４及び
Ｒ／WLB（読取／書込下位バイト）ライン３５。
“読取”転送はメモリ位置から中央処理装置への
情報の転送を指し、“書込”転送は中央処理装置
からの情報の転送を指す。 中央処理装置１０によつて送られるバス制御信
号のRAS行アドレス、CAS列アドレス及びPI割
込優先順位を各々運搬する行アドレス信号
（RAS）ライン３６、列アドレス信号（CAS）ラ
イン３７、及び割込優先順位（PI）ライン４０。
RAS行アドレス信号の先縁は、中央処理装置１
０によつて各々のデータアドレスラインDAL
（15：０）３０に送られたアドレス信号が安定化
しこれら信号がラツチ及びデコードされてもよい
ことを指示する。 第６図ないし第１４図及び第２６図について以
下に述べるように、或る場合には、中央処理装置
１０はアドレス／割込ラインAI（７：０）に或る
種のアドレス及び制御信号も送る。RAS行アド
レス信号の先縁は、アドレス／割込ラインAI
（７：０）の信号が安定化しこれら信号がラツチ
及びデコードされてもよいことを指示する。
RAS行アドレス信号の先縁においてアドレス割
込ラインAI（７：０）に送られるアドレス信号を
ここでは行アドレスと称する。 CAS列アドレス信号は、これが発生されると、
プロセツサがアドレス／情報ラインAI（７：０）
にアドレス及び制御信号を送出した時にこれらラ
インにアドレス及び制御信号の第２部分も送出し
たことを指示する。このアドレス信号は列アドレ
スと称する。CAS列アドレス信号の先縁は、列
アドレス及びこれと同時に転送された制御信号が
アドレス／割込ラインAI（７：０）において安定
化しこれらがラツチ及びデコードされてもよいこ
とを指示する。 PI割込優先順位信号は多数の機能を果たす。
先ず第１に、このPI割込優先信号は、メモリ要
素１１及び入出力要素１２がデータアドレスライ
ンに情報信号を送出してもよいことをこれらの要
素に指示する。第２に、このPI割込優先順位信
号は、バス要求又は割込要求信号をアドレス割込
ラインAI（７：０）に送出できることを指示す
る。第３に、このPI割込優先順位信号は、中央
処理装置１０によつてデータアドレスラインに送
られた書込情報信号が安定化しこれら信号がスト
ロープされてもよいことを指示する。情報信号
は、CAS列アドレス信号の後縁又はPI割込優先
順位信号の後縁のいずれかにおいてラツチでき
る。バス要求及び割込要求信号はPI割込優先順
位信号の後縁において中央処理装置１０によつて
ラツチされる。 バス１４を経ての転送作動の型式を識別するた
めに第５図に示したようにエンコードされた転送
機能選択信号SEL（１：０）を運搬するSELライ
ン４１。 転送を実行するためにシステムタイミング信号
によつて通常与えられる以上の時間を必要とする
ようなユニツトにより送られたREADYバス制御
信号を運搬するREADYライン４２。この
READY信号のパルスは、中央処理装置がバス１
４上のCOUTクロツク出力タイミング信号以外
の信号の状態を変えるのを防止する。 メモリ要素１１及び入出力要素１２が中央処理
装置と同期して作動できるか或いは他のタイミン
グ作動を実行できるようにするために中央処理装
置１０からCOUTクロツク出力タイミング信号
を運搬するCOUTクロツク出力ライン４３。 システムが電源に最初に接続されるのに応答し
或いは中央処理装置によるリセツト作動の実行に
続いてデータ処理システムを始動ないしはリセツ
トするBCLRバスクリア信号を運搬するBCLRラ
イン４４。 バス１４への上記の接続に加えて、中央処理装
置１０は該装置の内部クロツクタイミングを制御
するクリスタルへ接続されたXTAL接続部４５
を備えている。電源オン接続部４６は中央処理装
置１０へ最初に電力が与えられる時にPUP電源
オン信号を与える。 中央処理装置１０の外部への接続について以上
に述べたが、中央処理装置１０の内部構造及び信
号路について簡単に説明する。信号はデータアド
レスバツフア６０によつてデータアドレスライン
DAL（15：０）３０とやり取りされる。特に、デ
ータアドレスバツフア６０は、データアドレスラ
インDAL（15：８）３２と信号をやり取りする
DALバツフア（上位バイト）６１と、データア
ドレスラインDAL（７：０）３１と信号をやり取
りするDALバツフア（下位バイト）６２とを備
えている。データアドレスバツフアはデータアド
レスライン制御器６３からの信号の制御の下で制
御論理装置６４からのタイミング及び他の制御信
号に従つて作動する。 データアドレスバツフア６０の情報はバイト交
換器６６を経て転送されそして内部バス６５を経
て中央処理装置１０の他部分へ送られる。１つの
特定実施例においては、内部バス６５は１回に１
つのワード（２バイト即ち16ビツト）を転送する
導体を含んでいる。データアドレスバツフア６０
からの情報は命令レジスタ７０、状態レジスタ７
１、作動モードレジスタ７２、又はレジスタフア
イル７３へ転送され、このレジスタフアイル７３
は８個の個々にアドレス可能なレジスタＲ０〜Ｒ
７を含んでいる。１実施例では、レジスタＲ７，
７４は実行さるべき次の命令のアドレスを識別す
るプログラムカウンタであり、そしてレジスタＲ
６，７５は割込作動中に種々のレジスタの内容が
転送されるアドレス位置を識別するスタツクポイ
ンタとして用いられる。又、レジスタフアイル７
３は３個のスクラツチパツドレジスタ、即ちRX
レジスタ８０、RYレジスタ８１及びRZレジスタ
８２も備えている。レジスタフアイル７３内のレ
ジスタの内容は入力演算論理ユニツト８３へ直接
送ることができる。或いは又、レジスタフアイル
７３のレジスタの内容は内部バス６５を介して演
算論理ユニツトの入力へ送られてもよい。演算論
理ユニツトの１つの出力はバイト交換器６６を介
して内部バス６５へ信号を送り、そしてその第２
の出力は或る状態信号を状態レジスタ７１へ送
る。 アドレスレジスタ８４の内容は内部バス６５を
経てデータアドレスバツフア６０へ転送できる。
又、アドレスレジスタ８４の内容はアドレスマル
チプレクサ８５の一方の入力及びアドレス／割込
バツフア８６を経てアドレス／割込ラインAI
（７：０）３３へ送ることもできる。アドレスマ
ルチプレクサ８５の他方の入力は、動的メモリを
リフレツシユする行アドレスを発生するリフレツ
シユカウンタ８７からの信号を受け取る。 中央処理装置１０は制御論理装置６４によつて
制御され、この制御論理装置は作動モードレジス
タ７２、状態レジスタ７１及び命令レジスタ７０
からの信号と、アドレス／割込バツフア８６から
の割込及びバス要求信号とを受け取り、そして指
示された作動を実行できるようにする所要の信号
路を形成する信号を発生する。 状態レジスタ７１は、中央処理装置１０の現在
の作動優先順位レベルを指示する段と、演算ユニ
ツト８３により行なわれる作動に関する情報、或
る結果がゼロであつたか負であつたかというこ
と、又はこれら結果が桁上げを生じたかオーバー
フロー状態を生じたかということを含む状態コー
ドを含む段とを備えている。又、状態レジスタ７
１は更に別の段も備えており、その状態によつて
或るトラツプ作動を実行しなければならないかど
うかが決定される。 第３図を参照すれば、作動モードレジスタ７２
は中央処理装置１０が接続されるデータ処理シス
テムの或る論理作動特性を定めるようにセツト又
はクリヤされる多数の段を備えている。 特に、作動モードレジスタの段（０）及び(1)
は、中央処理装置１０によつて発生されてバス１
４に送出されたタイミング信号に作用する。作動
モードレジスタの段(1)はタイミング論理装置８８
（第２図）によつて作り出されるタイミングサイ
クル（以下“マイクロサイクル”と称する）の長
さを制御し、時間巾の異なるタイミングサイクル
を必要とするデータ処理システムに中央処理装置
１０を接続できるようにする。作動モードレジス
タの段(1)がセツトされると、中央処理装置１０は
通常第４Ａ図に示された３つのクロツク位相を有
する短いマイクロサイクルを作り出す。この短い
マイクロサイクルは、位相１タイミング信号、位
相２タイミング信号及び位相Ｗタイミング信号よ
り成る３つの順次のタイミング信号を備えてい
る。作動モードレジスタの段(1)がクリヤされる
と、タイミング論理装置は通常第４Ｂ図に示され
た長いマイクロサイクルを作り出し、この場合は
位相２タイミング信号の後に第４のタイミング信
号即ち位相Ｄタイミング信号が発生される。位相
Ｗタイミング信号は位相Ｄタイミング信号の後に
発生される。 作動モードレジスタの段(1)がセツトされた時に
作り出される短いマイクロサイクルにおいては、
中央処理装置１０を比較的高速のメモリ、即ち典
型的にこの短いマイクロサイクルで指示された時
間内に中央処理装置１０により開始される転送要
求に応答できるようなメモリ、に接続することが
できる。一方、作動モードレジスタの段(1)やクリ
ヤされた時の長いマイクロサイクルにおいては、
転送を完了するために位相Ｄタイミング信号によ
り与えられる余分な時間を必要とするような比較
的低速のメモリへ中央処理装置を接続することが
できる。作動モードレジスタの段(1)がセツト状態
又はクリヤ状態のいずれかにあることによつて与
えられる時間以上の長い時間が転送の完了に必要
とされる場合には、メモリがREADYライン４２
を付勢し、短いマイクロサイクル又は長いマイク
ロサイクルにより与えられる時間以上の長い時間
を与えることができる。 作動モードレジスタの段（０）がセツトされる
と、タイミング論理装置が位相Ｗタイミング信号
を発生する時に中央処理装置１０はCOUTタイ
ミング出力信号を発生するようにされる。作動モ
ードレジスタの段（０）がクリヤされると、
XTALクリスタル入力信号によつて制御される
自走タイミング信号が出力される。従つて作動モ
ードレジスタの段（０）はいずれの型式のタイミ
ング信号を必要とするデータ処理システムにも中
央処理装置１０を接続できるようにする。 作動モードレジスタの段(8)がクリヤされると、
制御論理装置６４（第２図）はDALデータアド
レスライン15：０上のアドレスの送信と同時に読
取／書込制御信号Ｒ／WHB及びＲ／WLBを送
信できる。作動モードレジスタの段(8)がセツトさ
れると、読取／書込制御信号Ｒ／WHB及びＲ／
WLBは遅延されそして列アドレス信号CASと同
時に送信される。従つて、作動モードレジスタの
段(8)は、転送中のいずれかの時間に読取／書込バ
ス転送制御信号Ｒ／WHB及びＲ／WLBを必要
とするようなデータ処理システムに中央処理装置
１０を接続できるようにする。 作動モードレジスタの段(9)は、メモリ要素２０
（第１図）が静的メモリである時にはセツトされ
そしてメモリ要素が動的メモリである時にはクリ
ヤされる。作動モードレジスタの段(9)がクリヤさ
れると、制御論理装置６４はリフレツシユ作動を
開始できる。又、作動モードレジスタの段(9)がク
リヤされると、中央処理装置１０はアドレス／割
込ラインAI（７：０）に行アドレス及び列アドレ
スを順次に送出する。従つて作動モードレジスタ
の段(9)は、行及び列アドレスを順次に送信するこ
とを必要とするメモリ要素を有したデータ処理シ
ステムにも、リフレツシユ作動を開始させる行ア
ドレスを必要とするようなメモリ要素を有したデ
ータ処理システムにも、中央処理装置１０を接続
できるようにする。 作動モードレジスタの段(10)は中央処理装置１０
が接続されるメモリ回路のサイズを指示する。現
在入手できる一般の4K又は16Kの集積回路パツ
ケージより成る最大サイズ３２Ｋのアドレス可能
な記憶位置を有するメモリ１１へ中央処理装置１
０を接続する時に作動モードレジスタの段(10)はセ
ツトされる。これに対して、現在入手できる集積
回路パツケージより成る最大64Kのアドレス可能
な記憶位置を有するメモリ１１へ中央処理装置１
０を接続する場合には作動モードレジスタの段(10)
がクリヤされる。又、作動モードレジスタの段(10)
の状態は第５図に示されたよにSEL機能選択ライ
ンSEL（１：０）４１のエンコード作用を変える。
従つて、作動モードレジスタの段(10)は、色々なア
ドレス及び制御信号条件を有するデータ処理シス
テムに中央処理装置１０を接続できるようにす
る。 作動モードレジスタの段(11)は、中央処理装置１
０が接続されるデータバスが情報転送用の導体を
８本有している時、即ち１つの情報バイトを並列
に転送できる情報バスである時に、セツトされ
る。これに対して、データバスが２つのデータバ
イト（１ワード）を並列に転送できる場合には作
動モードレジスタの段(11)はクリヤされる。作動モ
ードレジスタの段(11)の状態は、中央処理装置１０
によりデータアドレスラインDAL（15：０）３０
及びアドレス／割込ラインAI（７：０）３３を経
て転送される信号の性質を決定する。従つて、作
動モードレジスタの段(11)は、種々の情報量を並列
に運搬できるデータバスを有したデータ処理シス
テムに中央処理装置１０を接続できるようにす
る。 作動モードレジスタの段(12)がセツトされると、
中央処理装置１０はユーザモードで作動され、一
方作動モードレジスタの段(12)がクリヤされると、
中央処理装置１０はテストモードで作動される。 作動モードレジスタの段（15：13）はエンコー
ドされた作動開始／作動再開アドレス情報を含ん
でいる。ユーザは、最初の電源オンの後にデータ
プロセツサが作動を開始する８個の初期アドレス
の１つ、或いはHALT（停止）又はPF（停電）割
込の後に作動を再開する８個の初期アドレスの１
つを選択できる。 ３ 転送 作動モードレジスタの段（11：８）はバス１４
を経て情報を転送するように或る信号シーケンス
を制御する。第６図ないし第１３図を参照して
種々の情報転送を説明し、そして第１４図を参照
してリフレツシユ転送を説明する。簡単にいえ
ば、第６図ないし第９図は２つの情報バイトを並
列に転送できる情報バスを経ての情報転送に関す
るものであり、そして第１０図ないし第１３図は
１つのデータバイトを並列に転送できる情報バス
を経ての情報転送に関するものである。第６図、
第７図、第１０図及び第１１図はアドレス信号が
アドレス／割込ラインAI（７：０）を経て転送さ
れないような読取及び書込転送に関するものであ
り、一方第８図、第９図、第１２図及び第１３図
はアドレス信号がアドレス／割込ラインAI（７：
０）を経て転送されるような読取／書込転送に関
するものである。 Ａ ２つの情報バイトの並列転送 (i) アドレス／割込ラインがアドレス信号を転送
しない (a) 読取トランザクシヨン 第６Ａ図乃至第６Ｉ図は、１つの情報ワード
（２バイト）を並列に転送できる情報バスを介し
て例えばメモリユニツト１１（第１図）から情報
を検索する様に中央処理装置１０によつて開始さ
れた読取トランザクシヨンを実行する信号を示し
たタイミング図である。この場合アドレス信号は
データアドレスラインDAL（15：０）を経て送ら
れ、アドレス／割込ラインAI（７：０）を経て送
られる事はない。この構成は、中央処理装置１０
を静的メモリへ接続する様なシステムの典型であ
る。 読取トランザクシヨンは多数の転送を含む。第
１の転送中に、中央処理装置１０はメモリ制御器
によつてメモリの内容を転送すべきメモリの記憶
位置をアドレスする。次いでメモリ制御器は第２
の転送中にそのデータを中央処理装置へ転送せし
める。静的メモリ及び16導体の情報バスを有する
データ処理システムの場合には、作動モードレジ
スタの段(11)がクリヤされそして段(9)がセツトされ
る。第６Ａ図に示されたCOUTタイミング信号
は作動モードレジスタの段（０）がセツトされた
状態でのパルスモードクロツク（PMC）を表わ
している。 このトランザクシヨンの始めに、制御論理装置
６４は、レジスタＲ０−Ｒ７（73、第２図）の１
つ又はRX−RZスクラツチパツドレジスタ８０―
８２の１つに置かれたアドレスをアドレスレジス
タ８４及びデータアドレスバツフア６０へ移動す
る。アドレス信号はデータアドレスラインDAL
（15：０）にのみ送出される。データアドレスラ
インDAL（15：０）においてこれらのアドレス信
号が安定化した後、制御論理装置６４は先ず第１
に行アドレスライン３６（第２図）を付勢して
RAS行アドレス信号を発生させそして第２に列
アドレスライン３７（第２図）を付勢してCAS
列アドレス信号を発生させる。次いで割込優先順
位（PI）ライン４０が付勢されてPI割込優先順
位信号を発生する。 第６Ｇ図及び第６Ｈ図に例示されたように、制
御論理装置６４は全読取トランザクシヨン中読
取／書込ライン３４及び４５を消勢状態に維持し
て読取作動を指示し、そして機能選択ライン４１
は転送の性質に基づいて付勢又は消勢状態に変え
られて、第第５図に示されたエンコード作用を有
するSEL機能選択信号（１：０）を与える。 換
言するならば、単純なメモリ読取データ作動中
は、SEL（０）もSEL(1)も発生されない。しかし
ながら、モードレジスタ段MR(9)がアサートされ
且つモードレジスタ段MR(10)がデアサートされる
場合のように、命令の取出しが指示されるなら
ば、SEL（０）が第６Ｉ図に点線で示すように発
生される。 バス１４に接続されたユニツト、例えばメモリ
ユニツト１１は、PI割込優先順位信号の発生に
応答し、この信号は要求された情報信号をデータ
アドレスラインに安定に保持しなければならない
こと、並びに割込及びバス要求情報をアドレス／
割込ラインAI（７：０）の各ラインに安定に保持
しなければならないことを指示する。制御論理装
置６４はCAS列アドレス信号を非発生状態に変
えると同時に、データアドレスラインDAL（15：
０）上の情報信号を内部レジスタ、例えば命令レ
ジスタ７０、作動モードレジスタ７２、又はレジ
スタフアイル７３内のレジスタにラツチする。こ
の例においては、データアドレスラインDAL
（15：０）上の信号は各々のDALバツフア（上位
バイト）６１及びDALバツフア（下位バイト）
６２に受け取られそして各々のレジスタへ転送さ
れる。次いで制御論理装置６４はアドレス／割込
ラインAI（７：０）上の割込及びバス要求信号を
アドレス／割込バツフア８６にラツチできるよう
にし、そしてPI割込優先順位信号を非発生状態
に変える。次いで制御論理装置６４はRAS行ア
ドレス信号を非発生状態に変えて転送を終了す
る。 (b) 書込トランザクシヨン 第７Ａ図ないし第７Ｉ図は、作動モードレジス
タの段が第６Ａ図ないし第６Ｉ図の読取転送と同
じ状態を有する場合に書込作動を実行する信号を
示したタイミング図である。第７Ａ図ないし第７
Ｆ図に示された信号のタイミング図は、中央処理
装置が転送さるべき情報をデータアドレスライン
DAL（15：０）に送出すること以外は、第６Ａ図
ないし第６Ｆ図に示されたものと同じである。制
御論理装置６４はこのトランザクシヨン中SEL機
能選択信号（１：０）を非発生状態に維持する。
制御論理装置６４は第７Ｇ図及び第７Ｈ図に示し
た読取／書込制御信号Ｒ／WLB及びＲ／WHB
を発生し、この転送中書込作動を指示する。 この転送中に読取／書込制御信号が発生される
特定の時間は作動モードレジスタ段(8)（第３図）
の状態によつて決まる。作動モードレジスタの段
(8)がクリヤされた場合には、第７Ｇ図に示された
ように、制御論理装置６４はこれがデータアドレ
スラインDAL（15：０）にアドレスを送出する時
に読取／書込制御信号Ｒ／WLB及びＲ／WHB
を発生し、そして書込情報が除去されるまでこれ
ら信号を発生レベルに維持する。或いは又、作動
モードレジスタの段(8)がセツトされた場合には、
第７Ｈ図に示されたように、各々の読取／書込制
御信号Ｒ／WHB及びＲ／WLBの状態が非発生
状態から発生状態へと変化し、次いで再び非発生
状態へと変化し、そしてこれと同時に列アドレス
信号CASの状態が対応的に変化する。 (ii) アドレス／割込ラインがアドレス信号を転送
する (a) 読取トランザクシヨン 第８Ａ図ないし第８Ｉ図は１ワード（２バイ
ト）の情報を並列に転送できる情報バスを介して
の中央処理装置１０とメモリ１１との間での読取
転送を示すタイミングである。この場合メモリは
アドレス／割込ラインAI（７：０）によつて与え
られるシーケンスでアドレス信号が転送されるこ
とを必要とする。この構成は中央処理装置１０が
動的メモリに接続されるようなデータ処理システ
ムの典型である。この構成では、作動モードレジ
スタの段(9)及び(11)の両方がクリアされる。 第８Ａ図ないし第８Ｉ図を参照すれば、制御論
理装置６４はデータアドレスバツフア６０からの
アドレスをデータアドレスラインDAL（15：０）
３１（第２図）に送る。同時に、制御論理装置６
４はアドレスレジスタ８４からの行アドレス、即
ちアドレスレジスタ段（…15，13，11，…１）の
内容を、アドレスマルチプレクサ８５及びアドレ
ス／割込バツフア８６（第２図）を介してアドレ
ス／割込ラインAI（７：０）３３へ送る。アドレ
ス信号を安定化させる時間の後に、制御論理装置
６４は行アドレス信号RASを発生する。次いで
制御論理装置６４はアドレス／割込ラインAI
（７：０）から行アドレスを除去し、そして列ア
ドレス、即ちアドレスレジスタ段（…14，12，
10，…０）の内容を、アドレスレジスタ８４から
アドレスマルチプレクサ８５及びアドレス割込バ
ツフア８６を介してアドレス／割込ラインAI
（７：０）３３（第２図）へ送る。このアドレ
ス／割込ラインAI（７：０）においてこの列アド
レスを安定化させる時間の後に、制御論理装置６
４は列アドレスライン３７（第２図）を付勢する
ことにより列アドレス信号CASを発生する。又、
制御論理装置はデータアドレスラインDAL（15：
０）からアドレス信号を除去し、読取情報を受け
取る用意をする。列アドレス信号CASが発生さ
れた或る時間の後に、列アドレス信号はアドレ
ス／割込ラインAI（７：０）から除去され、割込
及びバス要求情報を受け取る用意をする。第８Ｆ
図に示されたPI割込優先順位信号が発生された
時には、中央処理装置はアドレス／割込ライン
AI（７：０）３３から列アドレスを除去してい
る。アドレス／割込ラインAI（７：０）はバス１
４上の他のユニツトが割込又はバス要求信号を中
央処理装置１０へ転送するように利用できる。こ
の読取トランザクシヨンのその他の部分は第６Ａ
図ないし第６Ｉ図について上記した読取トランザ
クシヨンと同じである。 (b) 書込トランザクシヨン 第９Ａ図ないし第９Ｉ図は、中央処理装置１０
を備えたデータ処理システムにおいて16導体のデ
ータバスを介して動的メモリへ書込トランザクシ
ヨンを行なう信号を示したタイミング図である。
第９Ｂ図ないし第９Ｆ図のアドレス及び制御信号
は第８Ｂ図ないし第８Ｆ図に示されたものと同様
であるが、その相違点は、読取／書込制御信号
Ｒ／WHB及びＲ／WLBが第９Ｇ図（作動モー
ドレジスタをビツト(8)はセツト）及び第９Ｈ図
（作動モードレジスタのビツト(8)はクリヤ）に示
されたタイミングでオン及びオフにされ、即ち第
７Ｇ図及び第７Ｈ図に示された読取／書込制御信
号と同じであることである。更に、アドレス／割
込ラインAI（７：０）上の割込要求信号は書込ト
ランザクシヨン中には中央処理装置によつて受け
取られない。 Ｂ １つの情報バイトの並列転送 (i) アドレス／割込ラインがアドレス信号を転送
しない (a) 読取トランザクシヨン 第１０Ａ図ないし第１０Ｊ図は、１バイトのデ
ータを並列に転送できる情報バスを経でメモリ１
１から情報を検索するように中央処理装置１０に
よつて開始される読取トランザクシヨンを行なう
信号を示したタイミング図である。この場合アド
レス信号はデータアドレスラインDAL（15：０）
を経て送られ、アドレス／割込ラインAI（７：
０）を経て送られることはない。この構成は中央
処理装置１０を静的なメモリに接続するようなシ
ステムの典型である。このような構成では、作動
モードレジスタの段(11)及び(9)が両方ともセツトさ
れる。 データ処理システムにおいて中央処理装置１０
とメモリ要素１１との間で転送を行なうには、１
つの全ワード即ち２バイトの情報転送が必要とさ
れらる。この場合、１バイトのデータしか並列に
転送できない情報バスを介して転送を完了させる
には、中央処理装置が１バイト転送を連続的に２
回行なつて全情報ワードを得ることが必要であ
る。 第１０Ａ図ないし第１０Ｊ図は、１バイト情報
バスを介して１ワード（２バイト）のデータを検
索するように中央処理装置１０によつて開始され
る２つの所要転送を示している。第１の転送中に
はワードの下位バイトが転送されそして第２の転
送中にはワードの上位バイトが転送される。両情
報バイトは同じデータライン特にデータアドレス
ラインDAL（７：０）を介して順次に転送され、
中央処理装置１０は両バイトが検索された後にこ
れらを内部で正しく整列させるように或る種の作
動を実行する。 特に、第１の転送中に、制御論理装置６４はア
ドレス信号の上位ビツトをデータアドレスライン
DAL（15：８）に送りそしてアドレス信号の下位
ビツトをデータアドレスラインDAL（７：０）に
送る。制御論理装置は第６Ｄ図ないし第６Ｆ図に
示された２バイト情報バスを介しての転送と同じ
タイミングで行アドレス信号RAS、列アドレス
信号CAS、及び割込優先順位制御信号PIを発生
する。読取／書込制御信号Ｒ／WHBは読取信号
RDとして発生される。このRD読取信号の発生
タイミングは作動モードレジスタの段(8)の状態に
よつて左右される。制御論理装置は、列アドレス
信号CASを発生する前に、データアドレスライ
ンDAL（７：０）３１（第２図）から下位アドレ
スビツトを除去し、このデータアドレスライン
DAL（７：０）に情報を転送できるようにする。
上位アドレスビツトは、読取トランザクシヨンの
両転送を通じてデータアドレスラインDAL（15：
８）３２に送られたまゝである。このデータアド
レスラインDAL（15：８）３２はこのトランザク
シヨン中にはデータを転送しない。第１０Ｊ図に
示されたように第１の転送中には機能選択（１：
０）信号SELが作用可能にされる。アドレス／割
込ラインAI（７：０）は、割込優先順位信号PIが
非発生状態に変わる時にラツチされる割込及びバ
ス要求情報を受け取るように監視される。 情報信号はDALバツフア（下位バイト）６２
（第２図）に受け取られ、そしてスクラツチパツ
ドレジスタ、特に、２バイトレジスタの下位バイ
ト部分へ転送される。 次いで中央処理装置１０は、当該ワードの上位
バイトを検索するように第２の読取転送を開始す
る。中央処理装置１０は検索されているワードの
上位バイトのアドレスを得る。１つの特定の実施
例では、情報はワードアドレスの最下位ビツトが
“ゼロ”であるようなワード整列構成でメモリに
記憶される。この構成では、ワードアドレスがワ
ードの下位バイトのアドレスを構成する。又、上
位バイトは下位バイトのアドレスを“１”だけ増
加したアドレスを有している。従つて、上位バイ
トのアドレスを得るために、中央処理装置１０は
下位バイトの検索に対して既に転送されたアドレ
スを“１”だけ増加する。更に、この既に転送さ
れたアドレスの最下位ビツトは“ゼロ”であるか
ら、中央処理装置はこのアドレスの最下位ビツト
をセツトすることによつてアドレスを増加し、新
たなアドレスを得る。 アドレスの上位及び下位バイトは第１のトラン
ザクシヨンの場合と同様に各々のデータアドレス
ラインを経て転送され、データアドレスライン
DAL（15：８）３１はまだアドレスの上位バイト
を運搬しており、そしてデータアドレスライン
DAL（７：０）３２は“セツト”された最下位ア
ドレスビツトを含む下位アドレスバイトを運搬す
る。行アドレス信号RAS、列アドレス信号CAS、
割込優先順位信号PI、及び読取／書込上位バイ
ト制御信号Ｒ／WHBは前記の転送の場合と同様
にオン及びオフにされる。この第２の転送中に
は、機能選択（１：０）信号SELは作用可能にさ
れない。アドレス／割込AI（７：０）ラインは、
割込優先順位信号PIが非発生状態に変化した時
にラツチされる割込及びバス要求信号を受け取る
ように監視される。 情報ワードの上位バイトが中央処理装置１０に
よつて受け取られた時には、バイト交換器６６が
このバイトを内部バス６５の上位ラインへ転送
し、そしてこのバイトをスクラツチパツドレジス
タの上位バイト部分へ転送する。このスクラツチ
パツドレジスタには情報ワードの下位バイトが既
に転送されている。このようにして２つの情報バ
イトが適当なレジスタに正しく配列される。 (b) 書込トランザクシヨン 第１１Ａ図ないし第１１Ｊ図は、１バイトの情
報を並列に転送できる情報バスを経て中央処理装
置１０から静的メモリへと行なわれる書込トラン
ザクシヨンを示したタイミング図である。信号は
読取作動に対する信号と同様であるが、その相異
点は、読取／書込制御信号Ｒ／WHBが発生され
ず、そしてアドレス／割込バツフア８６がバス要
求信号のみをラツチし、割込要求信号をラツチし
ないことである。Ｒ／WLB読取／書込制御ライ
ン３５は書込制御信号WTとして付勢される。第
１１Ｈ図及び第１１Ｉ図に示されたWT書込制御
信号のタイミングは作動モードレジスタの段(8)の
状態によつて決まり、第１０Ｈ図及び第１０Ｉ図
のRD読取信号のタイミングに対応する。 Ｒ／WHB（RD）信号は、第１１図には示して
いない。 (ii) アドレス／割込ラインがアドレス信号を転送
する 第１２Ａ図ないし第１２Ｊ図並びに第１３Ａ図
ないし第１３Ｊ図は、作動モードレジスタの段(11)
がセツトされそして段(9)がクリヤされた時に中央
処理装置１０によつて各々開始される読取及び書
込転送作動を示したタイミング図である。アドレ
ス／割込ラインAI（７：０）により与えられたシ
ーケンスのアドレス信号を必要とするメモリと、
１バイトの情報を並列に転送する情報バスとを備
えたデータ処理システムに中央処理装置１０が接
続された時に作動モードレジスタの段(9)及び(11)は
このように調整される。このような転送を実行す
る場合には、第１０Ａ図ないし第１０Ｉ図並びに
第１１Ａ図ないし第１１Ｉ図に示された転送の場
合と同様に、１つの全情報ワードを転送するのに
２つの１バイト情報転送が必要とされる。アドレ
ス及び情報信号は、第１０Ｂ図、第１０Ｃ図、第
１１Ｂ図及び第１１Ｃ図の場合と同様に、第１２
Ｂ図、第１２Ｃ図、第１３Ｂ図及び第１３Ｃ図に
示されたようにデータ／アドレスラインDAL
（15：０）を経て転送される。然し乍ら、各バイ
ト転送に対しては、第８Ｃ図及び第９Ｃ図に示さ
れたように２バイトの情報を並列に転送する情報
バスを経て動的メモリへ転送を行なう場合のよう
に、行及び列アドレス情報がアドレス／割込ライ
ンAI（７：０）に送られる。行アドレス信号
RAS、列アドレス信号CAS、割込優先順位信号
PI、読取制御信号RD又は書込制御信号WTは全
て発生され、そして第１０Ｅ図ないし第１０Ｉ図
並びに第１１Ｅ図ないし第１１Ｉ図に示されたよ
うに非発生状態へと変えられる。 Ｃ リフレツシユ作動 作動モードレジスタの段(9)がセツトされた場合
には、中央処理装置１０はメモリ１１のリフレツ
シユ作動を開始するリフレツシユ転送を実行しな
い。然し乍ら、作動モードレジスタの段(9)がクリ
ヤされた場合には、中央処理装置１０はリフレツ
シユ作動を開始するリフレツシユ転送を実行す
る。第１４Ａ図ないし第１４Ｅ図はバス１４を介
してのリフレツシユ転送を示すタイミング図であ
る。制御論理装置６４はリフレツシユカウンタ８
７からアドレスマルチプレクサ６５及びアドレ
ス／割込バツフア８６を経てアドレス／割込ライ
ンAI（７：０）３３（第２図）へリフレツシユア
ドレスを送る。次いで行アドレス信号RASが発
生される。SEL機能選択ライン（１：０）は第５
図に示されたリフレツシユコードでエンコーデさ
れる。各々のリフレツシユ転送の後に、リフレツ
シユカウンタ８７の内容が増加され、次のリフレ
ツシユ転送の用意ができる。 ４ 作動モードレジスタ 本発明の１つの特定実施例における作動モード
レジスタ７２のロード作動並びにその種々の段と
中央処理装置１０の種々の回路との相互作用につ
いて以下に説明する。 中央処理装置１０が最初に電源オンされる時及
び該装置がリセツト命令を実行する時に作動モー
ドレジスタ７２はロードされる。作動モードレジ
スタは、中央処理装置１０が作動されるデータ処
理システムの或る論理特性を識別する段を備えて
いる。作動モードレジスタへロードされる信号
は、データ処理システムの論理特性が変わらない
限り不変である。従つて作動モードレジスタのロ
ード構成体をデータ処理システム内に配線するこ
とができる。作動モードレジスタをロードし信号
を発する１つの構成体が第１５図に示されてい
る。 第１５図を参照すれば、電源オン信号PUPの
発生、又はリセツト命令の実行中に発生されるリ
セツト信号RESETの受信に応答して、制御論理
装置６４は内部バスクリヤ信号IBCLRを発生し、
これは、駆動装置１０１を経てバスクリヤ信号
BCLRとして送られる。このバスクリヤ信号
BCLRはゲート付きの駆動装置１０２を作動可能
にし、セツトさるべき作動モードレジスタ段に対
応するデータアドレスラインDAL（15：０）の選
択されたラインを付勢する。これらの信号はデー
タアドレスバツフア６０によつて受け取られ、作
動モードレジスタロード信号LDMRLの発生と位
相Ｗタイミング信号との一致に応答して作動モー
ドレジスタへ転送される。 作動モードレジスタをロードするシーケンスが
第１６図のフローチヤートに示されている。電源
オン信号PUPが発生されるか、或いはリセツト
指令RESETが受け取られた場合に（ステツプ
110）、インデツクス番号“12”（８進）がRXス
クラツチパツドレジスタ80にロードされる（ステ
ツプ112）。次いでRXレジスタ８０の内容が１だ
け減少され（ステツプ114）、そしてIBCLR信号
が発生されて、駆動装置１０１を経てBCLR信号
が発生される（ステツプ115）。次いでRXレジス
タ８０の内容がテストされ（ステツプ116）、もし
ゼロであれば、IBCLR信号がオフにされ（ステ
ツプ117）、そしてシーケンスが終了する（ステツ
プ118）。ステツプ116においてRXスクラツチパ
ツドレジスタ８０の内容がゼロでなければ、デー
タアドレスラインDAL（15：０）上の信号がデー
タアドレスバツフア６０によつて受け取られ（ス
テツプ120）そして内部バス６５を経て作動モー
ドレジスタ７２へ転送される。次いでルーチンは
ステツプ114へ戻り、そこでRXレジスタ８０の
内容が１だけ減少される。このルーチンはRXレ
ジスタ８０の内容がゼロになるまで続き、ゼロに
なつた時には作動モードレジスタのロードシーケ
ンスが終わりとなる。 第１７図は、１つの特定実施例における作動モ
ードレジスタ７２の２つの段と中央処理装置１０
（第２図）の或る回路との間の相互接続を示して
いる。第１７図は、作動モードレジスタの段(1)の
状態に応じて第４Ａ図に示された一連の短いマイ
クロサイクルのタイミング信号又は第４Ｂに示さ
れた一連の長いマイクロサイクルのタイミング信
号を発生するタイミング論理装置８８（第２図）
内の回路を示した回路図である。又、第１７図は
作動モードレジスタの段（０）の状態に応答して
クロツク出力信号COUTを発生する回路も示し
ている。 特に、作動モードレジスタの段(1)がセツトされ
た時には、長いマイクロサイクルの信号LMCが
発生され、第１７図に示された回路は位相１タイ
ミング信号、位相２タイミング信号及び位相Ｗタ
イミング信号より成る短いマイクロサイクルを作
り出す。長モードサイクル信号LMCが発生され
る場合には位相Ｄタイミング信号は発生されな
い。然し乍ら、作動モードレジスタの段(1)がクリ
ヤされた場合には、長いマイクロサイクルの信号
LMCが発生されず、第１７図に示された回路は
位相２タイミング信号の後であつて且つ位相Ｗタ
イミング信号の前に位相Ｄタイミング信号を発生
する。本発明の１つの特定実施例においては、全
ての位相タイミング信号が同じ長さであり、これ
は中央処理装置１０の外部ら得られるクリスタル
タイミング信号XTALの周波数によつて決まる。
従つて、第４Ａ図及び第４Ｂ図に示されたよう
に、作動モードレジスタの段(1)がクリヤされた時
に作り出される長いマイクロサイクルは、作動モ
ードレジスタの段(1)がセツトされた時に作り出さ
れる対応する短いマイクロサイクルよりも1/3だ
け長い。 同様に、作動モードレジスタの段（０）がセツ
トされた時には、パルスモードクロツク信号
PMCが発生され、これは位相Ｗタイミング信号
を表わすタイミング信号をクロツク出力タイミン
グ信号COUTとして送るようにさせる。作動モ
ードレジスタの段（０）がクリヤされた場合に
は、パルスモードクロツク信号PMCが発生され
ず、クリスタルタイミング信号XTALを表わす
タイミング信号がクロツク出力タイミング信号
COUTとして送られる。 第１７図に示された回路を特に参照すれば、４
つのフリツプ―フロツプ１２０〜１２３は位相１
タイミング信号、位相２タイミング信号、位相Ｄ
タイミング信号及び位相Ｗタイミング信号を各々
発生するように接続される。作動モードレジスタ
の段(1)がセツトされた場合には、LMC信号がオ
アゲート１２８を介して発生される。次いでアン
ドゲート１２４は位相２タイミング信号フリツプ
―フロツプ１２１からの状態信号をオアゲート１
２５に通し、このオアゲートはクリスタルタイミ
ング信号XTALが次に発生された時にフリツプ
―フロツプ１２３をリセツト状態にする。位相２
タイミング信号が発生された時には状態信号も発
生される。従つて位相２タイミング信号の直後に
位相Ｗタイミング信号が発生され、第４Ａ図に示
された短いタイミングサイクルが生じる。 これに対して、作動モードレジスタの段(1)がク
リヤされた場合には、長いマイクロサイクルの信
号LMCが発生されず即ちその補数が生じ、アン
ドゲード１２６は位相２タイミング信号フリツプ
―フロツプ１２１からの状態信号をフリツプ―フ
ロツプ１２２の入力へ送ることができる。この状
態信号は次のクリスタルタイミング信号XTAL
の発生時にフリツプ―フロツプ１２２をセツト状
態にし、これにより位相Ｄタイミング信号が発生
される。次いで、オアゲート１２５は位相Ｄタイ
ミング信号フリツプ―フロツプ１２２からの状態
信号を次のクリスタルタイミング信号XTALの
発生時にフリツプ―フロツプ１２３へ送つてこれ
をリセツトし、これにより位相Ｗタイミング信号
を発生できるようにする。 クロツク出力タイミング信号COUTの性質、
即ちこれが位相Ｗタイミング信号を表わすか或い
はクリスタルタイミング信号XTALを表わすか、
はDLフリツプ―フロツプ１３１によつて決定さ
れる。作動モードレジスタの段（０）の状態は
DLフリツプ―フロツプ１３１の状態を決める。
作動モードレジスタの段（０）がセツトされた場
合には、パルスモードクロツク信号PMCが発生
され、これは位相Ｗクロツク信号が発生された時
にフリツプ―フロツプ１３１をセツト状態にす
る。DLフリツプ―フロツプ１３１がセツトされ
ると、アンドゲート１３２が作動可能にされ、フ
リツプ―フロツプ１２３からの位相Ｗタイミング
信号をオアゲート１３３を経てクロツク出力タイ
ミング信号COUTとして送出する。これに対し
て、作動モードレジスタの段（０）がクリヤされ
そしてパルスモードクロツク信号PMCが発生さ
れないか、或いは位相Ｗクロツク信号が発生され
ない場合には、DLフリツプ―フロツプ１３１が
リセツト状態にされる。フリツプ―フロツプ１３
１がクリヤされると、アンドゲート１３４はクリ
スタルタイミング信号XTALによつて連続的に
トリガされるフリツプ―フロツプ１３０からの信
号をクロツク出力タイミング信号COUTとして
オアゲート１３３を経て送出する。 第１８図は制御論理装置６４のブロツク図であ
り、制御論理装置６４は命令レジスタ７０（第１
図）、割込及びバス要求論理装置１４１並びに時
間状態論理装置１４２からの信号によつて指示さ
れた作動を実行するようにデータ路を形成する制
御記憶装置１４０を備えている。 制御記憶装置１４０は、１つの特定実施例にお
いては、アドレス部１４３と、デコード・ラツチ
部１４４（第１９図）とを備えている。アドレス
部は命令レジスタ７０、割込及び要求論理装置１
４１、タイミング論理及び時間状態論理装置１４
２からの信号を受け取り、そして良く知られたよ
うに制御記憶デコード・ラツチ部１４４を制御し
て、中央処理装置１０が各作動を実行できるよう
にする制御信号を発生させる。 時間状態論理装置１４２、即ち第２０図に示さ
れた回路は、信号TS２、TS３及びTS４を発生
し、これらの信号は作動モードレジスタの段(11)が
セツトされた場合、即ち１バイトの情報を並列に
転送する情報バスに中央処理装置１０が接続され
た場合に中央処理装置１０が第２の転送作動を実
行できるようにする。TS２及TS３時間状態信号
は制御記憶アドレス部１４３に送られ、これら信
号はこれが発生されると、制御記憶デコード・ラ
ツチ１４４のアドレス作動が変化するのを防止す
る。即ち、TS２及びTS３時間状態信号は、制御
記憶アドレス部から制御ライン１４５に沿つて制
御記憶ラツチ・デコード部１４３へ送られた制御
信号が変化するのを防止する。 第２０図を参照すれば、作動モードレジスタの
段(11)がセツトされた場合、バス１４を経て転送作
動が開始された場合、及び時間状態信号TS３及
びTS４が発生されない場合には、アンドゲート
１５０がTS２時間状態信号を発生する。このTS
２時間状態信号は位相２タイミング信号の次の発
生時にフリツプ―フロツプ１５１をセツト状態に
し、これによりその後の位相Ｗタイミング信号に
よつてフリツプ―フロツプ１５２がセツト状態に
される。フリツプ―フロツプ１５２がセツトする
と、トランジスタ１５３がオンになりそしてトラ
ンジスタ１５４がオフになり、これによりTS３
時間状態信号が発生される。 TS３時間状態信号は、制御記憶アドレス論理
装置１４３（第１９図）に送られ、この装置１４
３が制御ライン１４５の制御信号を変更するのを
防止すると共に、制御記憶デコード・ラツチ１４
４が第２のアドレス転送を開始してバス１４を経
て第２のトランザクシヨンを始めるような状態に
する。又、第２１図に示されたように、TS３時
間状態信号はアドレスレジスタ８４の最下位アド
レスビツトをセツトし、第２情報転送中に転送さ
れる上位情報バイトのアドレスを与える。又、制
御記憶ラツチ・デコード部１４４は、TS３時間
状態信号の制御下で、アドレス転送後にバス１４
を介して情報転送を開始する。 又、TS３時間状態信号はフリツプ―フロツプ
１５５の状態を整え、このTS３時間状態信号が
フリツプ―フロツプ１５２及びトランジスタ１５
３，１５４によつて発生されたのと同様に、フリ
ツプ―フロツプ１５６及びトランジスタ１５７，
１５８によつてTS４時間状態信号を発生できる
ようにする。読取作動の場合には、TS４時間状
態信号がDAL下位バイトバツフア６２の状態を
整えて情報バイトを受け取るようにしそしてバイ
ト交換器６６の状態を整えてこの情報バイトをス
クラツチパツドレジスタの上位バイト部へ転送す
るようにする。このスクラツチパツドレジスタに
は第１の情報バイトが記憶されている。書込作動
の場合には、TS４時間状態信号がバイト交換器
６６を作動可能にして、選択されたレジスタの上
位バイト部からDAL下位バイトバツフア６２を
経てデータアドレスラインDAL（15：０）へ情報
信号を転送できるようにする。 第２２図は作動モードレジスタの段(10)及び(9)を
用いる回路を示している。特に、作動モードレジ
スタの段(10)は或るトランザクシヨン中にアドレ
ス／割込ラインAI（０）を経てアドレス信号を転
送すべきであるか取り出し信号FETCHを転送す
べきであるかを選択する。又、作動モードレジス
タの段(10)は第５図に示されたように機能選択ライ
ンSEL（０）４１のエンコード化も行なう。 特に、作動モードレジスタの段(10)は、これがセ
ツトされると、リフレツシユ転送中にのみSEL
（０）機能選択信号を発生させる。作動モードレ
ジスタの段(10)がクリヤされた場合には、命令取り
出し作動中にのみ、即ち転送情報が命令であるよ
うな読取トランザクシヨン中にのみ、SEL（０）
機能選択信号が発生される。 アドレス／割込ラインAI（０）を経て転送され
る信号に対しては、作動モードレジスタの段(10)が
セツトされた場合には、MD６４Ｒ信号が発生さ
れ、これは２つの上位アドレスビツト（アドレス
ビツト１５及び１４）をアドレス／割込ライン
AI（０）に順次に送出させる。作動モードレジス
タの段(10)がクリヤされた場合には、MD６４Ｒ信
号が発生されず、FETCH信号及び１つの上位ア
ドレスビツト（アドレスビツト１４）がアドレス
マルチプレクサ８５によつてアドレス／割込ライ
ンAI（０）に順次に送られる。 SEL機能選択信号に対する作動モードレジスタ
段(10)の作用については、作動モードレジスタ段(10)
がクリヤされた場合に、MD６４Ｒ信号が発生さ
れず、これにより、FETCH信号が発生された時
にSEL（０）機能選択信号が発生されるようにす
る。これに対して、作動モードレジスタ段(10)がセ
ツトされた場合には、MD６４Ｒ信号が発生さ
れ、これにより、リフレツシユ作動を開始するよ
うに制御記憶デコード・ラツチ１４４（第１９
図）によつてALREFリフレツシユ作動信号が発
生された場合にSEL（０）機能選択信号が発生さ
れるようにする。 作動モードレジスタ段(9)は、これがクリヤされ
た時には、リフレツシユ作動を開始させるように
制御記憶装置１４０（第１８図）を作動可能に
し、そしてそれに応答してALREF信号を発生さ
せる。ALREF信号が発生されると、リフレツシ
ユカウンタ８７からアドレス／割込ラインAI
（７：０）にリフレツシユアドレスを送るように
アドレスマルチプレクサ８５を作動でき、そして
作動モードレジスタ段(10)がクリヤされない限り
SEL（０）機能選択信号を発生することができる。 各々のバス制御信号は、位相１タイミング信
号、位相２タイミング信号又は位相Ｗタイミング
信号の少なくとも１つに関係している。或るバス
制御信号は位相タイミング信号の発生と同時に発
生される。例えば、行アドレス信号RASは位相
Ｗタイミング信号と同時に発生される。他のバス
制御信号は、特定のタイミング信号が発生された
所定時間後に発生される。例えば、列アドレス信
号CASは、位相１タイミング信号の発生後であ
つて且つ位相２タイミング信号の発生前に発生さ
れる。更に別のバス制御信号は特定のタイミング
信号の発生と同時に発生されてもよいし、特定の
タイミング信号が発生された所定時間後に発生さ
れてもよい。この後者のバス制御信号としては例
えばＲ／WHB及びＲ／WLB信号があり、これ
らは作動モードレジスタ７２（第３図）の段(8)が
クリヤされた場合には位相２タイミング信号の発
生と同時に発生され、作動モードレジスタの段(8)
がセツトされた場合には位相１タイミング信号が
発生された所定時間後に発生される。 第２３図はＲ／WHB信号を発生することので
きる回路を示しており、この回路は制御及び信号
発生部１７０と、タイミング信号遅延部１７１と
を備えている。タイミング信号遅延部は、位相１
タイミング信号の発生に応答して位相1DEL遅延
タイミング信号を発生する。 タイミング信号遅延部１７１は電流ミラー部１
７３によつて制御されるスレツシユホールドトリ
ガ部１７２を備えている。電流ミラー部１７３は
これに流れる電流を調整する基準部１７４によつ
て制御される。スレツシユホールドトリガ部１７
２は１つの特定実施例ではシユミツトトリガであ
り、これは電流ミラー部１７３のキヤパシタ１７
５の電荷が所定量に達した時にトリガされて位相
1DELタイミング信号を発生することができる。
キヤパシタ１７５は電流ミラー部１７３のトラン
ジスタ１７６によつて調整される電源からの電流
で充電される。このキヤパシタは制御及び信号発
生部１７０のトランジスタ１７７を通して放電さ
れる。このトランジスタ１７７は位相１タイミン
グ信号の補数によつて制御される。位相１タイミ
ング信号が発生されない時には、トランジスタ１
７７がオンにされ、キヤパシタを放電できるよう
にする。然し乍ら、位相１タイミング信号が発生
された時には、トランジスタ１７７がオフにさ
れ、トランジスタ１７６に流れる電流でキヤパシ
タを充電し、キヤパシタの電圧レベルがトリガ電
圧に達した時にシユミツトトリガをトリガして位
相1DEL遅延タイミング信号を発生することがで
きる。シユミツトトリガがトリガされると、位相
1DEL遅延タイミング信号が発生される。 トランジスタ１７６に流れる電流の量は、位相
１タイミング信号が発生された後にキヤパシタ１
７５がシユミツトトリガのスレツシユホールドレ
ベルまで充電するに要する時間を左右する。トラ
ンジスタ１７６に流れる電流は、演算増巾器１７
８からのVDB出力信号の電圧レベルによつて決
まる。VDB信号の電圧レベルは基準電圧信号Ｖ
−REFと、フイードバツク修正信号VFの補数と
によつて制御される。VF信号は、トランジスタ
１８０及び抵抗１８１より成るフイードバツク回
路によつて発生され、特にトランジスタ１８０と
抵抗１８１との結合点の電圧によつて発生され
る。 又、トランジスタ１８０に流れる電流も演算増
巾器１７８からのVDB信号によつて制御される。
VDB信号の電圧がその選択されたレベルより下
つた場合には、トランジスタ１８０に流れる電流
が減少する。VFフイードバツク修正信号の電圧
レベルが減少し、従つてVDB信号の電圧レベル
が再び増加する。これに対して、VDB信号の電
圧がその選択されたレベルより上昇した場合に
は、トランジスタ１８０に流れる電流が増加し、
VF修正信号の電圧レベルが増加し、VDB信号の
レベルが減少する。 第２３図に示された回路の制御及び信号発生部
１７０を再び参照すれば、作動モードレジスタの
段(8)がセツトされて、読取／書込制御信号Ｒ／
WHBを遅延させて伝送すべきである（第６Ｈ図
に示したように）ことが指示された場合には、
NORM信号が発生される。バス制御信号論理装
置１７０（第１８図）によつてＲ／WHB EN可
能化制御信号が発生された時には、アンドゲート
１８２が第２アンドゲート１８３を作動可能に
し、シユミツトトリガにによつて位相1DEL信号
が発生された時にラツチ１８４をセツトする。ラ
ツチ１８４がセツトされると、駆動装置１８５は
作動不能化信号DISを受け取るまで読取／書込制
御信号Ｒ／WHBを発生することができる。従つ
てラツチ１８４は位相1DEL遅延タイミング信号
が非発生状態へと移行された後に読取／書込制御
信号Ｒ／WHBをその発生レベルに容易に保持す
る。 作動モードレジスタの段(8)がセツトされず、読
取／書込制御信号Ｒ／WHBを位相２タイミング
信号と同時に発生すべきである（第６Ｇ図示した
ように）ことが指示された場合には、NORM信
号は発生されない。Ｒ／WHB EN可能化信号は
位相２タイミング信号が発生された時にアンドゲ
ート１８６を経て送られてアンドゲート１８７を
作動可能にし、次いでラツチ１８４をセツトし、
駆動装置１８５が読取／書込制御信号Ｒ／WHB
を発生できるようにする。 ５ 割込 読取転送中に、アドレス／割込AIバツフア８
６がロードされる時にアドレス／割込ラインAI
（７：１）のいずれかが付勢された場合には、割
込要求が中央処理装置１０によつて受け取られて
割込要求状態が生じ、中央処理装置１０が注目す
ることを必要とする状態が中央処理装置１０の外
部のデータ処理システム内に生じたことを指示す
る。中央処理装置１０が割込要求に応じる時間は
その要求の優先順位によつて左右される。アドレ
ス／割込ラインAI（６：７）が付勢された場合に
は、その割込は最も優先順位の高いHALT（停
止）又はPF（停電）割込である。アドレス／割込
ラインAI（４：１）が付勢された場合には、アド
レス／割込ラインAI（４：１）の状態に基づいた
割込優先順位を有する割込要求信号が受け取られ
る。これらのラインはコード優先順位信号CP
（３：０）を割込及びバス要求論理装置１４１へ
送る。 このコード優先順位信号CP（３：０）のコード
は、中央処理装置の４つの作動優先順位レベルに
相当する第２４図に示された15個の割込優先順位
レベルの１つを識別する。中央処理装置１０は内
部作動の優先順位レベルを状態レジスタ７１（第
２図）に維持している。割込優先順位レベルが中
央処理装置のその時の作動優先順位レベルより高
い場合には、中央処理装置はその割込を最高の優
先順位を有するものと認識し、そしてその割込を
実行するように割込サービスルーチンを実行す
る。 割込サービスルーチンは、割込ペクトルと称す
るアドレスから始まるようにメモリに配置された
プログラムである。１つの特定実施例では、この
割込ベクトルはコード優先順位CP（３：０）信号
のコードによつて中央処理装置で決定されてもよ
いし、或いはIACK割込認識トランザクシヨン中
に割込ユニツトから得るようにしてもよい。中央
処理装置が割込ベクトルを内部で作り出すベきで
あるか、IACK割込認識トランザクシヨン中に割
込ベクトルを受け取るべきであるかの決定は、対
応するコード優先順位CP（３：０）信号がラツチ
された時にアドレス／割込ラインAI(5)の状態に
よつて制御される。もしアドレス／割込ライン
AI(5)が付勢された場合には、ベクトル信号VEC
が発生され、中央処理装置はIACKトランザクシ
ヨン中に割込ベクトルを受け取るべきである。も
しアドレス／割込ラインAI(5)が付勢されない場
合には、ベクトル信号VECは発生されず、中央
処理装置はコード優先順位CP（３：０）信号をデ
コードすることにより割込ベクトルを内部で決定
すべきである。割込ベクトルを内部で決定すべき
場合にも、中央処理装置１０はIACKトランザク
シヨンを実行する。 第２５図を参照すれば、アドレス／割込ライン
AI（４：１）からの信号はアドレス／割込バツフ
ア８６に受け取られ、そしてコード優先順位CP
（３：０）信号として制御論理装置６４の優先順
位比較器２００へ接続される。状態レジスタ７１
に含まれた中央処理装置１０の作動優先順位もこ
の優先順位比較器２００へ送られる。割込の優先
順位の方が中央処理装置の作動優先順位より高い
場合には、INT PRI OK割込優先順位信号が発
生され、これによりアドレス／割込ラインAI(5)
からのベクトル信号VECの補数が内部ベクトル
信号INTVECとしてアンドゲート２０１に通さ
れる。割込優先順位信号INT PRI OKが発生さ
れた時にVEC信号が発生された場合には、アン
ドゲート２０２によつて外部ベクトル信号
EXTVECが発生される。内部ベクトル信号
INTVECが発生された場合には、ベクトル発生
器２０３が作動可能にされ、コード優先順位CP
（３：０）信号に応答して内部ベクトルを作り出
す。 内部ベクトル信号INTVEC又は外部ベクトル
信号EXTVECが発生された場合には、制御論理
装置６４はバス１４を介してIACK割込認識トラ
ンザクシヨンを開始する。第２６図には、IACK
割込認識トランザクシヨンのタイミング図が示さ
れている。中央処理装置１０は、先ず初めに、ア
ドレス／割込ラインAI（５：１）から受け取つた
割込要求情報を割込認識信号としてデータアドレ
スラインDAL（12：８）に送り、特にコード優先
順位信号CP（３：０）をDALライン（11：８）
にそしてベクトル信号VECをデータアドレスラ
インDAL(12)に送る。又、中央処理装置１０は機
能選択ラインSEL(1)を付勢して、IACK割込認識
転送（第５図）を指示する。機能選択ラインSEL
（０）は消勢状態に保たれる。次いで行アドレス
信号RASが発生される。割込要求を転送したユ
ニツトは、データアドレスラインDAL（12：８）
の情報を、これらユニツトがアドレス／割込ライ
ンAI（５：１）を経て既に転送した信号と比較
し、認識された割込を開始したユニツトであるか
どうかを決定する。データアドレスラインDAL
(12)が付勢された場合には、認識された割込を開始
したユニツトが次いでデータアドレスライン
DAL（７：２）に割込ベクトルを送出する。アン
ドゲート２０２（第２５図）によつてEXTVEC
信号が発生された場合には、次いで中央処理装置
１０がデータアドレスラインDAL（７：２）から
の割込ベクトル信号をRYスクラツチパツドレジ
スタにラツチする。 第27A図ないし第27C図は、割込を開始させる
に充分な優先順位を有する割込要求が受け取られ
た場合に開始される一連の作動の１部分を示した
フローチヤートである。 第２７Ａ図を参照すれば、アドレス／割込ライ
ンAI(7)が付勢されて、HALT信号の発生が指示
される場合には（ステツプ201）、インデツクス番
号“１”がスクラツチパツドレジスタRZ（８０、
第２図）にロードされ（ステツプ202）そして作
動シーケンスは第２７Ｂ図及び第２７Ｃ図に示さ
れたMTRAPシーケンスへと進む。 アドレス／割込ラインAI(7)が付勢されない場
合には、アドレス／割込ラインAI(6)によつて送
られるPF停電信号の状態が決定される。PF停電
信号が発生された場合には（ステツプ203）、アド
レス“24”がRYスクラツチパツドレジスタ８１
へロードされ（ステツプ204）そして作動シーケ
ンスはMTRAPシーケンスへと続く。 HALT信号もPF停電信号も発生されない場合
には、外部ベクトル信号EXTVECの状態が検査
される（ステツプ205）。EXTVEC信号が発生さ
れ、中央処理装置の作動を必要とするに充分な優
先順位を有する割込要求がなされたことが指示さ
れると共に、データアドレスラインDAL（７：
２）を経て割込ユニツトから割込ベクトルを検索
すべきであることが指示された場合には、中央処
理装置がバス１４を経てIACK割込認識トランザ
クシヨンを実行した後に、割込ベクトルがデータ
アドレスバツフア６０を介して検索されそしてス
クラツチパツドレジスタRY８１へロードされる
（ステツプ206）。ベクトルの２つの最下位ビツト
がゼロであるようにするためレジスタRYの内容
と“374”（８進）との論理積をとりそしてその結
果をレジスタRZへ戻すことによつて潜在的に無
効なビツトは除外される（ステツプ207）。作動シ
ーケンスは次いでMTRAPシーケンスへと進む。 外部ベクトル信号EXTVECが発生されない場
合には（ステツプ205）、内部ベクトル信号
TNTVECの状態が検査される（ステツプ210）。
内部ベクトル信号TNTVECが発生された場合に
は、割込ベクトルは内部ベクトル発生器２０３
（第２５図）からスクラツチパツドレジスタRY
へ送られる（ステツプ211）。作動シーケンスは次
いで第２７Ｂ図に示されたMTRAPシーケンス
へと進む。 第２７Ｂ図及び２７Ｃ図にはMTRAPシーケ
ンスが示されている。レジスタＲ７（７４、第２
図）であるプログラムカウンタの内容及び状態レ
ジスタ７１の内容が、先ず初めに、スタツクポイ
ンタＲ６（７５、第２図）により識別されたメモ
リ位置に転送される。新たな状態ワード及びプロ
グラムカウント（即ち、実行さるべき次の命令の
アドレス）は割込ベクトルにより決定された位置
から検索されそして各々の状態レジスタ７１及び
プログラムカウンタレジスタＲ７（７４、第２
図）へロードされる。従つて、シーケンス２２０
及び２２１においては、その時の状態レジスタ７
１及びプログラムカウンタ７４の内容が、スタツ
クポインタレジスタＲ６（７５、第２図）によつ
て指示されたメモリの位置へ転送される。次い
で、RZレジスタの内容がテストされ（ステツプ
230）、もしこれら内容が“１”であれば、作動モ
ードレジスタの段（15：13）（第３図）の状態に
より決定された電源オン／作動再開アドレスがレ
ジスタスタツク７０のプログラムカウンタレジス
タＲ７へロードされる。次いでスタツクポインタ
レジスタＲ６（７５、第２図）の作動が開始され
（ステツプ231）、割込がチエツクされ（ステツプ
232）、スクラツチパツドレジスタRZがクリヤさ
れ（ステツプ233）そしてMTRAPシーケンスが
終りとなる。 ステツプ230においてRZレジスタの内容が
“１”でなく、即ちステツプ202においてHALT
信号が発生されない場合には、ステツプ221の後
に、RYレジスタに含まれた割込ベクトルを用い
て割込サービスルーチンの新たなプログラムカウ
ント及びプロセツサ状態ワードが検索される（ス
テツプ241）次いでMTRAPシーケンスは終了
し、割込サービスルーチンが開始される。 以上の説明は本発明の特定の実施例に限定され
る。ここに取り上げた特定実施例はゲートレベル
論理回路の形態で説明した。然し乍ら、１つの好
ましい実施例では、メタルオキサイド半導体
（MOS）回路の形態の回路が含まれる。ここに取
り上げたゲートレベル論理回路と“MOS”回路
との対応については当業者に明らかであろう。 本発明は、色々な基体構造を有する中央処理装
置、又はここに述べたもの以外の内部回路を用い
た中央処理装置で実施することができ、本発明の
前記目的及び効果の全部又は幾つかを達成できる
ことが明らかであろう。それ故、本発明の真の精
神及び範囲内に入るあらゆる変更及び修正は特許
請求の範囲内に包含されるものとする。

【図面の簡単な説明】

第１図は本発明による中央処理装置を備えたデ
ジタルデータ処理システムのブロツク図、第２図
は本発明による中央処理装置のブロツク図、及び
第１図に示されたシステムバスを構成する信号転
送ライン及び対応信号を詳細に示した図、第３図
は第２図に示された作動モードレジスタの種々の
段を詳細に示した図、第４Ａ図及び第４Ｂ図より
成る第４図は第２図にブロツク図で示された中央
処理装置のタイミング論理装置によつてモードレ
ジスタ段(1)の状態の関数として発生されたタイミ
ング信号を示すタイミング図、第５図は第２図に
示された中央処理装置により付随転送の性質の関
数として決定されるシステムバスの機能選択ライ
ンの状態を示す表、第６図ないし第１３図は第１
図に示されたシステムバスを経て情報を転送する
ように第２図に示された中央処理装置によつて発
生された信号を詳細に示すタイミング図、第１４
Ａ図ないし第１４Ｅ図より成る第１４図は、メモ
リユニツトが動的メモリである場合に第１図に示
されたメモリユニツトでリフレツシユ作動を行な
うように第２図に示された中央処理装置によつて
発生される信号を詳細に示したタイミング図、第
１５図は第３図に示されたモードレジスタをロー
ドする中央処理装置の回路の１部を示した回路
図、第１６図は第１５図に示された回路を用いて
第３図に示されたモードレジスタをロードするよ
うに中央処理装置によつて行なわれる一連のステ
ツプを詳細に示したフローチヤート、第１７図は
第２図に示されたタイミング論理装置の回路を詳
細に示す回路図、第１８図は第２図に示された中
央処理装置の制御論理装置の回路を示すブロツク
図、第１９図は制御論理装置の回路を更に詳細に
示したブロツク図、第２０図は第１８図に示され
たタイミング状態論理装置の回路を詳細に示した
回路図、第２１図は第２図に示された中央処理装
置のアドレスレジスタに関連した回路を詳細に示
した回路図、第２２図は第２図に示された中央処
理装置のアドレスプレクサに関連した回路を詳細
に示した回路図、第２３図は第２図に示された中
央処理装置のバスインターフエイスの回路の１部
を詳細に示した回路図、第２４図は第２図に示さ
れた中央処理装置によつて受け取られる種々の割
込優先順位コード信号の相対的な割込優先順位を
示す表、第２５図は第１８図に示された制御論理
装置の回路を詳細に示した回路図、第２６Ａ図な
いし第２６Ｅ図より成る第２６図はIACK割込認
識トランザクシヨン中に第１図及び第２図に示さ
れたシステムバスを介して転送される信号を詳細
に示したタイミング図、そして第２７Ａ図ないし
第２７Ｃ図より成る第２７図は割込サービスルー
チンの処理に関連して第２図に示された中央処理
装置によつて行なわれる作動シーケンスを示した
フローチヤートである。 １０……中央処理装置、１１……メモリユニツ
ト、１２……入出力ユニツト、１３……２次記憶
装置、１４……システムバス、１５……オペレー
タコンソール、１６……バスインターフエイス、
２０……メモリ制御器、２１……メモリ配列体、
２３……入出力装置、２５……入出力バス、２６
……バスアダプタ、２７……デイスク駆動装置、
２８……バスアダプタ、２９……テープ駆動装
置、３０……データ／アドレスライン、３３……
アドレス／割込ライン、３４……読取／書込上位
バイトライン、３５……読取／書込下位ライン、
３６……行アドレス信号ライン、３７……列アド
レス信号ライン、４０……割込優先順位ライン、
４１……機能選択信号ライン、４２……READY
ライン、４３……クロツク出力COUTライン、
４４……バスクリヤ信号BCLRライン、６０……
データアドレスバツフア、６４……制御論理装
置、６５……内部バス、６６……バイト交換器、
７０……命令レジスタ、７１……状態レジスタ、
７２……作動モードレジスタ、７３……レジスタ
フアイル、８０……RXレジスタ、８１……RY
レジスタ、８２……RZレジスタ、８３……演算
論理ユニツト、８４……アドレスレジスタ、８５
……アドレスマルチプレクサ、８６……アドレ
ス／割込バツフア、８７……リフレツシユカウン
タ、８８……タイミング論理装置。

Claims (1)

1. 【特許請求の範囲】 １ データ処理システムに接続する中央処理装置
   において、 Ａ 情報転送を行なう手段であつて、各々の情報
   信号転送ライン及び割込み要求信号転送ライン
   を介して、データ処理システムの他のユニツト
   ヘアドレス信号及びデータ信号を含む情報信号
   を送信する手段、及び上記他のユニツトからデ
   ータ信号及び割込み要求信号を受信する手段を
   備えているような手段と、 Ｂ セツト状態及びリセツト状態を有する第１の
   段を含んだ作動モードレジスタと、 Ｃ 上記作動モードレジスタの上記第１の段と、
   上記送信手段及び受信手段とに接続され、上記
   第１段がセツトされた時には上記送信手段が情
   報信号転送ラインを経てデータ信号を送信する
   と同時に割込み要求信号転送ラインを経てアド
   レス信号も転送できるようにする一方、上記第
   １段がリセツトされた時には情報信号転送ライ
   ンを経てアドレス信号とデータ信号を交互に送
   信できるようにする手段とを具備することを特
   徴とする中央処理装置。 ２ 上記作動モードレジスタは、更に、セツト及
   びリセツト状態を有する他の段を備え、上記中央
   処理装置は、更に、 ａ クロツク信号源に接続する手段と、 ｂ クロツク信号に応答してタイミング信号を発
   生する手段と、 ｃ タイミング信号転送ライン及び上記作動モー
   ドレジスタの上記他の段に接続されて、上記他
   の段がリセツトされた時には上記タイミング信
   号をデータ処理システムの他のユニツトにそし
   て上記他の段がセツトされた時には自走クロツ
   ク信号を上記他のユニツトに選択的に送信する
   ような手段とを具備している特許請求の範囲第
   １項に記載の中央処理装置。 ３ 上記タイミング信号発生手段は、複数の位相
   を有するタイミング信号を発生する手段を備え、
   上記選択的に送信する手段は、上記作動モードレ
   ジスタの上記他の段がセツトされた時に１つの上
   記位相を有するタイミング信号を送信する特許請
   求の範囲第２項に記載の中央処理装置。 ４ 上記選択的に送信する手段は、 ａ 上記１つの位相に応答してタイミング信号を
   発生する手段であつて、 上記作動モードレジスタの上記他の段がセ
   ツト状態によつて作動可能とされた時に上記
   タイミング信号の上記１つの位相の発生に応
   答してセツトされるフリツプ―フロツプと、 上記フリツプ―フロツプの出力及び上記タ
   イミング信号の上記１つの位相によつて作動
   可能にされ、上記位相の発生に応答してタイ
   ミング信号を発生するようにさせる一致手段
   とを備えている手段と、 ｂ 上記自走クロツク信号を発生する手段であつ
   て、 上記クロツク信号によつてタイミングどり
   されるように接続されて、作動可能信号を発
   生する手段と、 上記作動可能信号発生手段及びフリツプ―
   フロツプに接続されて、上記フリツプ―フロ
   ツプがリセツトされた時に上記自走クロツク
   信号を発生する一致手段とを備えているよう
   な手段とを具備している特許請求の範囲第３
   項に記載の中央処理装置。 ５ 上記作動モードレジスタは、更に、セツト及
   びリセツト状態を有する別の段を備え、上記中央
   処理装置は、更に、複数の位相を有するタイミン
   グ信号発生手段と、上記作動モードレジスタの上
   記他の段がセツト状態を有するのに応答して選択
   された数の位相を送信すると共に上記他の段がリ
   セツト状態を有するのに応答して更に別の位相を
   送信する手段とを備えている特許請求の範囲第１
   項に記載の中央処理装置。 ６ 上記タイミング信号発生手段は、タイミング
   信号の各位相に各々関連した複数のフリツプ―フ
   ロツプを備え、全てのフリツプ―フロツプは、ク
   ロツク信号に応答してタイミングどりされるよう
   に接続されると共に、タイミング信号の位相に関
   連した各フリツプ―フロツプがその手前のタイミ
   ング信号の位相に関連したフリツプ―フロツプに
   よつて作動可能とされるように順次に接続され、
   上記タイミング信号発生手段は、更に、上記作動
   モードレジスタの他の段がセツト状態になるのに
   応答して１つのフリツプ―フロツプからの出力信
   号を次のタイミング信号位相に関連したフリツプ
   ―フロツプに接続すると上記他の段がリセツト状
   態になるのに応答してフリツプ―フロツプからの
   出力信号更にその次に続くタイミング信号位相に
   関連したフリツプ―フロツプに接続するように上
   記作動モードレジスタの他の段に接続された手段
   を具備している特許請求の範囲第５項に記載の中
   央処理装置。 ７ 上記作動モードレジスタは、更に、セツト及
   びリセツト状態を有する別の段を備え、上記中央
   処理装置は、更に、上記他の段がセツト状態にな
   るのに応答して２つの相次ぐ転送を行なう手段を
   備えており、この情報転送手段は、 ａ この情報転送手段が情報の転送を行なえるよ
   うにしてそしてこれに応答して転送信号を発生
   するようにこの情報転送手段に接続されている
   制御手段と、 ｂ 上記作動モードレジスタの上記他の段のセツ
   ト状態と、上記制御手段からの転送信号とに応
   答して、上記制御手段からの転送信号とに応答
   して、上記制御手段が第２の情報転送を行える
   ようにする第２の転送可能手段を発生する時間
   状態手段とを備えている特許請求の範囲第１項
   に記載の中央処理装置。 ８ 上記制御手段は、更に、転送を行なうべき位
   置のアドレスを記憶するメモリアドレスレジスタ
   を備え、上記制御手段は、更に、上記第２の転送
   可能信号に応答して上記メモリドレスレジスタに
   記憶されたアドレスを増加させる手段を備えてい
   る特許請求の範囲第７項に記載の中央処理装置。 ９ 上記作動モードレジスタは、更に、セツト及
   びリセツト状態を有する別の段を備え、上記中央
   処理装置は、更に、 ａ 上記他の段がリセツト状態である時のリフレ
   ツシユ転送を含む情報転送を行えるようにする
   制御手段と、 ｂ リフレツシユアドレスを発生する手段と、 ｃ 上記制御手段及び上記リフレツシユアドレス
   発生手段に接続され、上記制御手段によつて作
   動可能とされた時に、情報信号としてのリフレ
   ツシユアドレスとリフレツシユ制御信号とを選
   択的に送信する手段とを具備している特許請求
   の範囲第１項に記載の中央処理装置。 １０ 上記制御手段は、更に、アドレスを記憶す
   るためのメモリアドレスレジスタを備え、上記選
   択的にアドレスを送信する手段は、上記制御手段
   によつて作動可能にされた時に上記メモリアドレ
   スレジスタの内容又はリフレツシユアドレスを選
   択的に送信するように上記制御手段に接続された
   マルチプレクサを備えている特許請求の範囲第９
   項に記載の中央処理装置。 １１ 上記作動モードレジスタは、更に、セツト
   及びリセツト状態を有する別の段を備え、上記情
   報転送手段は、更に、情報の転送を制御するため
   の制御信号を発生する手段を備え、上記制御信号
   発生手段は、上記別の段に応答して、送信すべき
   制御信号を選択する特許請求の範囲第１項に記載
   の中央処理装置。 １２ 上記作動モードレジスタは、更に、セツト
   及びリセツト状態を有する別の段を備え、上記情
   報転送手段は、更に、情報の転送を制御するため
   の制御信号を発生する手段を備え、上記制御信号
   発生手段は、上記別の段に応答して、選択された
   制御信号のタイミングを制御し、更に、 ａ タイミング信号及び遅延されたタイミング信
   号を発生する手段と、 ｂ 上記他の段にセツト状態、選択された制御信
   号及び上記タイミング信号に応答し、情報の転
   送を制御するための制御信号を発生する手段
   と、 ｃ 上記他の段にセツト状態、選択された制御信
   号及び上記タイミング信号に応答し、情報の転
   送を制御するための制御信号を発生する手段と
   を備えている特許請求の範囲第１項に記載の中
   央処理装置。