JPH0661076B2

JPH0661076B2 - デ−タ転送装置

Info

Publication number: JPH0661076B2
Application number: JP60006854A
Authority: JP
Inventors: 信久渡辺
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-01-18
Filing date: 1985-01-18
Publication date: 1994-08-10
Anticipated expiration: 2009-08-10
Also published as: JPS61166664A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はシリアルデータを転送するデータ転送装置、
特にマイクロコンピュータに内蔵された同期型シリアル
入出力（Ｉ／Ｏ）回路等に用いて好適なデータ転送装置
に関する。

〔従来の技術〕

例えば４ビットマイクロコンピュータに内蔵されたシリ
アル入出力回路は当初その扱うデータ幅等の都合から４
ビットのシリアルデータのものがほとんどであった。

ところが、最近では使用者の扱うデータ幅は文字コード
等の都合から８ビット単位が多くなり、４ビットマイク
ロコンピュータで８ビットシリアル入出力回路を扱うも
のが増えている。こような状況のなかで、シリアル入出
力回路は転送先のビット幅と一致していて始めて転送デ
ータとして意味をもつものであるから、４ビット幅、８
ビット幅のものに柔軟に対応できる必要があり、特にマ
イクロコンピュータの扱うイベント量が拡大している今
日では少ない信号線数でデータを送ることが可能なシリ
アル入出力機能は重要なものになっている。

〔発明が解決しようとする問題点〕

ところで、現在のマイクロコンピュータに内蔵されてい
るシリアル入出力回路は、ハードウエアの増加を嫌うた
め、つまりマイクロコンピュータ等の低廉化、大量生産
化においてはチップサイズが重要な要素となるため、４
ビット幅が８ビット幅だけを扱えるか、或いは少数のマ
イクロコンピュータでどちらかプログラマブルに選択で
きるものがあるだけであり、使用者のシステムに対応す
る構成の柔軟さに欠ける等の欠点があった。

この発明は斯る点に鑑みてなされたもので、ハードウエ
アを大幅に増加することなく、転送ビット幅の異なるデ
バイスに柔軟に対応する多モードシリアル転送が可能な
データ転送装置を提供するものである。

〔問題点を解決するための手段〕

入力データが供給される第１のシフトレジスタ(2)及び
第２のシフトレジスタ(3)と、第１のシフトレジスタ(2)
及び第２のシフトレジスタ(3)のシリアルデータ入力モ
ードと第１のシフトレジスタ(2)及び第２のシフトレジ
スタ(3)の出力を入力に循環させるモードを制御する手
段(9)(10)(11)(15)(19)(22)と、シフトモードに対応し
たシフトクロックをカウントしシフトレジスタ(2)(3)の
データ転送の終了を示す信号を発生するカウンタ手段(3
1)と、第１のシフトレジスタ(2)及び第２のシフトレジ
スタ(3)のデータ転送モードを第１〜第４の転送モード
に切り換えるモード選択手段(4)とを備え、上記第１の転送モードでは、第１のシフトレジスタ(2)
にシリアルデータを取り込み、第１のシフトレジスタ
(2)にシリアルデータを転送し終えた時点でカウンタ手
段(31)により転送終了信号を発生させ、上記第２の転送モードでは、第２のシフトレジスタ(3)
に取り込まれたパラレルデータをシリアルに外部に出力
し、上記第３の転送モードでは、上記第１の転送モードの動
作と上記第２の転送モードの動作を並列に行い、上記第４の転送モードでは、第１のシフトレジスタ(2)
のＬＳＢを第２のシフトレジスタ(3)のＭＳＢに連結
し、第２のシフトレジスタ(3)を第１のシフトレジスタ
(2)の下位ビット側に配置することにより、第１のシフ
トレジスタ(2)と第２のシフトレジスタ(3)のデータ転送
を連結して行うようにしたものである。

〔作用〕

モード選択手段(4)により例えば４ビットから成る第１
及び第２のシフトレジスタ(2)，(3)を４つの転送モード
で切換えて使用できるようになし、第１転送モードでは
シリアルデータを第１のシフトレジスタ(2)に取り込
み、４ビット取り込まれた時点でカウンタ手段（31）よ
り転送終了信号を発生して中央処理装置（図示せず）に
割込みをかけてその内容を移す。また、中央処理装置側
より第１のシフトレジスタ(2)に取り込まれた４ビット
のパラレルデータをシリアルデータとして外部に出力す
る。

第２転送モードでは中央処理装置側より第２のシフトレ
ジスタ(3)に取り込まれたパラレルデータをシリアルデ
ータとして外部に出力する。第３転送モードでは第１及
び第２のシフトレジスタ(2)，(3)を並列に使用し、従っ
て、上述した第１及び第２転送モードにおけるデータ転
送が並列して行われる。

第４転送モードでは第１及び第２のシフトレジスタ
(2)，(3)を連結して使用するようにする。従って、第１
〜第３転送モードでは４ビット毎のデータ転送であった
が、この場合８ビット毎のデータ転送となる。すなわ
ち、シリアルデータを第１及び第２のシフトレジスタ
(2)，(3)に取り込み、８ビット取り込まれる時点でカウ
ンタ手段（31）より転送終了信号を発生して中央処理装
置（図示せず）に割込みをかけてその内容を移す。ま
た、中央処理装置側より第１及び第２のシフトレジスタ
(2)，(3)に取り込まれた８ビットのパラレルデータをシ
リアルデータとして外部に出力する。

〔実施例〕

以下、この発明の一実施例を第１図〜第５図に基づいて
詳しく説明する。

第１図は本実施例の回路構成を示すもので、同図におい
て、(1)は内部バスであって、この内部バス(1)に対し
て、第１のシフトレジスタ(2)、第２のシフトレジスタ
(3)及び複数の転送モード例えば第１〜第４の転送モー
ドを切換え選択するモード選択回路(4)が設けられる。
シフトレジスタ(2)，(3)はこゝではいずれも４ビットシ
フトレジスタである。

モード選択回路(4)のモード切換信号発生用の出力端子
Ｔ_１，Ｔ_２は夫々オア回路(5)及びアンド回路(6)の各入
力端子に接続され、また出力端子Ｔ_１はオア回路(7)の
一方の入力端に接続され、出力端子Ｔ_２はインバータ
(8)を介してオア回路(8)の他方の入力端に接続される。

オア回路(7)の出力端はアンド回路(9)の一方の入力端に
接続されと共にアンド回路(10)の一方の入力端（負論理
の入力端）に接続され、アンド回路(9)，(10)の各出力
端はオア回路（11）を介してシフトレジスタ(2)の入力
側（ＭＳＢ側）に接続される。またアンド回路(9)の他
方の入力端には外部よりシリアルデータが印加される入
力端子（12）がバッファ（13）を介して接続される。イ
ンバータ(8)の出力側がアンド回路（14）の一方の入力
端に接続され、シフトレジスタ(2)の出力側（ＬＳＢ
側）がアンド回路（15）の一方の入力端に接続されると
共にアンド回路（14），(10)の各他方の入力端に接続さ
れる。アンド回路（14）の出力端はバッファ（16）を介
してシリアルデータが出力される出力端子（17）に接続
される。

オア回路(5)の出力端がアンド回路（18）の一方の入力
端に接続され、シフトレジスタ(3)の出力側（ＬＳＢ
側）がアンド回路（18）の他方の入力端に接続されると
共にアンド回路（19）の一方の入力端に接続される。ア
ンド回路（18）の出力端はバッファ（20）を介してシリ
アルデータが出力される出力端子（21）に接続される。
アンド回路(6)の出力端はアンド回路（15）の他方の入
力端に接続されると共にアンド回路（19）の他方の入力
端（負論理の入力端）に接続され、アンド回路（15），
（19）の各出力端はオア回路（22）を介してシフトレジ
スタ(3)の入力側（ＭＳＢ側）に接続される。

また、内部バス(1)に対して、外部からのシフトクロッ
クと内部からのシフトクロックを選択するためのシフト
クロック選択回路（23）が設けられ、シフトクロック選
択回路（23）の出力側がアンド回路（24）の一方の入力
端に接続されると共にアンド回路（25）の一方の入力端
（負論理の入力端）に接続され、更にインバータ（26）
の制御端子に接続される。インバータ（26）はシフトク
ロック選択回路（23）の出力が、“０”の時インバータ
として働き、内部からのシフトクロックを外部に出力す
るようになし“１”の時ハイインピーダンス動作とな
り、入力するシフトクロックを阻止するように働く。

（27）は外部からシフトクロックが印加されるクロック
入力端子であって、この入力端子はインバータ（26）の
出力側に接続されると共にインバータ（28）を介してア
ンド回路（24）の他方の入力端に接続される。また、
（29）は内部シフトクロックを発生するためシフトクロ
ック発生器であって、このクロック発生器（29）の出力
側はアンド回路（25）の他方の入力端に接続される。ア
ンド回路（24），（25）の各出力端はオア回路（30）の
各入力端に接続され、オア回路（30）の出力端はシフト
レジスタ(2)，(3)のクロック入力端に接続されると共に
３ビットシフトカウンタ（31）の入力側（クロック入力
端子）に接続され、更にインバータ（26）の入力側に接
続される。シフトクロック選択回路（23）の出力が
“１”のときアンド回路（25）のゲートが閉じてアンド
回路（24）のゲートが開き、クロック入力端子（27）か
らの外部シフトクロックがシフトレジスタ(2)，(3)及び
カウンタ（31）に供給され、シフトクロック選択回路
（23）の出力が“０”の時、アンド回路（24）がゲート
を閉じてアンド回路（25）がゲートを開き、クロック発
生器（29）からの内部シフトクロックがシフトレジスタ
(2)，(3)及びカウンタ（31）に供給される。

カウンタ（31）の２ビット目の出力端子がアンド回路
（32）の一方の入力端に接続され、カウンタ（31）の３
ビット目の出力端子がアンド回路（33）の一方の入力端
に接続される。カウンタ（31）のクリア端子ＣＬＲはモ
ード選択回路(4)の出力端子Ｔ_３に接続される。そし
て、アンド回路（32），（33）の各出力端子がオア回路
（34）の各入力端に接続される。シフトクロックにより
シフトレジスタ(2)又は(3)に４ビットのデータが取り込
まれると、これと同期してシフトクロックをカウントし
ているカウンタ（31）の２ビット目がオーバフローして
この時ゲートを開いているアンド回路（32）を介してオ
ア回路（34）の出力側に転送終了信号が発生され、また
シフトレジスタ(2)及び(3)に合計８ビットのデータが取
り込まれると、カウンタ（31）の３ビット目がオーバフ
ローしてこの時ゲートを開いているアンド回路（33）を
介してオア回路（34）の出力側に転送終了信号が発生さ
れる。この転送終了信号により中央処理装置に割込みが
かけられ、シフトレジスタ(2)，(3)の内容が内部バス
(1)を介して中央処理装置側に移される。

次に、この第１図の回路動作を第２図〜第５図を参照し
て説明する。

いま、モード選択回路(4)の出力〔Ｔ_２Ｔ_２〕が〔０
０〕にあるときを第１転送モードとすると、インバータ
(8)の出力側に“１”の信号が得られ、これによりアン
ド回路（14）のゲートが開き、またさらにオア回路(7)
を通った“１”の信号によりアンド回路(10)のゲートが
閉じ、アンド回路(9)のゲートが開く。こゝでシフトレ
ジスタ(2)，(3)のシフトクッロクとして外部からのシフ
トクロックを使用するものとすると、シフトクロック選
択回路（23）の出力が“１”となり、アンド回路（25）
がゲートを閉じ、アンド回路（24）がゲートを開くと共
に、インバータ（26）がハイインピーダンス状態とな
る。従って、入力端子（27）に供給される第２図Ａに示
すようなシフトクロック▲▼はインバータ（28）、
アンド回路（24）及びオア回路（30）を通ってシフトレ
ジスタ(2)，(3)に供給されると共にカウンタ（31）に供
給される。

このシフトクロック▲▼により入力端子（12）から
の第２図Ｂに示すようなシタアルデータＳＩ（ＤＩ_０，
ＤＩ_１，ＤＩ_２，ＤＩ_３）がバッファ（13）、アンド回
路(9)及びオア回路（11）を介してシフトレジスタ(2)
に、シフトクロック▲▼の立上り時点で順次取り込
まれる。そして、シリアルデータＳＩの４ビットが全て
シフトレジスタ(2)に取り込まれると、シフトレジスタ
(2)のシフト動作と同期してシフトクロック▲▼を
カウントしているカウンタ（31）の２ビット目がオーバ
フローし、アンド回路(6)の出力が“０”であることに
よりゲートを開いているアンド回路（32）を介してカウ
ンタ（31）の出力が転送終了信号として発生される。こ
の転送終了信号により中央処理装置に割込みがかゝり、
シフトレジスタ(2)の内容が内部バス(1)を介して中央処
理装置側へ移される。

また、中央処理装置側より内部バス(1)を介してシフト
レジスタ(2)に取り込まれたパラレルデータは、上述の
シフトクロック▲▼により順次シフトされ、アンド
回路（14）及びバッファ（16）を介して出力端子（17）
に第２図Ｃに示すようなシリアルデータＳＯＡ（ DO
A₀，DOA₁，DOA₂，DOA₃）としてシフトクロック▲▼
の立下り時点で出力される。

なお、回路を単純化するために、シフトレジスタ(2)と
同時にシフトレジスタ(3)にもシフトクロック▲▼
を供給しているがこの第１転送モードでは、アンド回路
(6)の出力が“０”であることによりアンド回路（15）
がゲートを閉じてアンド回路（19）がゲートを開き、オ
ア回路（22）を介してシフトレジスタ(3)の入出力を循
環する形となっているため、４クロック後には同じデー
タが戻っていることになり、データの値に影響はない。

次にモード選択回路(4)の出力（Ｔ_１Ｔ_２〕が〔０１〕
にあるときを第２転送モードとすると、インバータ(8)
の出力側の“０”の信号によりアンド回路（14）がゲー
トを閉じ、オア回路(5)の出力側に得られる“１”の信
号によりアンド回路（18）がゲートを開く。また、アン
ド回路(6)の出力側の“０”の信号によりアンド回路（1
9）及び（32）がゲートを開く。この時アンド回路（1
5）のゲートは閉じているので、シフトレジスタ(3)の内
容は循環するだけで、入力端子（12）からのシリアルデ
ータＳＩは第３図Ｂに示すように入力されない。

そこで、中央処理装置側より内部バス(1)を介してシフ
トレジスタ(3)にパラレルデータが入力されると、この
パラレルデータは第３図Ａに示すようなシフトクロック
▲▼により順次シフトされ、アンド回路（18）及び
バッファ（20）を介して出力端子（21）に第３図Ｄに示
すようなシリアルデータＳＯＢ（ DOB₀，DOB₁，DOB₂，D
OB₃）としてシフトクロック▲▼の立下り時点で出
力される。

つまり、この第２転送モードでは外部よりのシリアルデ
ータＳＩの入力はなく、内部よりパラレルデータを外部
にシリアルデータＳＯＢとして出力する場合だけであ
る。

そして、この場合も、オア回路(7)の出力側に得られる
“０”の信号によりアンド回路(9)がゲートを閉じ、ア
ンド回路(10)がゲートを開いて、オア回路（11）を介し
てシフトレジスタ(2)の入出力が循環する形となってい
るため、シフトレジスタ(3)と同時にシフトレジスタ(2)
にシフトクロックが供給されてもデータの値に影響はな
い。

また、モード選択回路(4)の出力〔Ｔ_１Ｔ_２〕が〔１
０〕にあるときを第３転送モードとすると、オア回路
(7)の出力側に得られる“１”の信号によりアンド回路
(10)がゲートを閉じ、アンド回路(9)がゲートを開き、
インバータ(8)の出力側に得られる“１”の信号により
アンド回路（14）がゲートを開き、また、オア回路(5)
の出力側に得られる“１”の信号によりアンド回路（1
8）がゲートを開くと共にアンド回路(6)の出力側に得ら
れる“０”の信号によりアンド回路（15）がゲートを閉
じてアンド回路（19）がゲートを開く。

つまり、この第３転送モードでは、上述した第１転送モ
ードと第２転送モードの動作が同時に、並行して行われ
る。すなわち、シフトレジスタ(2)は第４図Ａに示すシ
フトクロック▲▼の立上り時点で入力端子（12）か
らの第４図Ｂに示すようなシリアルデータＳＩを取り込
み、一方シフトクロック▲▼の立下り時点で出力端
子（17）に第４図Ｃに示すようなシリアルデータＳＯＡ
を出力する。また、シフトレジスタ(3)はシフトクロッ
ク▲▼の立下り時点で出力端子（21）に第４図Ｄに
示すようなシリアルデータＳＯＢを出力する。

従って、この場合シフトレジスタ(2)の方はマイクロコ
ンピュータ等の４ビットシリアル入出力回路と接続し、
シフトレジスタ(3)の方は入出力ポート拡張ための入出
力エクスパンダ等に接続するのに適する。

また、モード選択回路(4)の出力〔Ｔ_１Ｔ_２〕が〔１
１〕にあるときを第４転送モードとすると、インバータ
(8)の出力側の“０”の信号によりアンド回路(14)がゲ
ートを閉じ、オア回路(7)の出力側の“１”の信号によ
りアンド回路（10）がゲートを閉じてアンド回路(9)が
ゲートを開き、オア回路(5)の出力側の“１”の信号に
よりアンド回路（18）がゲートを開き、アンド回路(6)
の出力側の“１”の信号によりアンド回路（19）がゲー
トを閉じてアンド回路（15）がゲートを開く。つまり、
シフトレジスタ(2)，(3)は連結されて８ビットのシフト
レジスタとして働くようになり、８ビットのシリアルゲ
ータは出力端子（21）に出力されるようになる。なお、
このとき、アンド回路(6)の出力側の“１”の信号によ
りアンド回路（32）がゲートを閉じ、アンド回路（33）
がゲートを開いて、シフトレジスタ(2)，(3)に８個のシ
フトクロックが供給された時点でカウンタ（31）がオー
バフローして３ビット目の出力がアンド回路（33）及び
オア回路（34）を介して転送終了信号として発生される
ことになる。

いま、第５図Ａに示すようなシフトクロック▲▼が
シフトレジスタ(2)，(3)に供給されると、入力端子（1
2）からの第５図Ｂに示すようなシリアルデータＳＩ
（ＤＩ_０，ＤＩ_１，ＤＩ_２，ＤＩ_３，ＤＩ_４，ＤＩ_５，
ＤＩ_６，ＤＩ_７）がシフトレジスタ(2)，(3)に、シフト
クロック▲▼の立上り時点で順次取り込まれる。そ
してシリアルデータＳＩの８ビットが全てシフトレジス
タ(2)，(3)に取り込まれると、シフトレジスタ(2)，(3)
のシフト動作に同期してシフトクロック▲▼をカウ
ントしているカウンタ（31）の３ビット目がオーバフロ
ーしてアンド回路（33）及びオア回路（34）を介し転送
終了信号が発生される。この転送終了信号により中央処
理装置に割込みがかゝり、シフトレジスタ(2)，(3)の内
容が内部バス(1)を介して中央処理装置側へ移される。

また、中央処理装置側より内部バス(1)を介してシフト
レジスタ(2)，(3)に取り込まれたパラレルデータは、上
述のシフトクロック▲▼により順次シフトされ、ア
ンド回路（18）及びバッファ（20）を介して出力端子
（21）に第５図Ｄに示すようなシリアルデータＳＯＢ
（ DOB₀，DOB₁，DOB₂，DOB₃，DOA₀，DOA₁，DOA₂，DO
A₃）としてシフトクロック▲▼の立下り時点で出力
される。

なお、上述はシフトレジスタ(2)，(3)の内容を出力端子
（27）からの外部シトフクロック▲▼でシフトする
場合であるが、クロック発生器（29）からの内部シフト
クロックでシフトする場合も同様にして行われる。

〔発明の効果〕

上述の如くこの発明によれば、２系統の４ビットシリア
ル入出力の並列動作、片側動作、１系統の８ビットシリ
アル入出力の動作を行うようにしたので、動作モードが
多くなり、少ないハードウエアの追加でシリアル入力回
路の転送モードを増加させることができ、シリアル通信
の相手側が４ビット幅であるろうが８ビット幅であろう
が任意のシステムに対応可能となり、異なるシリアル転
送方式をもつデバイスに対する接続の自由度が増大す
る。また、４ビットシリアル入出力の並列動作の場合、
一方を４ビット幅シリアル入出力回路の相手との通信に
使用し、他方を４ビット入出力エクスパンダ等異なる機
能をもつ相手に同時に転送できる利点がある。更に、並
列動作時に同一のシフトカウンタを使用することや、一
方のシフトレジスタが動作時に他方のシフトレジスタの
内容を循環させ、結果的にデータの内容に影響を与えな
い回路にしたためにシフトクロック回路が単純になり、
これにより８ビットシリアル入出力だけの回路と比べて
もゲート回路が数個追加されただけで、転送モードを豊
富にできる利益もある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路構成図、第２図
〜第５図は第１図の動作説明に供給するための線図であ
る。 (2)は第１のシフトレジスタ、(3)は第２のシフトレジス
タ、(4)はモード選択回路、(5)，(7)，（11），（2
2），（30），（34）はオア回路、(6)，(9)，(10)，（1
5），（18），（19），（24），（25），（32），（3
3）はアンド回路、（23）はシフトクロック選択回路、
（29）はクロック発生器、（31）は３ビットシフトカン
ウタである。

Claims

【特許請求の範囲】

【請求項１】入力データが供給される第１のシフトレジ
スタ及び第２のシフトレジスタと、上記第１のシフトレ
ジスタ及び上記第２のシフトレジスタのシリアルデータ
入力モードと上記第１のシフトレジスタ及び上記第２の
シフトレジスタの出力を入力に循環させるモードを制御
する手段と、シフトモードに対応したシフトクロックを
カウントし上記シフトレジスタのデータ転送の終了を示
す信号を発生するカウンタ手段と、上記第１のシフトレ
ジスタ及び上記第２のシフトレジスタのデータ転送モー
ドを第１〜第４の転送モードに切り換えるモード選択手
段とを備え、上記第１の転送モードでは、上記第１のシフトレジスタ
にシリアルデータを取り込み、上記第１のシフトレジス
タにシリアルデータを転送し終えた時点で上記カウンタ
手段により転送終了信号を発生させ、上記第２の転送モードでは、上記第２のシフトレジスタ
に取り込まれたパラレルデータをシリアルに外部に出力
し、上記第３の転送モードでは、上記第１の転送モードの動
作と上記第２の転送モードの動作を並列に行い、上記第４の転送モードでは、上記第１のシフトレジスタ
のＬＳＢを上記第２のシフトレジスタのＭＳＢに連結
し、上記第２のシフトレジスタを上記第１のシフトレジ
スタの下位ビット側に配置することにより、上記第１の
シフトレジスタと上記第２のシフトレジスタのデータ転
送を連結して行うようにしたことを特徴とするデータ転
送装置。