JPS63276915A - タイミング信号発生回路 - Google Patents
タイミング信号発生回路Info
- Publication number
- JPS63276915A JPS63276915A JP62024850A JP2485087A JPS63276915A JP S63276915 A JPS63276915 A JP S63276915A JP 62024850 A JP62024850 A JP 62024850A JP 2485087 A JP2485087 A JP 2485087A JP S63276915 A JPS63276915 A JP S63276915A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- output
- timing
- address information
- Prior art date
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- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、任意のクロック信号にもとづき、任意のタイ
ミング信号を発生するための信号発生回路に関し、詳し
くは、カウンタ回路とメモリ回路とから構成されたタイ
ミング信号発生回路に関する。
ミング信号を発生するための信号発生回路に関し、詳し
くは、カウンタ回路とメモリ回路とから構成されたタイ
ミング信号発生回路に関する。
［従来の技術］
従来、この種のタイミング信号発生回路では、クロック
信号を入力し、そのクロック信号を一定周期にて計数す
るカウンタ回路と、このカウンタ回路の出力信号をアド
レス情報として入力し、このアドレス情報に対して任意
のタイミング信号情報を出力するメモリ回路とを備えた
構成が一般に採られていた。このような構成の従来回路
においては、メモリ回路の記憶内容により、カウンタ回
路の出力信号周期間の任意の位置にタイミング信号を出
力することが可能となっていた。
信号を入力し、そのクロック信号を一定周期にて計数す
るカウンタ回路と、このカウンタ回路の出力信号をアド
レス情報として入力し、このアドレス情報に対して任意
のタイミング信号情報を出力するメモリ回路とを備えた
構成が一般に採られていた。このような構成の従来回路
においては、メモリ回路の記憶内容により、カウンタ回
路の出力信号周期間の任意の位置にタイミング信号を出
力することが可能となっていた。
第３図はこのような従来のタイミング信号発生回路を示
すブロック構成図、第４図は同回路における各信号線の
タイムチャートである。
すブロック構成図、第４図は同回路における各信号線の
タイムチャートである。
第３図において、ｌはカウンタ回路、２はメモリ回路で
ある。クロック信号１１がカウンタ回路ｌに入力される
と、カウンタ回路ｌがクロック信号１１を計数した結果
を示すカウンタ回路出力信号１２を出力する。この出力
信号１２は、クロック信号１１の入力により、カウンタ
回路１で設定されている周期ごとに変化する。
ある。クロック信号１１がカウンタ回路ｌに入力される
と、カウンタ回路ｌがクロック信号１１を計数した結果
を示すカウンタ回路出力信号１２を出力する。この出力
信号１２は、クロック信号１１の入力により、カウンタ
回路１で設定されている周期ごとに変化する。
メモリ回路２は、カウンタ回路出力信号１２を入力し、
この信号１２によってアドレスされる記憶領域の記憶内
容をメモリ回路出力信号１３として出力する。なお、第
４図に示したメモリ回路出力信号１３は、単に一例を示
したにすぎず、その時間関係はメモリ回路２の記憶内容
による。
この信号１２によってアドレスされる記憶領域の記憶内
容をメモリ回路出力信号１３として出力する。なお、第
４図に示したメモリ回路出力信号１３は、単に一例を示
したにすぎず、その時間関係はメモリ回路２の記憶内容
による。
上述した従来のタイミング信号発生回路の動作原理は、
カウンタ回路１からの各種出力信号１２に、メモリ回路
２のアドレス情報を対応させることにより、そのアドレ
ス情報で指定されるメモリ回路２の記憶領域における記
憶内容の設定状態をそのまま出力し、これにより任意の
タイミング信号を発生する手段にもとづいている。
カウンタ回路１からの各種出力信号１２に、メモリ回路
２のアドレス情報を対応させることにより、そのアドレ
ス情報で指定されるメモリ回路２の記憶領域における記
憶内容の設定状態をそのまま出力し、これにより任意の
タイミング信号を発生する手段にもとづいている。
［解決すべき問題点１
」二連した従来のタイミング信号発生回路では、メモリ
回路のデータ出力数が、使用されるメモリ回路によって
固定となっていた。ここで、メモリ回路として使用され
ているメモリＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕ
ｉｔ ：集積回路）のデータ出力数は、ＩＣの大きさ令
ピン数等の制限から、１ビツト、４ビツト、８ビツト等
が一般的である。
回路のデータ出力数が、使用されるメモリ回路によって
固定となっていた。ここで、メモリ回路として使用され
ているメモリＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕ
ｉｔ ：集積回路）のデータ出力数は、ＩＣの大きさ令
ピン数等の制限から、１ビツト、４ビツト、８ビツト等
が一般的である。
そのため、従来のタイミング信号発生回路では、出力さ
れるタイミング信号数がメモリ回路のデータ出力数以上
に必要な場合、カウンタ回路の出力信号に対し、必要と
するタイミング信号数分のメモリ回路を並列に配置９接
続しなければなら ）なかった。
れるタイミング信号数がメモリ回路のデータ出力数以上
に必要な場合、カウンタ回路の出力信号に対し、必要と
するタイミング信号数分のメモリ回路を並列に配置９接
続しなければなら ）なかった。
第５図は複数個のメモリ回路を並列に接続し。
出力されるタイミング信号数を増やした場合の従来例を
示すブロック図である。
示すブロック図である。
このように、従来のタイミング信号発生回路では、出力
されるタイミング信号の数を増やすと。
されるタイミング信号の数を増やすと。
それにともないタイミング信号を出力するメモリ回路が
複数個必要となり、その結果１回路が大形化するという
問題があった。特に、メモリＩＣは、外形寸法・ピン数
とも通常のロジックＩＣに比べ大きいため、上記の問題
は顕著であった。
複数個必要となり、その結果１回路が大形化するという
問題があった。特に、メモリＩＣは、外形寸法・ピン数
とも通常のロジックＩＣに比べ大きいため、上記の問題
は顕著であった。
本発明は上述した問題点にかんがみなされたもので、メ
モリ回路の数を増加することなくタイミング信号の出力
数を増加することのできるタイミング信号発生回路の提
供を目的とする。
モリ回路の数を増加することなくタイミング信号の出力
数を増加することのできるタイミング信号発生回路の提
供を目的とする。
［問題点の解決手段］
上記目的を達成するために本発明は、クロック信号を入
力し、このクロック信号を一定周期にて計数してその計
数結果を出力するカウンタ回路と、このカウンタ回路の
出力によるアドレス情報とともに上記クロック信号の周
期以下の信号を付加アドレス情報として入力し、これら
の情報にもとづき任意のタイミング信号を出力するメモ
リ回路とを備えた構成としである。
力し、このクロック信号を一定周期にて計数してその計
数結果を出力するカウンタ回路と、このカウンタ回路の
出力によるアドレス情報とともに上記クロック信号の周
期以下の信号を付加アドレス情報として入力し、これら
の情報にもとづき任意のタイミング信号を出力するメモ
リ回路とを備えた構成としである。
［実施例］
以下、本発明の一実施例について図面を参照して説明す
る 第１図は本実施例に係るタイミング信号発生回路を示す
ブロック構成図、第２図は同回路における各信号線のタ
イムチャートである。
る 第１図は本実施例に係るタイミング信号発生回路を示す
ブロック構成図、第２図は同回路における各信号線のタ
イムチャートである。
第１図において、ｌはカウンタ回路であり、クロック信
号１１を入力し、一定の周期でこのクロック信号１１を
計数し、その計数結果を信号１２として出力する。つま
り、このカウンタ回路出力信号１２は、一定の周期を有
し、信号１１の周期でその値が計数される信号である。
号１１を入力し、一定の周期でこのクロック信号１１を
計数し、その計数結果を信号１２として出力する。つま
り、このカウンタ回路出力信号１２は、一定の周期を有
し、信号１１の周期でその値が計数される信号である。
２はメモリ回路であり、信号１２をアドレス情報として
入力するとともに、クロック信号１１を付加アドレス情
報として入力する。そして、これらのアドレス情報によ
り指定される記憶領域の記憶内容を信号群１３として出
力する。
入力するとともに、クロック信号１１を付加アドレス情
報として入力する。そして、これらのアドレス情報によ
り指定される記憶領域の記憶内容を信号群１３として出
力する。
従来の回路では、信号１２のみをア゛ドレス情報として
いたため、上記出力信号群１３も信号１２と同様、信号
１１の周期で変化していた。これに対し、本実施例の回
路においては、信号１２の他に信号１１もアドレス情報
として付加している。
いたため、上記出力信号群１３も信号１２と同様、信号
１１の周期で変化していた。これに対し、本実施例の回
路においては、信号１２の他に信号１１もアドレス情報
として付加している。
これにより、信号１２に対応するアドレス情報に；Ｉ、
１当てられた二個所の記憶領域の記憶内容を１時分割的
に出力することとなる。よって、出力信号群１３は信号
１１の半分の周期で変化する。
１当てられた二個所の記憶領域の記憶内容を１時分割的
に出力することとなる。よって、出力信号群１３は信号
１１の半分の周期で変化する。
３はラッチタイミング発生回路であり、クロック信号１
１にもとづき、抽出タイミング信号１４．１５を発生す
る。また、４．５はラッチ回路であり、上記信号群１３
上に時分割で出力されるメモリ回路２の記憶内容を、ラ
ッチタイミング発生回路３から出力された抽出タイミン
グ信号１４．１５を用いて、各々の出力タイミング信号
群１６．１７として抽出し、出力する。
１にもとづき、抽出タイミング信号１４．１５を発生す
る。また、４．５はラッチ回路であり、上記信号群１３
上に時分割で出力されるメモリ回路２の記憶内容を、ラ
ッチタイミング発生回路３から出力された抽出タイミン
グ信号１４．１５を用いて、各々の出力タイミング信号
群１６．１７として抽出し、出力する。
上述した本実施例のタイミング信号発生回路では、−個
のメモリ回路で、従来二個のメモリ回路を必要とした場
合と同じ個数のタイミング信号を出力することができる
。
のメモリ回路で、従来二個のメモリ回路を必要とした場
合と同じ個数のタイミング信号を出力することができる
。
なお１本実施例は簡単のために、出力されるタイミング
信号数を二倍にする構成について説明したが、さらに多
くのタイミング信号を必要とする場合にも１本発明を同
様に実施できることはもちろんである。
信号数を二倍にする構成について説明したが、さらに多
くのタイミング信号を必要とする場合にも１本発明を同
様に実施できることはもちろんである。
［発明の効果］
以上説明したように１本発明のタイミング信号発生回路
は、メモリ回路の数を増やすことなく。
は、メモリ回路の数を増やすことなく。
同回路を時分割で使用することにより、同回路から出力
される任意のタイミング信号の数を増やすことができ、
よって回路の小形化に大きな効果がある。
される任意のタイミング信号の数を増やすことができ、
よって回路の小形化に大きな効果がある。
第１図は本発明の一実施例に係るタイミング信号発生回
路のブロック構成図、第２図は同回路における各信号線
のタイムチャート、第３図は、従来のタイミング信号発
生回路のブロック構成図、第４図は同回路における各信
号線のタイムチャート、第５図はタイミング信号の出力
数を増加した場合の同回路のブロックａ成因である。 ｌ：カウンタ回路 ２：メモリ回路３：ラッチタイ
ミング発生回路 ４．５：ラッチ回路
路のブロック構成図、第２図は同回路における各信号線
のタイムチャート、第３図は、従来のタイミング信号発
生回路のブロック構成図、第４図は同回路における各信
号線のタイムチャート、第５図はタイミング信号の出力
数を増加した場合の同回路のブロックａ成因である。 ｌ：カウンタ回路 ２：メモリ回路３：ラッチタイ
ミング発生回路 ４．５：ラッチ回路
Claims (1)
- クロック信号を入力し、このクロック信号を一定周期に
て計数してその計数結果を出力するカウンタ回路と、こ
のカウンタ回路の出力によるアドレス情報とともに上記
クロック信号の周期以下の信号を付加アドレス情報とし
て入力し、これらの情報にもとづき任意のタイミング信
号を出力するメモリ回路とを備えたタイミング信号発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62024850A JPS63276915A (ja) | 1987-02-06 | 1987-02-06 | タイミング信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62024850A JPS63276915A (ja) | 1987-02-06 | 1987-02-06 | タイミング信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63276915A true JPS63276915A (ja) | 1988-11-15 |
Family
ID=12149690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62024850A Pending JPS63276915A (ja) | 1987-02-06 | 1987-02-06 | タイミング信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63276915A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6934674B1 (en) | 1999-09-24 | 2005-08-23 | Mentor Graphics Corporation | Clock generation and distribution in an emulation system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6344215A (ja) * | 1986-08-08 | 1988-02-25 | Fujitsu Ltd | クロック信号発生装置 |
-
1987
- 1987-02-06 JP JP62024850A patent/JPS63276915A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6344215A (ja) * | 1986-08-08 | 1988-02-25 | Fujitsu Ltd | クロック信号発生装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6934674B1 (en) | 1999-09-24 | 2005-08-23 | Mentor Graphics Corporation | Clock generation and distribution in an emulation system |
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