JPS58175035A - タイミング発生回路 - Google Patents
タイミング発生回路Info
- Publication number
- JPS58175035A JPS58175035A JP57056974A JP5697482A JPS58175035A JP S58175035 A JPS58175035 A JP S58175035A JP 57056974 A JP57056974 A JP 57056974A JP 5697482 A JP5697482 A JP 5697482A JP S58175035 A JPS58175035 A JP S58175035A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- circuit
- output
- signal
- timing generation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はタイミング発生回路に関し、特にタイミング
信号発生手段として半導体ＲＯＭ（Ｒｅａｄ ｏｎｌｙ
ｓｅｇｉｏｒｙ）を用いたタイミング発生回路に関
する。
信号発生手段として半導体ＲＯＭ（Ｒｅａｄ ｏｎｌｙ
ｓｅｇｉｏｒｙ）を用いたタイミング発生回路に関
する。
一般に、タイミング発生回路においては、ある基準クロ
ックに同期した種々のタイミング信号を発生させること
を要求されることが多い。
ックに同期した種々のタイミング信号を発生させること
を要求されることが多い。
第１図に従来のタイミング発生回路における一般的な構
成を示す。すなわち、カウンタ回路１０は基準りＯツク
Ｔに基づいて順次所定の二進計数動作を実行し、この計
数データをピットごと各別に組合わせ論理回路２０に送
るものであり、この計数データを組合わせ論理回路２０
で種々さまざまに論理合成（例えば論理和、論理積等に
よる組合わせ）したり、あるいはこの論理合成出力の一
部をＪ−にフリップフロップ等のフリップフロップ回路
３０でさらに保持または論理反転したりして必要とする
出力タイミング信号を得ていた。
成を示す。すなわち、カウンタ回路１０は基準りＯツク
Ｔに基づいて順次所定の二進計数動作を実行し、この計
数データをピットごと各別に組合わせ論理回路２０に送
るものであり、この計数データを組合わせ論理回路２０
で種々さまざまに論理合成（例えば論理和、論理積等に
よる組合わせ）したり、あるいはこの論理合成出力の一
部をＪ−にフリップフロップ等のフリップフロップ回路
３０でさらに保持または論理反転したりして必要とする
出力タイミング信号を得ていた。
ところ°で、上記タイミング発生回路は必要とする決っ
たタイミング信号を得るためのものであることから、タ
イミング信号の設計仕様に変更があったり、または他の
駆動回路に流用したりする場合、組合わせ論理回路２０
自体の変更、あるいは組合わせ論理回路２０とフリップ
フロップ回路３０との接続態様の変更、さらにはフリッ
プフロップの数の変更等々の大幅なハードウェアの変更
が必要となるものであり、融通性がないという不都合が
あった。
たタイミング信号を得るためのものであることから、タ
イミング信号の設計仕様に変更があったり、または他の
駆動回路に流用したりする場合、組合わせ論理回路２０
自体の変更、あるいは組合わせ論理回路２０とフリップ
フロップ回路３０との接続態様の変更、さらにはフリッ
プフロップの数の変更等々の大幅なハードウェアの変更
が必要となるものであり、融通性がないという不都合が
あった。
この発明は上記実情に鑑みてなされたものであり、所望
のタイミング信号を得るために必要とされる論理回路部
に半導体ＲＯＭ（以下単にＲＯＭという）を採用するこ
とによって設計の簡単化および設計変更の容易化を図る
汎用性に富んだタイミング発生回路を提供することを目
的とする。
のタイミング信号を得るために必要とされる論理回路部
に半導体ＲＯＭ（以下単にＲＯＭという）を採用するこ
とによって設計の簡単化および設計変更の容易化を図る
汎用性に富んだタイミング発生回路を提供することを目
的とする。
すなわちこの発明は、あらかじめタイミング信号用デー
タを配憶したＲＯＭのアドレス入力端子に一定の周期で
論理値が変化するアドレス信号を与え、ｉａＲＯＭから
このアドレス信号に対応したデータを逐次読出させてこ
れをタイミング信号とするものである。これにより上記
ＲＯＭの記憶内容に応じた任意のタイミング信号を取り
出すことができる。
タを配憶したＲＯＭのアドレス入力端子に一定の周期で
論理値が変化するアドレス信号を与え、ｉａＲＯＭから
このアドレス信号に対応したデータを逐次読出させてこ
れをタイミング信号とするものである。これにより上記
ＲＯＭの記憶内容に応じた任意のタイミング信号を取り
出すことができる。
以下、この発明にかかるタイミング発生回路を添付図面
に示す実施例にしたがって詳細に説明する。
に示す実施例にしたがって詳細に説明する。
第２図は第１図に示した従来のタイミング発生回路にこ
の発明を適用した一実施例を示すものである。
の発明を適用した一実施例を示すものである。
第２図においてカウンタ回路１０が基準クロックＴに基
づいて順次所定の二進計数動作を実行するものであるこ
とは前述した通りであり、この実施例回路ではこの計数
情報をアドレス信号としてＲＯＭ４０のアドレス入力端
子に加える。ＲＯＭ４０はあらかじめ記憶させた所望の
タイミング信号を半永久的に記憶するものであり、前記
印加されたアドレス信号に対応する上記記憶データが順
次続出されてラッチ回路５０に加えられる。ラッチ回路
５０は基準クロックＴに基づいてこの読出されたデータ
をロードすることにより上記ＲＯＭ４０に対するアドレ
ス信号の伝搬遅延時間とＲＯＭ４０のアクセス時間によ
り生じるＲ ＯＭ ４−０の出力信号不定領域の影響と
をカバーして出力の安定化を図るものであり、このラッ
チ出力はＲＯＭ４０の読出しデータの内容に対応した並
列のタイミング信号として図示しない複数の駆動回路に
加えられその動作タイミングを制御する。なお、ＲＯＭ
４０の出力信号が安定なものであるときは、上記ラッチ
回路５０を削除して該ＲＯＭ４０の出力信号を直接所用
のタイミング信号としてもよい。
づいて順次所定の二進計数動作を実行するものであるこ
とは前述した通りであり、この実施例回路ではこの計数
情報をアドレス信号としてＲＯＭ４０のアドレス入力端
子に加える。ＲＯＭ４０はあらかじめ記憶させた所望の
タイミング信号を半永久的に記憶するものであり、前記
印加されたアドレス信号に対応する上記記憶データが順
次続出されてラッチ回路５０に加えられる。ラッチ回路
５０は基準クロックＴに基づいてこの読出されたデータ
をロードすることにより上記ＲＯＭ４０に対するアドレ
ス信号の伝搬遅延時間とＲＯＭ４０のアクセス時間によ
り生じるＲ ＯＭ ４−０の出力信号不定領域の影響と
をカバーして出力の安定化を図るものであり、このラッ
チ出力はＲＯＭ４０の読出しデータの内容に対応した並
列のタイミング信号として図示しない複数の駆動回路に
加えられその動作タイミングを制御する。なお、ＲＯＭ
４０の出力信号が安定なものであるときは、上記ラッチ
回路５０を削除して該ＲＯＭ４０の出力信号を直接所用
のタイミング信号としてもよい。
次に第３図（ａ）、（ｂ）および（Ｃ）を参照して上述
した実施例回路の具体動作例を説明する。
した実施例回路の具体動作例を説明する。
なお、この動作例では、カウンタ回路１０から出力され
る計数データがａＱ、ａ、の２ビツトからなるデータ、
またＲＯＭ４０から続出されるデータがＫｏ％に＋ 、
Ｋｚ 、に３の４ビツトからなるデータであって（第３
図（ａ ）参照）、これらの関係すなわちＲＯＭ４０の
入出力条件が第３図＜ｂ＞の真理値表に示す関係にある
とする。第３図（Ｃ’）のタイムチャートはこの第３図
（ｂ）に示す関係に基づいたＲＯＭ４０の出力態様を示
すものであり、以下このタイムチャートにおける時刻下
□、ＴＩ、・・・Ｔ４にしたがって順にこの動作を説明
する。ただしこのタイムチャートにおけるＲＯＭ４０出
力態様は、前述したアドレス信号の伝搬遅延時間および
ＲＯＭ４０の出力信号不定領域の影響が無視できるもの
として基準クロックＴに同期させて示している。
る計数データがａＱ、ａ、の２ビツトからなるデータ、
またＲＯＭ４０から続出されるデータがＫｏ％に＋ 、
Ｋｚ 、に３の４ビツトからなるデータであって（第３
図（ａ ）参照）、これらの関係すなわちＲＯＭ４０の
入出力条件が第３図＜ｂ＞の真理値表に示す関係にある
とする。第３図（Ｃ’）のタイムチャートはこの第３図
（ｂ）に示す関係に基づいたＲＯＭ４０の出力態様を示
すものであり、以下このタイムチャートにおける時刻下
□、ＴＩ、・・・Ｔ４にしたがって順にこの動作を説明
する。ただしこのタイムチャートにおけるＲＯＭ４０出
力態様は、前述したアドレス信号の伝搬遅延時間および
ＲＯＭ４０の出力信号不定領域の影響が無視できるもの
として基準クロックＴに同期させて示している。
時刻Ｔｏ・・・基準クロックＴの立上がりに同期してカ
ウンタ回路１０から計数データ すなわちアドレス信号ａ ｏ ＝ＯＮ ａ＋−０が出力され、ＲＯＭ４０か らはこのアドレスに対応したデータ Ｋｏ ＝０．に＋ ＝１ 、Ｋ２ ＝Ｏ。
ウンタ回路１０から計数データ すなわちアドレス信号ａ ｏ ＝ＯＮ ａ＋−０が出力され、ＲＯＭ４０か らはこのアドレスに対応したデータ Ｋｏ ＝０．に＋ ＝１ 、Ｋ２ ＝Ｏ。
Ｋ３＝０が出力される。
時刻Ｔ１・・・アドレス信号がａＯ＝Ｏ１ａ＋＝１に変
わり、ＲＯＭ４０からはこのア ドレスに対応するデータＫｏ＝１、 Ｋ＋ ＝０．Ｋｇ ＝０１に３＝０が出力される。
わり、ＲＯＭ４０からはこのア ドレスに対応するデータＫｏ＝１、 Ｋ＋ ＝０．Ｋｇ ＝０１に３＝０が出力される。
時刻Ｔ２・・・アドレス信号がａθ＝１、ａ＋＝０に変
わり、ＲＯＭ４０からはこのア ドレスに対応するデータＫｏ＝１、 Ｋ＋ ＝１、Ｋｇ ＝１、Ｋ３ ＝Ｏが出力される。
わり、ＲＯＭ４０からはこのア ドレスに対応するデータＫｏ＝１、 Ｋ＋ ＝１、Ｋｇ ＝１、Ｋ３ ＝Ｏが出力される。
時刻Ｔ３・・・アドレス信号がａ、 ＯＷ １ 、ａ
１＝ １に変わり、ＲＯＭ４０からはこのア ドレスに対応するデータＫｏ＝Ｏ１ Ｋ１−０、Ｋ２ ＝１、Ｋ３ ＝１が出力される。
１＝ １に変わり、ＲＯＭ４０からはこのア ドレスに対応するデータＫｏ＝Ｏ１ Ｋ１−０、Ｋ２ ＝１、Ｋ３ ＝１が出力される。
時刻Ｔ４・・・この時刻においてカウンタ回路１０の一
計数同期が終り、再び上記時刻 Ｔｏにおけるアドレス信号と同様の アドレス信号すなわちａｏ＝０、 ａ＋＝Ｏが該カウンタ回路１０から 出力され、以後上記同様の計数動作 が繰り返される。勿論ＲＯＭ４０の 出力データ態様もこのアドレス信号 の変化に追従して上記同様の変化を 繰り返す。
計数同期が終り、再び上記時刻 Ｔｏにおけるアドレス信号と同様の アドレス信号すなわちａｏ＝０、 ａ＋＝Ｏが該カウンタ回路１０から 出力され、以後上記同様の計数動作 が繰り返される。勿論ＲＯＭ４０の 出力データ態様もこのアドレス信号 の変化に追従して上記同様の変化を 繰り返す。
このように基準クロックＴが印加されている間中ＲＯＭ
４０の記憶データを潰続して読出すことにより、該ＲＯ
Ｍ４０の記憶内容に基づいた４種類のタイミング信号を
得ることができる。
４０の記憶データを潰続して読出すことにより、該ＲＯ
Ｍ４０の記憶内容に基づいた４種類のタイミング信号を
得ることができる。
なお、カウンタ回路１０の構成、ＲＯＭ４０のアドレス
指定方法、ＲＯＭ４０の記憶内容および基準クロックＴ
の周期等を適宜変更することにより、第３図に示した例
に限らない任意のタイミング信号が容易に得られるもの
であることは勿論である。
指定方法、ＲＯＭ４０の記憶内容および基準クロックＴ
の周期等を適宜変更することにより、第３図に示した例
に限らない任意のタイミング信号が容易に得られるもの
であることは勿論である。
また、上述した実施例においては、カウンタ回路１０を
用いてＲＯＭ４０のアドレスを順次指定するようにした
が、ＲＯＭのアドレスを適宜に指定変更できて所望のタ
イミング信号が得られるものであれば他のいかなる論理
回路を用いてもよい。
用いてＲＯＭ４０のアドレスを順次指定するようにした
が、ＲＯＭのアドレスを適宜に指定変更できて所望のタ
イミング信号が得られるものであれば他のいかなる論理
回路を用いてもよい。
ところで、上述した実施例において所望とするタイミン
グ信号の数が１個のＲＯＭの記憶領域では不足する時に
は、第４図に示すようにＲＯＭ４０を並列にいくつか追
加接続すればよい。これにより基本構成を何ら変更する
ことなく不足信号を得ることができる。
グ信号の数が１個のＲＯＭの記憶領域では不足する時に
は、第４図に示すようにＲＯＭ４０を並列にいくつか追
加接続すればよい。これにより基本構成を何ら変更する
ことなく不足信号を得ることができる。
また第５図に示すように、ＲＯＭ４０の未接続アドレス
端子ＩＡを図示しない外部回路により制御してＲＯＭ４
０の記憶内容のページ切換えを行うことができる。これ
によりさらに複数の仕様を有するタイミング発生回路が
実現される。
端子ＩＡを図示しない外部回路により制御してＲＯＭ４
０の記憶内容のページ切換えを行うことができる。これ
によりさらに複数の仕様を有するタイミング発生回路が
実現される。
第６図にこの発明のタイミング発生回路の他の実施例を
示す。
示す。
すなわちこの実施例回路はＲＯＭ４０の出力信号の一部
をラッチ回路５０を介して該ＲＯＭ４０のアドレス指定
端子にフィードバックし、このフィードバック信号Ｆを
次のデータの読出しのためのアドレス信号としたもので
゛あり、このような構成とすることにより前記カウンタ
回路１０を用いることなく先に示した実施例と同等の機
能を有するタイミング発生回路を実現することができる
。
をラッチ回路５０を介して該ＲＯＭ４０のアドレス指定
端子にフィードバックし、このフィードバック信号Ｆを
次のデータの読出しのためのアドレス信号としたもので
゛あり、このような構成とすることにより前記カウンタ
回路１０を用いることなく先に示した実施例と同等の機
能を有するタイミング発生回路を実現することができる
。
なお、始動時（例えば電源投入時）における初期アドレ
ス設定機能は、ＲＯＭ４０、ラッチ回路５０のいずれに
持たせてもよい。
ス設定機能は、ＲＯＭ４０、ラッチ回路５０のいずれに
持たせてもよい。
以上説明したように、この発明にかかるタイミング発生
回路によれば、ＲＯＭの記憶内容に基づいた任意のタイ
ミング信号を形成することができることから、仕様変更
等も容易となり、汎用性が著しく向上する。また回路全
体としてのハードウェア量も低減される。
回路によれば、ＲＯＭの記憶内容に基づいた任意のタイ
ミング信号を形成することができることから、仕様変更
等も容易となり、汎用性が著しく向上する。また回路全
体としてのハードウェア量も低減される。
第１図は従来のタイミング発生回路の一般的な構成を示
す図、第２図はこの発明にかかるタイミング発生回路の
一実施例構成を示す図、第３図は実施例回路の動作例を
示す図、第４図乃至第６図はそれぞれこの発明にかかる
タイミング発生回路の他の実施例を示す図である。 １０・・・カウンタ回路、２０・・・組合わせ論理回路
、３０・・・フリップフロップ回路、４０，４０′・・
・ＲＯＭ、５０，５０′・・・ラッチ回路。 第１図 第２図 第３図 （ｂ） ＴＣ）
す図、第２図はこの発明にかかるタイミング発生回路の
一実施例構成を示す図、第３図は実施例回路の動作例を
示す図、第４図乃至第６図はそれぞれこの発明にかかる
タイミング発生回路の他の実施例を示す図である。 １０・・・カウンタ回路、２０・・・組合わせ論理回路
、３０・・・フリップフロップ回路、４０，４０′・・
・ＲＯＭ、５０，５０′・・・ラッチ回路。 第１図 第２図 第３図 （ｂ） ＴＣ）
Claims (4)
- （１）基準クロックに基づいて出力信号の内容が更新さ
れる順序回路と、この順序回路の出力信号内容に対応し
たデータを逐次読出すメモリーとを具え、前記メモリー
の読出しデータを該データのビット数分の並列タイミン
グ信号とするタイミング発生回路。 - （２）前記順序回路は前記基準クロックに基づいて順次
二進計数動作を実行するカウンタ回路である特許請求の
範囲第（１）項記載のタイミング発生回路。 - （３）前記メモリーは半導体ＲＯＭと該ＲＯＭの出力信
号を前記基準クロックに基づいて順次ロードするラッチ
回路である特許請求の範囲第（２）項記載のタイミング
発生回路。 - （４）前記メモリーは半導体ＲＯＭと該ＲＯＭの出力信
号を前記基準クロックに基づいて順次ロードするラッチ
回路であり、前記順序回路は前記ラッチ回路の出力の一
部を前記半導体ＲＯＭのアドレス端子にフィードバック
する帰還回路である特許請求の範囲第（１）項記載のタ
イミング発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57056974A JPS58175035A (ja) | 1982-04-06 | 1982-04-06 | タイミング発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57056974A JPS58175035A (ja) | 1982-04-06 | 1982-04-06 | タイミング発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58175035A true JPS58175035A (ja) | 1983-10-14 |
Family
ID=13042486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57056974A Pending JPS58175035A (ja) | 1982-04-06 | 1982-04-06 | タイミング発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58175035A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS599765A (ja) * | 1982-07-08 | 1984-01-19 | Toshiba Corp | 補助記憶装置のタイミング制御回路 |
| JPS627382A (ja) * | 1985-06-28 | 1987-01-14 | Meidensha Electric Mfg Co Ltd | 誘導電動機のベクトル制御方法 |
| US6934674B1 (en) | 1999-09-24 | 2005-08-23 | Mentor Graphics Corporation | Clock generation and distribution in an emulation system |
-
1982
- 1982-04-06 JP JP57056974A patent/JPS58175035A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS599765A (ja) * | 1982-07-08 | 1984-01-19 | Toshiba Corp | 補助記憶装置のタイミング制御回路 |
| JPS627382A (ja) * | 1985-06-28 | 1987-01-14 | Meidensha Electric Mfg Co Ltd | 誘導電動機のベクトル制御方法 |
| US6934674B1 (en) | 1999-09-24 | 2005-08-23 | Mentor Graphics Corporation | Clock generation and distribution in an emulation system |
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