KR920003287B1 - 더블 쉬프터 로직회로 - Google Patents

Abstract

내용 없음.

Description

더블 쉬프터 로직회로

제1도는 본 발명의 회로도.

제2도는 본 발명의 동작상태를 나타내는 신호들의 출력 파형도.

본 발명은 쉬프터 로직에 관한 것으로, 특히 두개의 쉬프터를 사용하여 칩선택 신호의 저장 인에이블 신호의 사이클 시간을 단축시키도록 한 더블 쉬프터(Double Shifter) 로직회로에 관한 것이다.

종래에는 버스 사이클의 주기동안에 정보를 저장하기 위하여 저장 인에이블 신호와 칩선택 신호를 발생하는 쉬프터 로직을 하나의 쉬프터를 이용하여 구성하였었다. 그러나 상기 같이 하나의 쉬프터를 이용하는 로직에 의하여서는 최소 버스 사이클 시간(minimum bus cycle time)을 클럭 사이클의 주기보다 줄일 수 없게 되고, 이에 따라 저장시간의 단축이 어렵게 되면서 전체적인 버스의 동작시간이 지연되는 문제점이 있었다. 이에 따라 본 발명은 사이클 시간을 크럭 사이클의 반으로 줄이도록 한 더블 쉬프터 로직을 제공하는것을 그 목적으로 한다.

이를 위하여 본 발명은 하나의 플립플롭과 두개의 쉬프터로 구성하고, 두 쉬프터에는 쉬프터 클럭의 반클럭 만큼의 동작차이가 이루어지도록 클럭을 입력시키는 한편, 플립플롭과 두 쉬프터를 동시에 크리어시키도록 함으로써, 정보저장용 인에이블 신호와 칩선택 신호의 버스 사이클 시간을 클럭 사이클의 반으로 줄이도록 한 것이다.

본 발명을 첨부도면에 의거 상세히 기술하여 보면 다음과 같다.

버스 데이타 응답신호(BDTACK)와 버스에러신호(BERR)가 입력되는 NAND게이트(N1)의 출력을 D플립플롭(FF)의 클럭단(CK)으로 인가되도록 하고, 5V의 인가전원이 입력단(D)과 프리세트단(PR)으로 동시에 인가되는 D플립플롭(FF)의 출력단(Q)에서는 제1쉬프터(S1)와 제2쉬프터(S2)의 입력단(B)으로 출력되도록 하며, 5V의 인가전원이 입력단(A)으로 인가되는 제1쉬프터(S1)의 클럭단(CK)으로는 외부로부터 32MHZ의 클럭(CKK)이 직접 제1쉬프터 클럭신호(S1-CLK)로 인가되도록 하는 한편, 5V의 인가전원이 입력단(A)으로 인가되는 제2쉬프터(S2)의 클럭단(CK)으로는 32MHZ의 클럭(CKK)이 인버터(I)를 거쳐 제2쉬프터 클럭신호(S2-CLK)로 인가되도록 하고, 두 쉬프터(S1), (S2)의 출력단(Q

)을 통한 출력이 NAND게이트(N2)를 거쳐서는 트레이스 메모리의 저장 인에이블 신호(TM-WE)로 출력되도록 하면서 NOR게이트(NOR)를 거치고 버퍼(B)를 통하여는 트레이스 메모리 칩선택 신호(TM-CS)로 출력되도록 하는 한편, 두 쉬프터(S1), (S2)의 출력단(Q1)을 통한 출력은 NAND게이트(N3)를 경유한후, 두 쉬프터(S1), (S2)의 마스터 리세트단(MR)으로 동시에 마스터 리세트 신호로 인가되도록 하면서 NAND게이트(N4)의 일측으로 인가되도록 하고, 타측으로 전원 리세트 신호(PRESET)가 인가되는 NAND게이트(N4)의 출력단에서 D플립플롭(FF)의 크리어단(CLR)으로 입력되도록 한 것이다.

이와 같이 구성한 본 발명은 최초에 전원이 공급되면 전원 리세트 신호(PRESET)가 NAND게이트(N4)를 거쳐 D플립플롭(FF)의 크리어단(CLR)으로 인에이블 신호로 인가되면서 D플립플롭(FF)을 크리어 시키고 동시에 D플립플롭(FF)의 출력단(Q)를 통한 출력이 두 쉬프터(S1), (S2)의 입력단(B)으로 인가되면서 크리어시킨다. 그리고 이때에 버스상의 정보가 유용한 정보임을 나타내는 제2a에 도시한 것과 같은 파형의 버스 데이타 응답신호(BDTACK)와 버스에러신호(BERR)가 NAND게이트(N1)를 통하여 D플립플롭(FF)의 동작요인이 되는 클럭으로 클럭단(CLK)으로 입력되면 D플립플롭(FF)의 출ㄹ력단(Q)에서 두 쉬프터(S1), (S2)의 입력단(B)으로 제2b도에 도시한 것과 같은 버스 데이타 응답신호(

)로 인가되면서 동작을 시작하도록 한다. 이대 두 쉬프터(S1), (S2)에는 32MHZ의 클럭(CLK)이 직접 또는 인버터(I)를 거쳐 제2c도, d도에 도시한 것과 같은 제1쉬프터 클럭신호(S1-CLK), 제2쉬프터 클럭신호(S2-CLK)로 인가되므로 서로 반대의 클럭에지(Clock edge)를 갖게 되고, 이에 따라 제1쉬프터(S1)와 제2쉬프터(S2)의 출력단(Q

) 및 출력단(Q1)에서 출력되는 출력신호(S1-Q

), (S2-Q

), (S1-Q1), (S2-Q1)는 제2e, f, g, h도에 도시한 것과 같이 클럭 사이클의 반클럭씩 지연되는 파형의 형태를 갖게 된다. 그러므로 제1 및 제2쉬프터(S1), (S2)의 출력단(Q

)에서 NAND게이트(N2)를 통하여 출력되는 트레이스 메모리의 저장 인에이블 신호(TM-WE)는 두 출력신호(S1-Q

), (S2-Q

)가 모두 ＂High＂가 되는 라이징 에지(rising edge)에서 ＂Low＂의 값을 갖게 되면서 NOR게이트(NOR)와 버퍼(B)를 통하여 출력되는 트레이스 메모리 칩선택 신호(TM-CS)는 두 출력신호(S1-Q

), (S2-Q

)중 하나가 ＂High＂가 되는 라이징 에지에서 ＂Low＂의 값을 갖는 제2j도와 k도에 도시한 것과 같은 파형으로 출력된다.

한편, 제1 및 제2쉬프터(S1), (S2)의 출력단(Q1)을 통하여 출력되는 신호(S1-Q1), (S2-Q1)가 NAND게이트(N3)를 통하여 두 출력신호(S1-Q1), (S2-Q1)가 모두 ＂High＂로 되는 라이징 에지에서 ＂Low＂의 값을 갖는 제2i도에 도시한 것과 같은 마스터 리세트 신호가 두 쉬프터(S1), (S2)의 마스터 리세트단(MR)으로인가되면서 두 쉬프터(S1), (S2)를 크리어시키게 되므로 두 출력신호(S1-Q1), (S2-Q1)가 모두 ＂High＂로 되는 라이징 에지에 트레이스 메모리의 저장 인에이블 신호(TM-WE)와 트레이스 메모리의 칩선택 신호(TM-SC)가 모두 ＂High＂로 된다. 그리고 NAND게이트(N3)의 출력이 타측으로 인가되는 NAND게이트(N4)의 출력이 D플립플롭(FF)의 크리어단(CLR)으로 인가되므로 D플립플롭도 두 쉬프터(S1), (S2)와 동시에 크리어 되는 것이다.

이상에서 설명한 바와 같이 동작시간이 클럭 사이클의 반클럭의 차이를 갖도록 한 두 쉬프터(S1), (S2)와 하나의 플립플롭(FF)으로 구성하면서 트레이스 메모리의 저장 인에이블 신호(TM-WE)와 트레이스 메모리의 칩선택 신호(TM-CS)가 반클럭의 차이로 출력되도록 하는 한편, D플립플롭(FF)과 두 쉬프터(S1), (S2)가 동시에 크리어 되도록 함으로써, 회로의 구성이 간단하여지고, 하나의 쉬프터를 사용하는 경우에 비해 정보저장이 가능한 최소 버스 사이클 시간(minimum bus cycle time)이 클럭 사이클의 반클럭에 해당하는 시간만큼 줄이도록 한 것임을 알 수 있다.

Claims (1)

1. 버스 데이타 응답신호(BDTACK)와 버스 에러신호(BERR)가 NAND게이트(N1)를 통하여 클럭단(CK)으로 인가되는 D플립플롭(FF)의 출력단(Q)에서는 제1 및 제2쉬프터(S1), (S2)의 입력단(B)으로 연결하고, D플립플롭(FF)의 입력단(A)으로는 5V의 인가전원이 인가되도록 하고, 외부로부터 32MHZ의 클럭(CLK)이 직접 또는 인버터(I)를 통하여 클럭단(CK)으로 인가되는 제1 및 제2쉬프터(S1), (S2)의 출력 단(Q

   

   )에서는 NAND게이트(N2)를 경유하여서는 트레이스 메모리의 저장 인에이블 신호(TM-WE)가, NOR게이트(NOR)와 버퍼(B)를 경유하여서는 트레이스 메모리의 칩선택 신호(TM-CS)가 각각 출력되도록 하고, 두 쉬프터(S1), (S2)의 출력단(Q1)에서는 NAND게이트(N3)를 통하여 두 쉬프터(S1), (S2)의 마스터 리세트단(MR)과 연결하는 동시에 NAND게이트(N4)의 일측과 연결하고, 타측으로 전원프리세트 신호(PRESET)가 인가되는 NAND게이트(N4)의 출력은 D플립플롭(FF)의 크리어단(CLR)으로 인가되도록 구성됨을 특징으로 하는 더블 쉬프터 로직회로.

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