KR930009799B1

KR930009799B1 - 동기화된 2단 큐의 제어회로

Info

Publication number: KR930009799B1
Application number: KR1019900021846A
Authority: KR
Inventors: 김성운; 김기영; 김용연; 윤용호; 임기욱
Original assignee: 재단법인 한국전자통신연구소; 경상현
Priority date: 1990-12-26
Filing date: 1990-12-26
Publication date: 1993-10-11
Also published as: KR920013445A

Abstract

내용 없음.

Description

동기화된 2단 큐의 제어회로

제 1 도는 본 발명의 동기화된 2단 큐의 회로도.

제 2 도는 본 발명의 동기화된 2단 큐의 일부분인 QC의 상세 회로도.

제 3 도는 본 발명의 동기화된 2단 큐의 일부인 QC의 상태도.

* 도면의 주요부분에 대한 부호의 설명

1, 2, 8, 5, 11 : 플립플롭 3 : QC

4, 7, 10 : AND게이트 6, 9 : 인버터

11 : 멀티플렉서

본 발명은 큐의 제어회로에 관한 것으로, 특히 2단 큐를 직접회로내에서 사용할 때 발생할 수 있는 스큐(skew)를 제거하기 위하여 클럭에 동기(synchronization)를 시킨 2단 큐의 제어회로에 관한 것이다.

일반적으로 단지 큐의 데이터를 읽어가는 신호는 클럭에 동기된 1클럭폭을 가져야 한다는 것을 잘 알려진 사실이다. 즉 큐의 읽기신호는 클럭에 동기된 신호이고, 쓰기신호는 클럭에 동기되지 않은 신호이다.

큐에서 스기와 읽기는 신호가 0에서 1로 변할때에 일어난다. 그러나 읽기를 하는 모듈과 쓰기를 하는 모듈이 서로 다른 주파수를 가진 클럭으로 동작을 할때 일반적 큐로 그것을 처리하게 되면 오동작을 하게 되는 단점이 있었다. 그리고 직접회로내에서 큐를 사용하는 중에 클럭의 주파수가 높아지게 되면 스큐가 생기고 오동작하는 원인이 되는 문제점이 있었다.

이에 따라 본 발명은 직접회로에서 스큐의 쓰기 신호가 주클럭에 동기되지 않고 그 쓰기 신호펄스의 폭이 클럭의 폭보다 작거나 클때에도 정상동작을 할 수 있도록한 동기화된 2단 큐의 제어회로를 제공하는 것을 그 목적으로 한다. 이를 위하여 본 발명은 플립플롭으로 들어오는 여러가지 입력신호의 경로를 지연이 비슷하도록 조합회로를 배열하고 스테이트 머신(state machine)의 각 스테이트 별로 플립플롭을 두어 출력상에서 생길 수 있는 스큐가 감소되게 함으로써, 만약 큐의 FULL신호가 1일때에 쓰기 신호가 들어오거나 큐의신호가 0일때에 읽기 신호가 들어오면 이 큐는 그 신호에 대해서 아무런 동작도 하지 않게한 것이다.

본 발명을 첨부도면에 의거 상세히 기술하여 보면 다음과 같다.

큐의 입력데이타(IN-ST)는 두 플립플롭(1)(2)의 입력단(D)으로 인가되도록 하고, 큐의 읽기신호(RD)와 클럭신호(CLOCK) 및 리세트신호가 읽기단자(RD)와 클럭단 및 리세트단자로 각각 입력되는 QC(3)의 출력단(FULL),을 통해 데이타가 가득차 있는 상태를 나타내는 풀신호(FULL)와 앰프티신호를 출력하는 동시에 클리어신호는 리세트신호와 함께 AND게이트(4)를 거쳐 플립플롭(5)의 클리어단자(LR)로 인가되도록하고, 상기 QC(3)의 출력단(FULL),을 통해 데이타가 가득차 있는 상태를 나타내는 풀신호(FULL)와 앰프티신호를 출격하는 동시에 클리어신호는 리세트신호와 함께 AND게이트(4)를 거쳐 플립플롭(5)의 클리어단자(LR)로 인가되도록하고, 상기 QC(3)의 풀신호(FULL)는 인버터(6)를 거쳐서 쓰기신호(WR)와 함께 AND게이트(7)를 경유하여 두 플립플롭(5)(8)의 클럭단으로 인가되도록하면서 입력단(D)으로 1의 신호가 입력되는 플립플롭(5)의 출력단(Q)에서는 QC(3)의 쓰기단자(WR)로 인가되도록하고, 클럭신호(CLDCK)가 인버터(9)를 거쳐서 읽기신호(RD) 및 엠프티신호와 함께 AND게이트(10)를 경유하여 플립플롭(11)의 클럭단으로 인가되도록하고, 입력단(J)(K)으로는 "1"의 신호가 입격되면서 크리어단자(CL)에는 리세트신호가 입력되는 플립플롭(8)의 출력단에서는 두 플립플롭(1)(2)의 클럭단에 각각 연결하며, 상기 두 플립플롭(1)(2)의 크리어단자(CL)로도 인가되는 리세트신호(RESET)가 크리어단자(CL)로 인가되면서 입력단(J)(K)으로 입력되는 플립플롭(11)의 출력단(Q)에서는 두 플립플롭(1)(2)의 출력단(Q)과 입력단(11)(10)이 각각 연결된 멀티플렉서(12)의 선택단자(S)로 인가되도록하여 이의 출력단(Y)에서 출력데이타가 출력되도록 한 것이다.

상기와 구성한 본 발명의 제어회로는 전원이 공급되면 우선 리셋신호(RESET*)를 통하여 플립플롭(1)(2)(8)(11)을 크리어시키고, Q(3)를 초기화시킨다.

큐의 쓰기신호(WR)가 1의 상태로 되면 플립플롭(8)이 반전동작을 하여 그때의 데이타를 플립플롭(1)에 래치(latch)한다.

플립플롭(1)은 스기신호의 순서에 의해 한번은 플립플롭(1)에 그 다음은 플립플롭(2)에 데이타를 래치(latch)할 수 있게 한다.

멀티플렉서(12)는 입력된 데이타를 읽기신호에 따라 해당된 플립플롭(1)(2)에서 출력데이타(QUT-ST)신호로 보내는데 사용된다.

멀티플렉서(12)의 선택신호를 생성하기 위해 다른 플립플롭(11)을 쓴다.

플립플롭(11)은 읽기신호에 따라서 반전동작을 계속한다. 입력단의 D플립플롭(1)(2)을 다수개두면 입출력데이타의 크기가 그에 따라 커지게 할 수도 있다. 이때은 멀티플렉서(12)의 크기도 물론 그에 따라 변해야 한다.

플립플롭(5)는 쓰기신호를 잡아두는 역할을 하며, QC(3)에서 크리어신호(CLR)를 생성시켜 이 플립플롭(5)을 클리어한다. AND게이트(4)는 리세트신호가 크리어신호(CLR)가 AND게이트(5)을 클리어하게 한다.

AND게이트(7)는 큐가 가득찬 상태인데 쓰기신호가 1로 들어오는 경우에 큐의 동작에 영향이 없게하기 위해 두었다. AND게이트(10)는 큐가 비어있는 경우에 읽기신호가 1로 들어도는 경우에 큐의 동작에 영향이 없게하기 위한 것이다. 제 2 도는 본 발명 QC(3)의 구성을 상세히 나타낸 것으로, 읽기신호(RD)는 직접 NAND게이트(N2)(N7)(N9)(N10)로 인가되도록 하면서 인버터(I1)를 경유하여 AND게이트(A2)와 NAND데이트(N3)(N5)로 인가되도록 하고, 쓰기신호(WR)는 직접 AND게이트(N1)(N8)로 인가되도록 하고, 클럭신호(CLOCK)는 플립플롭(14)~(9)의 클럭단으로 인가되도록하면서 인버터(I7)를 거쳐 플립플롭(20)(21)의 클럭단으로 인가되도록하고, 리세트신호는 인버터(I8)를 거쳐 NOR게이트(NR1)로 인가되도록하면서 다시 인버터(I5)를 경유하여 AND게이트(A3)(A4)(A5)(A6) 및 NAND게이트(N11)로 인가되도록하고, NAND(N7)의 출력은 NOR게이트(NR1)와 AND게이트(A1)로 인가되도록하고, NOR게이트(NR1)의 출력이 인가되는 AND게이트(A7)의 출력은 플립플롭(18)의 입력단(18)으로 인가되도록하여 그의 출력단(Q)에서는 NAND게이트(N3)(N10)와 NOR게이트(NR3)(NR4)로 인가되도록하고, 상기 NAND게이트(N8)(N9)(N10)의 출력이 입력되는 NAND게이트(N11)의 출력은 플립플롭(19)의 입력단(D)으로 인가되도록하여 이의 출력단(Q)에서 NAND게이트(N5)(N8)로 인가되도록하고, AND게이트(A6)의 출력이 입력단(D)으로 인가되는 플립플롭(17)의 출력단(Q)에서는 OR게이트(OR)와 NOR게이트(NR3)(NR4)를 직접인가되도록하면서 인버터(I4)를 거쳐 NAND게이트(N5)의 출력이 입력되는 NAND게이트(N6)에 연결하고, NAND게이트(N6)의 출력과 연결된 AND게이트(A4)의 출력이 입력단(D)으로 인가되는 플립플롭(15)도 인가되도록하고, AND게이트(N5)의 출력이 입력단(D)으로 인가되는 플립플롭(16)의 출력단(Q)에서는 크리어신호(CLR)가 출력되는 NOR게이트(NR4)로 인가되면서 NOR게이트(NR2)로 인가되는 동시에 인버터(I3)를 거쳐 NAND게이트(N4)로 인가되도록하고, NAND게이트(N9)로도 인가되는 AND게이트(A1)의 출력이 입력되는 AND게이트(A2)의 출력은 AND게이트(A6)로 인가되도록 하면서 NAND게이트(N1)로 인가되도록하고, NAND게이트(N1)(N2)(N3)의 출력이 인가되는 NAND게이트(N4)의 출력은 AND게이트(A3)를 경유하여 플립플롭(14)의 입력단(D)으로 인가되도록하고, AND게이트(A1)(A7)로도 인가되는 플립플롭(14)의 출력은 인버터(I6)를 거쳐 NOR게이트(NR2)(NR3)의 출력과 함께 플립플롭(20)의 입력단(D)으로 인가되도록하여 이의 출력단(Q)에서 엠프티가 출력되도록 하는 한편, OR게이트(OR)의 출력이 입력단(D)에 연결된 플립플롭(21)의 출력단(Q)에서는 풀신호(FULL)가 출력되도록한 것이다.

그러므로 본 발명의 QC(3)에서는 처음에 리세트신호를 0으로 입력시켜 플립플롭(14)~(19)들을 크리어시키면 엠프티신호와 풀신호(FULL)가 모두 0으로 출력되는 상태(S0)이 되고, 여기서 쓰기신호(WR)가 1로 입력되면 풀신호(FULL)가 1로 출력되는 상태(S1)로 되며 이때 쓰기신호(WR)를 크리어시키기위한 크리어신호(CLR)는 0이 된다. 상태(S1)에서 클럭신호(CLOCK)가 한번더 입력되면 아무런 조건없이 상태(S3)으로 천이된다.

상태(S3)에서 쓰기신호(WR)가 1로 입력되면 풀신호(FULL)가 1로 출력되는 상태(S2)로 천이되고, 읽기신호(RD)가 1로 입력되면 상태(S0)로, 읽기신호(RD)와 쓰기신호(WR)가 동시에 입력되면 풀신호(FULL)와 엠프티신호가 모두 1로 출력되는 상태(S5)로 각각 천이되면서 쓰기신호(WR)와 읽기신호(RD)가 둘다 없으면 상태(S2)를 계속유지한다.

상태(S2)에서 클럭신호(CLOCK)가 한번더 입력되면 풀신호(FULL)와 엠프티신호가 모두 1로 출력되는 상태(S4)로 천이되고, 상태(S4)에서 읽기신호(RD)가 입력되면 상태(S3)로 천이되고 아니면 상태(S4)를 계속유지한다.

상태(S5)에서 읽기신호(RD)가 입력되면 상태(S0)로, 아니면 상태(S3)로 각각 천이된다. 따라서 본 발명의 동기화된 2단 큐의 제어회로에 의하여서는 한번 쓰기가 일어나고 그다음 쓰기가 일어날때 까지의 시간 간격이 클럭의 폭보다 큰 경우에는 연속적인 쓰기도 가능하고, 이 쓰기의 간격은 최악의 경우(쓰기신호가 클럭의 라이징에지에 1로 되는 경우)에는 두 클럭의 폭이 되어야 한다.

이 큐의 읽기는 연속적으로 일어나도 가능하다.

또한 큐의 읽기와 쓰기가 동시에 발생할 경우에도 정상적인 동작을 할 수 있게 한 것임을 알 수 있다.

Claims

입력데이타(IN-ST)를 교대로 래치시키면서 멀티플렉서(B)로 공급하는 플립플롭(1)(2)과, 쓰기신호(WR)의 상태에 따라 상기 두 플립플롭(1)(2)을 교대로 래치시키는 플립플롭(8)과 리세트신호, 쓰기신호(WR), 읽기신호(RD) 및 클럭신호(CLOCK)의 입력에 따라 클리어신호, 풀신호() 및 앰프티신호를 출력하는 QC(3)와, 읽기신호(RD), 클럭신호(CLOCK) 및 QC(3)로부터의 엠프티신호들의 논리합에 따라 멀티플렉서(S)의 선택신호를 출력하는 플립플롭(11)들로 구성됨을 특징으로 하는 동기화된 2단 큐의 제어회로.
제 1 항에 있어서, 읽기신호(RD)는 직접 NAND게이트(N2)(N7)(N9)(N10)로 인가되도록 하면서 인버터(I1)를 경유하여 AND게이트(A2)와 NAND게이트(N3)(N5)로 인가되도록하고, 쓰기신호(WR)는 직접 AND게이트(N1)(N8)로 인가되도록하고, 클럭신호(CLOCK)는 플립플롭(14)~(9)의 클럭단으로 인가되도록하면서 인버터(I7)를 거쳐 플립플롭(20)(21)의 클럭단으로 인가되도록하고, 리세트신호는 인버터(I8)를 거쳐 NOR게이트(NR1)로 인가되도록하면서 다시 인버터(I5)를 경유하여 AND게이트(A3)(A4)(A5)(A6) 및 NAND게이트(N11)로 인가되도록하고, NAND게이트(N7)의 출력은 NOR게이트(NR1)와 AND게이트(A1)로 인가되도록하고, NOR게이트(NR1)의 출력이 인가되는 AND게이트(A7)의 출력은 플립플롭(18)의 입력단(18)으로 인가되도록하여 그의 출력단(Q)에서는 NAND게이트(N3)(N10)와 NOR게이트(NR3)(NR4)로 인가되도록하고, 상기 NAND게이트(N8)(N9)(N10)의 출력이 입력되는 NAND게이트(N11)의 출력은 플립플롭(19)의 입력단(D)으로 인가되도록하여 이의 출력단(Q)에서 NAND게이트(N5)(N8)로 인가되도록하고, AND게이트(A6)의 출력이 입력단(D)으로 인가되는 플립플롭(17)의 출력단(Q)에서는 OR게이트(OR)와 NOR게이트(NR3)(NR4)를 직접인가되도록하면서 인버터(I4)를 거쳐 NAND게이트(N5)의 출력이 입력되는 NAND게이트(N6)에 연결하고, NAND게이트(N6)의 출력과 연결된 AND게이트(A4)의 출력이 입력단(D)으로 인가되는 플립플롭(15)도 인가되도록하고, AND게이트(N5)의 출력이 입력단(D)으로 인가되는 플립플롭(16)의 출력단(Q)에서는 크리어신호(CLR)가 출력되는 NOR게이트(NR4)로 인가되면서 NOR게이트(NR2)로 인가되는 동시에 인버터(I3)를 거쳐 NAND게이트(N4)로 인가되도록하고, NAND게이트(N9)로도 인가되는 AND게이트(A1)의 출력이 입력되는 AND게이트(A2)의 출력은 AND게이트(A6)로 인가되도록 하면서 NAND게이트(N1)로 인가되도록하고, NAND게이트(N1)(N2)(N3)의 출력이 인가되는 NAND게이트(N4)의 출력은 AND게이트(A3)를 경유하여 플립플롭(14)의 입력단(D)으로 인가되도록하고, AND게이트(A1)(A7)로도 인가되는 플립플롭(14)의 출력은 인버터(16)를 거쳐 NOR게이트(NR2)(NR3)의 출력과 함께 플립플롭(20)의 입력단(D)으로 인가되도록하여 이의 출력단(Q)에서 엠프티가 출력되도록 하는 한편, OR게이트(OR)의 출력이 입력단(D)에 연결된 플립플롭(21)의 출력단(Q)에서는 풀신호(FULL)가 출력되도록 구성한 동기화된 2단 큐의 제어회로.