KR950012502B1 - 이.이.피.롬(eeprom)을 사용한 유니트 초기화 회로 - Google Patents

이.이.피.롬(eeprom)을 사용한 유니트 초기화 회로 Download PDF

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Abstract

내용 없음.

Description

이.이.피.롬(EEPROM)을 사용한 유니트 초기화 회로
제1도는 종래의 유니트 초기화를 위한 상세 회로도.
제2도는 본 발명의 EEPROM를 사용하여 유니트 초기화를 위한 상세 회로도.
제3도는 본 발명의 유니트 초기화 타이밍도.
제4도는 본 발명의 유니트 초기화를 위한 조절 신호들을 발생시키는 상세 회로도.
제5도는 본 발명의 유니트 초기화를 위한 조절 신호들의 발생 파형도.
* 도면의 주요부분에 대한 부호의 설명
1, 2, 12 : 유니트 보드내의 ASIC
10 : EEPROM 11 : 마스터 ASIC
3, 19 : 3-state 버퍼 4, 5, 9, 16, 19, 20, 21 : 래치(latch)
6, 7, 14, 35 : OR-게이트 논리소자
8, 22 : 디코더(decorder) 13, 17, 18, 29 : AND-게이트 논리소자
15 : 인버터(inverter) 30, 31, 34 : 플립플롭(fIip fIop)
32 : NOR-게이트 논리소자 33 : 이진 업 -카운터
본 발명은 전원의 온/오프시 ASIC(Application Specification Integrated Cicuit)내의 메모리 상태를 자동적으로 복구시켜 시스템이 정상 운용 되도록 하는 유니트 초기화 회로에 관한 것이다.
일반적으로 종래의 ASIC은 전원의 온/오프시 자체내의 메모리의 내용이 모드 지워지는데, 이를 복구하려는 경우 별도의 장치를 이용하여 이를 복구해야 했고 이에 따라 시스팀이 안전성을 저해하는 문제점이 있었다.
본 발명과 관련된 종래기술을 제1도를 참조하여 살펴보면 다음과 같다.
제1도는 종래의 유니트 초기화를 취한 초기화 회로의 상세 회로도이다.
도면에 도시된 종래의 기술은 시스템에 전원이 공급될 때 시스템의 운용을 통제하는 일련의 감시장치 및 스프트웨어들이 시스템의 각 유니트들을 다음과 같이 초기화 시킨다.
먼저 데이터 쓰기의 경우, 로직레벨 "0"의 칩 인에이블(chip enable) 신호가 입력되면 디코더(8)가 인에이블 되어 쓰기 어드레스(write address) 입력을 디코딩(decording)하여 초기화 하고자 하는 유니트들인 ASIC 1(1) 및 ASIC 2∼n(2)을 칩 인에이블 시키고, 쓰기 어드레스는 로직레벨 "0"의/ALE(Address Latch Enable) 신호에 의해 래치(9) 되어 ASIC 1(1)과 ASIC 2∼n(2)에 공급된다. 아울러 로직레벨 "0"의 읽기/쓰기(R_/W)신호와 디코더(8)의 출력이 OR-게이트 논리소자(6) (7)의 논리 결과로 래치(4)(5)들을 인에이블시킨다.
따라서 쓰기 데이터들은 열려진 3-상태(state) 버퍼(3)와 래치(4) (5) 들을 통하여 ASIC 1(1)과 ASIC 2∼n(2)에 쓰여져 유니트를 초기화 하게 된다. 반대로 쓰여진 데이터의 읽기 경우는 로직레벨 "0"의 칩 인에이블 신호가 디코더(8)를 인에이블 시켜 읽기 어드레스(read address)를 디코딩 하여 ASIC 1(1) 및 ASIC 2∼n(2)을 인에이블시킨다. 읽기 어드레스는 로직레벨 "0"의 ALE 신호에 의해 래치 되여 ASIC 1(1)과 ASIC 2∼n(2)에 공급된다.
한편 로직레벨 "1"의 R_/W 신호는 3-상태 버퍼(3)의 출력 방향을 바꾸고 래치(4)와 래치(5)를 디스에이블(disable)시켜 읽기 데이터가 바뀌지 않게 한후 읽기 데이터를 3-상태 버퍼(3)를 통해 출력시킨다.
이상과 같이 종래의 유니트 초기화 회로는 전적으로 감시 장치의 통제에 의해서 수행된다. 그런데 시스템 시험이나 운용중 상기 ASIC들을 보유하고 있는 유니트 보드들이 탈장후 재삽입시 혹은 기타의 이유로 인해 ASIC 내의 메모리 내용이 모두 지워지면 감시 장치가 시스템의 초기화를 시켜야만 시스템이 정상 동작 할 수 있으므로 이의 보완이 필요하다.
따라서, 상기의 문제점을 해결하기 위하여 안출된 본 발명은, 시스템 운용이나 시험 중에 보드 탈장 및 재 삽입시 또는 기타의 전원 온/오프의 이유로 ASIC들 내의 메모리 내용이 모두 지워질 경우 별도의 감시 장치의 도움 없이 마스터 ASIC이 EEPROM의 내용을 읽어 다른 ASIC들을 초기화시키므로 시스템의 안전성을 향상시키고 아울러 감시장치의 부하를 줄일 수 있도록 한 초기화 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 외부의 감시장치로부터의 어드레스, 데이터, 읽기/쓰기 신호 및 칩 인에이블 신호를 전달하며, 순간적으로 전원이 온/오프/온 면 디스에이블 제어신호에 의해 전원 감시 장치와의 연결을 끊는 래치수단과, 상기 래치수단을 거친 데이터를 저장하고 있는 EEPROM과, 순간적으로 전원이 온/오프/온 되면 상기 래치수단으로 디스에이블 신호를 제공하며, 상기 EEPROM에 읽기 어드레스를 제공하고, 다수의 ASIC에 쓰기 어드레스를 제공하여, 상기 EEPROM내의 데이터가 데이터 버스를 통해 상기 다수의 ASIC으로 전달되도록 제어하는 마스터 ASIC과, 순간적으로 전원이 온/오프/온 되면 상기 마스터 ASIC으로부터 초기화할 ASIC 칩 선택신호를 제공받아 초기화할 ASIC을 선택하는 디코더, 및 상기 EEPROM과 마스터 ASIC과 래치수단 및 디코더 사이에 설치되어 상호간의 신호를 논리적으로 처리하여 전달하는 로직회로를 구비한다.
이하, 첨부된 제2도 이하를 참조하여 본 발명의 일실시예를 상세히 설명한다.
제2도는 본 발명에 따른 EEPROM을 이용한 유니트 초기화 회로의 상세 회로도이다.
본 발명에 따른 유니트 초기화는 마스커 ASIC(11)이 EEPROM(10)의 메모리 데이터를 읽어서 다른 ASIC들에 쓰는 방식으로 이루어진다.
먼저 로직 레벨 "1"에서 짧은 시간 동안 로직 레벨 "0"으로 떨어진 후 다시 로직 레벨 "1"로 복귀하는 신호를 발생시키는 전원 온(on) 리셋이나 혹은 ROM_READ 신호가 마스터 ASIC(11)에 인가되면 각 유니트들을 초기화시키는데 소요되는 충분한 시간도안 로직 레벨 "0"을 유지하는 /ROM_SEL 신호가 출력된다. 이 신호는 AND-게이트 논리소자(13)의 출력에 의해 EEPROM(10)을 칩 인에이블 시킨 후(/CE) 인버터(15)를 거면서 로직 레벨 "1"로 그 신호가 바뀌어서 EEPROM(10)을 아웃-인에이블(out enable) 시키고 아울러 모든 래치(16)(19)(20)(21)들을 디스에이블시켜 감시 장치와의 연결을 끊는다. 이때 EEPROM(10)은 OR-게이트 논리소자(14)의 출력에 의해 "읽기 모드"가 되고 다른 ASIC들은 AND-게이트 논리소자(17)에 의해 "쓰기 모드"가 된다. 마스터 ASIC(11)으로부터 출력되는 어드레스인 Addr[1]은 EEPROM(10)에는 "읽기 어드레스"로 다른 ASIC(12)들에는 "쓰기 어드레스"로 공급되고 Addr[2]는 EEPROM(10)에는 역시 "읽기 어드레스"로 공급되며 또한 디코더(22)의 입력으로 공급된다. 어드레스[2]와 함께 로직 레벨 "1"에서 짧은 사간동안 로직 레벨 "0"으로 떨어진 후에 다시 로직 레벨 "1"로 복귀되는 신호인 INIT_CE가 발생하여 디코더(22)를 그때 마다 인에이블 시켜 초기화시키고자 하는 유니트의 ASIC를 선택한다. 한편 "읽기 어드레스"와 아웃 -인에이불(OE) 신호에 의해 EEPROM에서 읽혀진 데이터는 데이터 버스를 타고 다른 ASIC들에 쓰여져 유니트들을 초기화 시킨다.
따라서 본 발명은 EEPROM을 이용한 유니트 초기화 방식은 별도의 감시장치의 도움 없이 유니트들을 초기화 할 수 있으므로 시스템의 안전성을 높일 수 있고 감시장치의 부하를 줄일 수 있다.
제3도는 본 발명의 동작에 따른 유니트 초기화 타이밍도 이다.
전원 온(PWR-ON)이나/ROM_READ(23) 신호에 의해서 유니트 초기화가 이루어진다. PWR-ON이나 ROM_READ(23) 신호가 마스터 ASIC(11)에 입력되면 /ROM_SEL(24) 신호가 출력되고 이 신호가 활성인(active) 동안 어드레스[1,2](25)가 /INIT_CE(26)와 함께 출력된다. 디코더(22)의 어드레스 디코딩으로 초기화시키고자 하는 ASIC(12)들을 /ASIC_CE(27) 신호에 의해 선택한 후 초기화 데이터[0 : 7](28)들을 유니트를 초기화 시킨다.
제4도는 유니트 초기화를 위한 조절 신호들을 발생시키는 마스터 ASIC(11)내의 신호발생회로의 상세 회로도이다.
ROM_READ나 PWR_ON 리셋(RST)신호가 AND-게이트(29)에 입력되면 그 출력 신호에 의해 플립플롭(30), 플립플롭(31), 카운터(33), 플립플롭(34) 들을 리셋(reset)시키고 난 후 입력 클럭(clk)이 플립플롭(30)고 2진 업-카운터(33)에 공급되여 카운팅을 시작한다. 카운터(33)의 카운팅 시작과 함께 어드레스 신호들과 /INIT_CE신호가 발생된다.
한편, 플립플롭(31)의 리셋후 첫 번째 입력 클럭 에이지(edge)에서 OR-게이트 논리소자(35)를 통한 /ROM_SEL 신호는 로직 레벨 "0"으로 떨어지고 카운터(33)의 카운팅 끝난 시점에서 카운터(33)의 Q7 출력이 로직 레벨 "1"로 천이 하므로 플립플롭(34)의 Q 출력 역시 로직 레벨 "1"로 천이 하여 OR-게이트 논리소자(35)에 의해 다시 로직 레벨 "1"로 올라가고, 카운터(33)는 NOR-게이트(32)에 의해 EN 단자가 로직 레벨 "0"으로 되므로 카운팅을 중지한다. 이와 같이 본 발명의 조절 신호 발생 회로는 ROM_READ나 PWR__ON 리셋에 의해 어드레스와 /INIT_CE 및 ROM_SEL 신호들을 카운터에 의해 발생시킨 후 사이클을 종료시킨다.
제5도는 유니트 초기화를 위한 조절 신호의 타이밍 파형도이다.
전원 온 리셋(PWR∼ON RST) 혹은 ROM_READ(38) 및 CLK(37) 신호에 의해 플립플롭(30)의 Q출력 파형과 플립플롭(31)의 Q역 출력 파형인 Q_30(38)과 Q역_31(39) 파형이 생성되고 카운터(33)의 최종 카운팅 후 Q7_33(40) 파형이 생성되고 이에 따라 플립플롭(34)의 Q출력, Q_34(41)와 ROM_SEL(42) 신호가 변화되여 어드레스 신호(43) 및 /INIT_CE(44)의 발생이 중지 된다.
따라서, 상기와 같이 구성되어 동적하는 본 발명은, 시스템 운용이나 시혐 도중 보드 탈장 및 재 삽입시 또는 기타의 이유로 ASIC들내의 메모리 내용이 모두 지워질 경우 별도의 감시장치의 도움 없이 마스터 ASIC이 EEPROM의 내용을 읽어 다른 ASIC들을 초기화 시키므로 시스템의 안전성을 향상시키고 아울러 감시장치의 부하를 줄일 수 있는 효과가 있다.

Claims (2)

  1. 외부의 감시장치로부터의 어드레스, 데이타, 읽기/쓰기 신호 및 칩 인에이블 신호를 전달하며, 순간적으로 전원이 온/오프/온 되면 디스에이블 제어신호에 의해 전원 감시장치와의 연결을 끊는 래치수단(18,19,20,21)과 상기 래치수단을 거친 데이터를 저장하고 있는 EEPROM(10)과, 순간적으로 전원이 온/오프/온되면 상기 래치수단(18,19,20,21)으로 디스에이블 신호를 제공하며, 상기 EEPROM(10)에 읽기 어드레스를 제공하고, 다수의 ASIC(12)에 쓰기 어드레스를 제공하여 상기 EEPROM(10)내의 데이타가 데이타 버스를 통해 상기 다수의 ASIC(12)으로 전달되도록 제어하는 마스터 ASIC(11)과, 순간적으로 전원이 온/오프/온 되면 상기 마스터 ASIC(11)으로부터 초기화할 ASIC 칩 선택신호를 제공받아 초기화할 ASIC을 선택하는 디코더(22), 및 상기 EEPROM (10)과 마스 ASIC(11)과 래치수단(18, 19, 20, 21), 및 디코더 사이에 설치되어 상호간의 신호를 논리적으로 처리하여 전달하는 로직회로를 구비하는 것을 특징으로 하는 유니트 초기화 회로.
  2. 제1항에 있어서, 상기 마스터 ASIC(11)은, 메모리 읽기 신호(ROM_READ)와 전원 온(PWR ON) 리셋(SET) 신호를 논리곱 처리하는 AND-게이트(29)와, 상기 AND-게이트(29)의 출력 신호를 데이터 입력단과 리셋단으로 입력받고 클럭신호를 클럭단으로 입력받는 제1플립플롭(30)과, 상기 제1플립플롭(30)의 출력을 클럭단으로 입력받고 데이터 입력단에 전원이 인가되며, 상기 AND-게이트(29)의 출럭을 리셋신호로 입력받는 제2플립플롭(31)과, 상기 제2플립플롭(31)의 출력을 받아 카운터 인에이블 신호를 제공하는 NOR-게이트(32)와, 상기 NOR-게이트(32)로부터 인에이블 신호를 제공받고 클럭을 입력받아 카운터하여 어드레스와 초기화할 칩 선택신호를 출력하는 카운터(33)와, 상기 카운터(33)의 출력에 클럭단이 연결된 제3플립플롭(34)와, 상기 제3플립플롭(34)의 출력과 상기 제2플립플롭의 부출력을 논리합 처리하여 메모리 선택신호를 출력하는 OR-게이트(35)로 이루어지는 제어신호 발생회로를 포함하는 것을 특징으로 하는 유니트 초기화 회로.
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