JP2803428B2 - 入力バッファ - Google Patents
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- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に係わ
り、特にデータバスの入力バッファに関する。
り、特にデータバスの入力バッファに関する。
【０００２】
【従来の技術】従来のマイクロプロセッサなどの半導体
集積回路においては、外部バス上の情報を特定のタイミ
ングで取り込むためにバス制御回路で入力タイミングを
示す制御信号を生成し、外部バスの入力バッファ制御を
行なう方式が一般的である。以下にその従来例を示す。
集積回路においては、外部バス上の情報を特定のタイミ
ングで取り込むためにバス制御回路で入力タイミングを
示す制御信号を生成し、外部バスの入力バッファ制御を
行なう方式が一般的である。以下にその従来例を示す。
【０００３】図４はマイクロプロセッサとメモリインタ
ーフェースのモデルを示す図である。図４において、マ
イクロプロセッサ１５，メモリシステム１６，クロック
信号１７，アドレスバス１８はマイクロプロセッサ１５
からメモリ１６へアドレス信号をを送る線路，Ｒ／Ｗ信
号１９はロウ書き込み、ハイ読み出しでマイクロプロセ
ッサ１５からリードとライトを行なう信号，ＢＣＹＳＴ
信号２０はマイクロプロセッサ１５からバスサイクルの
開始を示す負論理の信号，ＤＡ信号２１はマイクロプロ
セッサ１５からデータアクセスのタイミングを示す負論
理の信号，双方向データバス２４はマイクロプロセッサ
１５とメモリシステム１６の間でデータを転送する線
路，ＲＥＡＤＹ信号２２はメモリシステム１６からデー
タ転送の準備ができたことを伝える負論理の信号，ＳＺ
ＲＱ信号２３はメモリシステム１６から１６ビット幅で
データを転送をする必要があることを伝える負論理の信
号，をそれぞれ示す。
ーフェースのモデルを示す図である。図４において、マ
イクロプロセッサ１５，メモリシステム１６，クロック
信号１７，アドレスバス１８はマイクロプロセッサ１５
からメモリ１６へアドレス信号をを送る線路，Ｒ／Ｗ信
号１９はロウ書き込み、ハイ読み出しでマイクロプロセ
ッサ１５からリードとライトを行なう信号，ＢＣＹＳＴ
信号２０はマイクロプロセッサ１５からバスサイクルの
開始を示す負論理の信号，ＤＡ信号２１はマイクロプロ
セッサ１５からデータアクセスのタイミングを示す負論
理の信号，双方向データバス２４はマイクロプロセッサ
１５とメモリシステム１６の間でデータを転送する線
路，ＲＥＡＤＹ信号２２はメモリシステム１６からデー
タ転送の準備ができたことを伝える負論理の信号，ＳＺ
ＲＱ信号２３はメモリシステム１６から１６ビット幅で
データを転送をする必要があることを伝える負論理の信
号，をそれぞれ示す。
【０００４】３２ビット幅のバスをもつマイクロプロセ
ッサの場合、システムコストを低減し、且つ１６ビット
の周辺装置とのインターフェイスをとる関係上から、バ
ス幅を１６ビットに制限してアクセスを行なう機能を用
意することが多い（バスサイジング機能）。ここでは、
まずはじめにバスサイジングがない場合のデータ転送に
ついて説明する。
ッサの場合、システムコストを低減し、且つ１６ビット
の周辺装置とのインターフェイスをとる関係上から、バ
ス幅を１６ビットに制限してアクセスを行なう機能を用
意することが多い（バスサイジング機能）。ここでは、
まずはじめにバスサイジングがない場合のデータ転送に
ついて説明する。
【０００５】図５はメモリリードバスサイクルのバスサ
イジングがない場合のタイミングチャートを示す図であ
る。次に図４と図５を参照してマイクロプロセッサ１５
とメモリシステム１６間のデータと制御信号との関係を
説明する。マイクロプロセッサ１５がメモリシステム１
６からデータを読み出す場合、まず読み出すメモリアド
レスをクロック信号１７の立上りに同期して、アドレス
バス１８に乗せ（６０１）、同時にＲ／Ｗ信号１９をハ
イレベルにし読み出し指定をし（６０２）、且つＢＣＹ
ＳＴ信号をアクティブにする（６０３）。メモリシステ
ム１６は、前記の入力信号群から、指定されたアドレス
に格納してある情報を準備し、データバス２４に出力す
る用意ができるまでＲＥＡＤＹ信号２２をインアクティ
ブにし続ける（６０４）。
イジングがない場合のタイミングチャートを示す図であ
る。次に図４と図５を参照してマイクロプロセッサ１５
とメモリシステム１６間のデータと制御信号との関係を
説明する。マイクロプロセッサ１５がメモリシステム１
６からデータを読み出す場合、まず読み出すメモリアド
レスをクロック信号１７の立上りに同期して、アドレス
バス１８に乗せ（６０１）、同時にＲ／Ｗ信号１９をハ
イレベルにし読み出し指定をし（６０２）、且つＢＣＹ
ＳＴ信号をアクティブにする（６０３）。メモリシステ
ム１６は、前記の入力信号群から、指定されたアドレス
に格納してある情報を準備し、データバス２４に出力す
る用意ができるまでＲＥＡＤＹ信号２２をインアクティ
ブにし続ける（６０４）。
【０００６】マイクロプロセッサ１５は、ＢＣＹＳＴ信
号２０を１クロックの間だけアクティブにした後、ＢＣ
ＹＳＴ信号２０をインアクティブにするかわりにＤＡ信
号２１をアクティブにしてメモリシステム１６からのＲ
ＥＡＤＹ信号２２を待つ（６０４）。メモリシステム１
６は読み出しを指定されたデータをデータバス２４に乗
せるとともに（６０７）、ＲＥＡＤＹ信号２２をアクテ
ィブにする（６０６）。マイクロプロセッサ１５は、Ｄ
Ａ信号２１をアクティブにしている間、クロックの立ち
下がりタイミングで１クロックごとにＲＥＡＤＹ信号２
２をサンプリングし、アクティブを検出したらその次の
クロックの立ち上りのタイミングでデータバス２４上の
データを内部のバッファに取り込む（６０８）。
号２０を１クロックの間だけアクティブにした後、ＢＣ
ＹＳＴ信号２０をインアクティブにするかわりにＤＡ信
号２１をアクティブにしてメモリシステム１６からのＲ
ＥＡＤＹ信号２２を待つ（６０４）。メモリシステム１
６は読み出しを指定されたデータをデータバス２４に乗
せるとともに（６０７）、ＲＥＡＤＹ信号２２をアクテ
ィブにする（６０６）。マイクロプロセッサ１５は、Ｄ
Ａ信号２１をアクティブにしている間、クロックの立ち
下がりタイミングで１クロックごとにＲＥＡＤＹ信号２
２をサンプリングし、アクティブを検出したらその次の
クロックの立ち上りのタイミングでデータバス２４上の
データを内部のバッファに取り込む（６０８）。
【０００７】以上の動作により、マイクロプロセッサ１
５は任意のアドレスをメモリシステム１６から読み出す
ことができる。
５は任意のアドレスをメモリシステム１６から読み出す
ことができる。
【０００８】次にバスサイジングがある場合について、
図４及びバスサイジング時のタイミィングチャートを示
す図６を用いて説明する。ここで示す例では、ＳＺＲＱ
信号２３を使って３２ビットのデータを１６ビットづつ
２回に分けて転送することができる。図５において、メ
モリシステム１６のデータ出力準備ができるまでＲＥＡ
ＤＹ信号２２を使ってマイクロプロセッサ１５のバスサ
イクルを延長したようにＳＺＲＱ信号２３を使ってその
バスサイクルがサイジングされていることをマイクロプ
ロセッサ１５に伝え、上位１６ビットの転送のための追
加バスサイクルの発行を要求することができる。マイク
ロプロセッサ１５がメモリシステム１６から３２ビット
データを読み出そうとする場合、まず読み出すメモリア
ドレスをクロック信号１７の立ち上りに同期してアドレ
スバス１８に乗せ（７０１）、同時にＲ／Ｗ信号１９を
ハイレベルにし（７０２）、ＢＣＹＳＴ信号２０をアク
ティブ（ロウレベル）にする（７０３）。メモリシステ
ム１６はこれらの入力信号から、指定されたアドレスに
格納してある情報を準備し、データバス２４に出力する
用意ができるまでＲＥＡＤＹ信号２２をインアクティブ
（ハイレベル）にし続ける（７０５）。マイクロプロセ
ッサ１５は、ＢＣＹＳＴ信号２０を１クロックの間だけ
アクティブにした後、ＢＣＹＳＴ信号２０をインアクテ
ィブ（ハイレベル）にするかわりにＤＡ信号２１をアク
ティブ（ロウレベル）にして、メモリシステム１６から
のＲＥＡＤＹ信号２２を待つ（７０４）。
図４及びバスサイジング時のタイミィングチャートを示
す図６を用いて説明する。ここで示す例では、ＳＺＲＱ
信号２３を使って３２ビットのデータを１６ビットづつ
２回に分けて転送することができる。図５において、メ
モリシステム１６のデータ出力準備ができるまでＲＥＡ
ＤＹ信号２２を使ってマイクロプロセッサ１５のバスサ
イクルを延長したようにＳＺＲＱ信号２３を使ってその
バスサイクルがサイジングされていることをマイクロプ
ロセッサ１５に伝え、上位１６ビットの転送のための追
加バスサイクルの発行を要求することができる。マイク
ロプロセッサ１５がメモリシステム１６から３２ビット
データを読み出そうとする場合、まず読み出すメモリア
ドレスをクロック信号１７の立ち上りに同期してアドレ
スバス１８に乗せ（７０１）、同時にＲ／Ｗ信号１９を
ハイレベルにし（７０２）、ＢＣＹＳＴ信号２０をアク
ティブ（ロウレベル）にする（７０３）。メモリシステ
ム１６はこれらの入力信号から、指定されたアドレスに
格納してある情報を準備し、データバス２４に出力する
用意ができるまでＲＥＡＤＹ信号２２をインアクティブ
（ハイレベル）にし続ける（７０５）。マイクロプロセ
ッサ１５は、ＢＣＹＳＴ信号２０を１クロックの間だけ
アクティブにした後、ＢＣＹＳＴ信号２０をインアクテ
ィブ（ハイレベル）にするかわりにＤＡ信号２１をアク
ティブ（ロウレベル）にして、メモリシステム１６から
のＲＥＡＤＹ信号２２を待つ（７０４）。
【０００９】メモリシステム１６は、読み出しを指定さ
れた３２ビットのデータのうち、下位１６ビットだけを
データバス２４の下位１６ビットに乗せる（７０９）、
と同時にＲＥＡＤＹ信号とＳＺＲＱ信号２３をアクティ
ブにする（７０６，７０７）。マイクロプロセッサ１５
は、ＤＡ信号２１をアクティブにしている間、クロック
信号１７の立ち下りのタイミングで１クロックごとにＲ
ＥＡＤＹ信号２２とＳＺＲＱ信号２３をサンプリング
し、ＲＥＡＤＹ信号２２のアクティブレベルを検出する
と、その次のクロックの立ち上りのタイミングでデータ
バス２４上のデータを内部バッファに取り込む（７１
０）。このとき、同時に検出したＳＺＲＱ信号２３がア
クティブであったことから、マイクロプロセッサ１５は
データバス２４から読み込んだデータが下位１６ビット
しか有効ではなく、上位１６ビットのための追加バスサ
イクルを発行する必要があることを認識する。続けてア
ドレスバス１８，Ｒ／Ｗ信号１９，ＢＣＹＳＴ信号２
０，ＤＡ信号２１，により再度バスサイクルを発行す
る。追加バスサイクルによる上位１６ビットの読み込み
は、下位１６ビットの読み込みバスサイクルの動作と同
様であるので、説明は省略する。
れた３２ビットのデータのうち、下位１６ビットだけを
データバス２４の下位１６ビットに乗せる（７０９）、
と同時にＲＥＡＤＹ信号とＳＺＲＱ信号２３をアクティ
ブにする（７０６，７０７）。マイクロプロセッサ１５
は、ＤＡ信号２１をアクティブにしている間、クロック
信号１７の立ち下りのタイミングで１クロックごとにＲ
ＥＡＤＹ信号２２とＳＺＲＱ信号２３をサンプリング
し、ＲＥＡＤＹ信号２２のアクティブレベルを検出する
と、その次のクロックの立ち上りのタイミングでデータ
バス２４上のデータを内部バッファに取り込む（７１
０）。このとき、同時に検出したＳＺＲＱ信号２３がア
クティブであったことから、マイクロプロセッサ１５は
データバス２４から読み込んだデータが下位１６ビット
しか有効ではなく、上位１６ビットのための追加バスサ
イクルを発行する必要があることを認識する。続けてア
ドレスバス１８，Ｒ／Ｗ信号１９，ＢＣＹＳＴ信号２
０，ＤＡ信号２１，により再度バスサイクルを発行す
る。追加バスサイクルによる上位１６ビットの読み込み
は、下位１６ビットの読み込みバスサイクルの動作と同
様であるので、説明は省略する。
【００１０】次に、従来の入力バッファ（点線内側）の
回路図を示す図７を用いて説明する。従来の入力バッフ
ァは、ＮＯＲゲート１２は下位データ入力端子４と、Ｒ
ＥＡＤＹ端子３をラッチ７及びラッチ８を介してその出
力端とを２入力端にそれぞれ接続する。ＮＯＲゲート１
２の出力端をデータラッチ１４のデータ入力端に接続す
る。ＮＯＲゲート１１は上位データ入力端子１及び前記
ラッチ８の出力端を２入力端とそれぞれ接続し、その出
力をデータラッチ１３の入力端と接続する。前記データ
ラッチ１３，１４の出力端をそれぞれ入力バッファの出
力端とするように構成する。なお、前記の構成は実際に
は１６組あるが図面の簡単化のため１組とする。
回路図を示す図７を用いて説明する。従来の入力バッフ
ァは、ＮＯＲゲート１２は下位データ入力端子４と、Ｒ
ＥＡＤＹ端子３をラッチ７及びラッチ８を介してその出
力端とを２入力端にそれぞれ接続する。ＮＯＲゲート１
２の出力端をデータラッチ１４のデータ入力端に接続す
る。ＮＯＲゲート１１は上位データ入力端子１及び前記
ラッチ８の出力端を２入力端とそれぞれ接続し、その出
力をデータラッチ１３の入力端と接続する。前記データ
ラッチ１３，１４の出力端をそれぞれ入力バッファの出
力端とするように構成する。なお、前記の構成は実際に
は１６組あるが図面の簡単化のため１組とする。
【００１１】ここで、前記構成要素の機能を説明する。
上位データ入力端子１は、データバス２４の上位１６ビ
ットを入力する。下位データ入力端子４は、データバス
２４の下位１６ビットを入力する。ＲＥＡＤＹ端子３
は、外部からデータ転送の準備ができたことを伝える負
論理の信号を入力する。ラッチ７，８は、ＲＥＡＤＹ端
子３から非同期で入力する信号を、クロック信号の立ち
上りのタイミングで同期化して入力バッファのＩＲＥＡ
ＤＹ信号８０とする。ＮＯＲゲート１１，１２は、それ
ぞれ上位データ入力端子１と下位データ入力端子４をＩ
ＲＥＡＤＹ信号８０がロウレベル以外の期間をマスクし
その出力をロウレベルにする。データラッチ１３は、Ｎ
ＯＲゲート１１の出力をクロック信号の立ち上りのタイ
ミングで保持する。データラッチ１４は、ＮＯＲゲート
１２の出力をクロック信号の立ち上りのタイミングで保
持する。クロック信号ＣＬＫ，反転クロック信号ＣＬＫ
Ｂは、相互間で位相遅れによるハイレベル同志又はロウ
レベル同志の信号の重なりはないものとする。
上位データ入力端子１は、データバス２４の上位１６ビ
ットを入力する。下位データ入力端子４は、データバス
２４の下位１６ビットを入力する。ＲＥＡＤＹ端子３
は、外部からデータ転送の準備ができたことを伝える負
論理の信号を入力する。ラッチ７，８は、ＲＥＡＤＹ端
子３から非同期で入力する信号を、クロック信号の立ち
上りのタイミングで同期化して入力バッファのＩＲＥＡ
ＤＹ信号８０とする。ＮＯＲゲート１１，１２は、それ
ぞれ上位データ入力端子１と下位データ入力端子４をＩ
ＲＥＡＤＹ信号８０がロウレベル以外の期間をマスクし
その出力をロウレベルにする。データラッチ１３は、Ｎ
ＯＲゲート１１の出力をクロック信号の立ち上りのタイ
ミングで保持する。データラッチ１４は、ＮＯＲゲート
１２の出力をクロック信号の立ち上りのタイミングで保
持する。クロック信号ＣＬＫ，反転クロック信号ＣＬＫ
Ｂは、相互間で位相遅れによるハイレベル同志又はロウ
レベル同志の信号の重なりはないものとする。
【００１２】次に、図５，図６に示すタイミングチャー
ト，及び図７に示す回路図を用いて従来例の動作を説明
する。
ト，及び図７に示す回路図を用いて従来例の動作を説明
する。
【００１３】タイミング６０６でメモリシステム１６が
アクティブにしたＲＥＡＤＹ信号２２は、ＲＥＡＤＹ端
子３に印加され、ラッチ７，８によりクロック信号の立
ち下りに同期化された後、ＮＯＲゲート１１，１２を制
御することにより、上位データ入力端子１と下位データ
入力端子４から入力したデータを、それぞれデータラッ
チ１３，１４に印加する。データラッチ１３，１４はそ
れぞれクロックの立ち上りに同期して、入力したデータ
を保持する。
アクティブにしたＲＥＡＤＹ信号２２は、ＲＥＡＤＹ端
子３に印加され、ラッチ７，８によりクロック信号の立
ち下りに同期化された後、ＮＯＲゲート１１，１２を制
御することにより、上位データ入力端子１と下位データ
入力端子４から入力したデータを、それぞれデータラッ
チ１３，１４に印加する。データラッチ１３，１４はそ
れぞれクロックの立ち上りに同期して、入力したデータ
を保持する。
【００１４】図６に示したバスサイジングの場合も、回
路の動作は同様であり、１回目のバスサイクルで入力す
る下位データと、２回目のバスサイクルによって入力す
る上位データはマイクロプロセッサ１５内部の処理で合
成し、３２ビットデータとして使われる。ところが、入
力バッファ自体にはバスサイジングされていることが伝
えられていないため、下位データ入力端子４にしかデー
タが印加されていないにもかかわらず、上位のデータラ
ッチ１３，下位のデータラッチ１４ともにＲＥＡＤＹ信
号２２のアクティブを検出して、その次のクロックＣＬ
ＫＢの立ち上りのタイミングによりデータバス上の値を
ラッチしてしまうことになる。このとき、データバスに
接続された上位データ入力端子１は駆動されていないた
めに中間電位になっている可能性があるが、上位のデー
タラッチ１３はそのまま上位データ入力端子１の電位状
態を保持してしまう。これは低消費電力化のために、入
力バッファの回路をＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａ
ｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）構成にした場合でも、データバスの電位が中間
電位のときは、入力バッファの上位データ側の回路を構
成するＰチャネル型絶縁ゲート電界効果トランジスタと
Ｎチャネル型絶縁ゲート電界効果トランジスタの両方が
同時に導通状態となることにより、電源線から接地線に
貫通電流が流れる状態となり、消費電力が増大するとい
う欠点を有する。
路の動作は同様であり、１回目のバスサイクルで入力す
る下位データと、２回目のバスサイクルによって入力す
る上位データはマイクロプロセッサ１５内部の処理で合
成し、３２ビットデータとして使われる。ところが、入
力バッファ自体にはバスサイジングされていることが伝
えられていないため、下位データ入力端子４にしかデー
タが印加されていないにもかかわらず、上位のデータラ
ッチ１３，下位のデータラッチ１４ともにＲＥＡＤＹ信
号２２のアクティブを検出して、その次のクロックＣＬ
ＫＢの立ち上りのタイミングによりデータバス上の値を
ラッチしてしまうことになる。このとき、データバスに
接続された上位データ入力端子１は駆動されていないた
めに中間電位になっている可能性があるが、上位のデー
タラッチ１３はそのまま上位データ入力端子１の電位状
態を保持してしまう。これは低消費電力化のために、入
力バッファの回路をＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａ
ｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）構成にした場合でも、データバスの電位が中間
電位のときは、入力バッファの上位データ側の回路を構
成するＰチャネル型絶縁ゲート電界効果トランジスタと
Ｎチャネル型絶縁ゲート電界効果トランジスタの両方が
同時に導通状態となることにより、電源線から接地線に
貫通電流が流れる状態となり、消費電力が増大するとい
う欠点を有する。
【００１５】
【発明が解決しようとする課題】上述した従来の入力バ
ッファは、バスサイジング時に、データバスの上位デー
タ側は外部からドライブされないため中間電位になって
いる可能性があり、入力バッファの上位データ側の回路
であるデータラッチ１３はその中間電位を取り込んでし
まう。この場合、データラッチ１３を構成しているトラ
ンジスタが線形領域で安定してしまい、回路構成がＣＭ
ＯＳであっても電源線から前記トランジスタを介して接
地線に貫通電流が流れるために、消費電流が増大してし
まうという欠点を有している。
ッファは、バスサイジング時に、データバスの上位デー
タ側は外部からドライブされないため中間電位になって
いる可能性があり、入力バッファの上位データ側の回路
であるデータラッチ１３はその中間電位を取り込んでし
まう。この場合、データラッチ１３を構成しているトラ
ンジスタが線形領域で安定してしまい、回路構成がＣＭ
ＯＳであっても電源線から前記トランジスタを介して接
地線に貫通電流が流れるために、消費電流が増大してし
まうという欠点を有している。
【００１６】本発明の目的は、このような従来の欠点を
除去することにより、データバスの中間電位によるトラ
ンジスタの貫通電流が流れない回路構成の入力バッファ
を提供することにある。
除去することにより、データバスの中間電位によるトラ
ンジスタの貫通電流が流れない回路構成の入力バッファ
を提供することにある。
【００１７】
【課題を解決するための手段】本発明の特徴は、データ
バスの一部分に接続し、第１の所定のデータを入力する
第１のデータ入力端子群と、データバスの他の部分に接
続し、第２の所定のデータを入力する第２のデータ入力
端子群と、データバス上の前記第１の所定のデータが有
効であることを示す第１の制御信号を入力する端子とを
有し、前記第１の所定のデータと前記第２の所定のデー
タを内部で連結することができるマイクロプロセッサに
おいて、前記マイクロプロセッサに入力した前記第１の
所定のデータを、前記第１の制御信号を用いてマスクま
たは通過させるとともにその出力を保持し、且つ前記マ
イクロプロセッサに入力した前記第２の所定のデータ
を、前記第２の所定のデータが無効であることを示す第
２の制御信号及び前記第１の制御信号を用いてマスクま
たは通過させるとともに、その出力を保持する手段を備
えることにある。
バスの一部分に接続し、第１の所定のデータを入力する
第１のデータ入力端子群と、データバスの他の部分に接
続し、第２の所定のデータを入力する第２のデータ入力
端子群と、データバス上の前記第１の所定のデータが有
効であることを示す第１の制御信号を入力する端子とを
有し、前記第１の所定のデータと前記第２の所定のデー
タを内部で連結することができるマイクロプロセッサに
おいて、前記マイクロプロセッサに入力した前記第１の
所定のデータを、前記第１の制御信号を用いてマスクま
たは通過させるとともにその出力を保持し、且つ前記マ
イクロプロセッサに入力した前記第２の所定のデータ
を、前記第２の所定のデータが無効であることを示す第
２の制御信号及び前記第１の制御信号を用いてマスクま
たは通過させるとともに、その出力を保持する手段を備
えることにある。
【００１８】本発明の構成は、前記手段は、前記第１の
制御信号を内部クロック信号で同期化した信号と、前記
第１のデータ入力端子群から選ばれた第１のデータ入力
端子の入力信号とを入力する第１のＮＯＲゲートの出力
信号を第１のデータラッチに印加とするとともに、前記
第２の制御信号を内部クロック信号で同期化した信号と
前記第１の制御信号を内部クロック信号で同期化した信
号の反転信号とを入力とするＮＡＮＤゲートの出力と、
前記第２のデータ入力端子群から選ばれた第２のデータ
入力端子の入力信号とを入力とする第２のＮＯＲゲート
の出力信号を第２のデータラッチに印加し、且つ前記第
１のデータラッチと第２のデータラッチの出力をそれぞ
れ信号出力とすることができる。
制御信号を内部クロック信号で同期化した信号と、前記
第１のデータ入力端子群から選ばれた第１のデータ入力
端子の入力信号とを入力する第１のＮＯＲゲートの出力
信号を第１のデータラッチに印加とするとともに、前記
第２の制御信号を内部クロック信号で同期化した信号と
前記第１の制御信号を内部クロック信号で同期化した信
号の反転信号とを入力とするＮＡＮＤゲートの出力と、
前記第２のデータ入力端子群から選ばれた第２のデータ
入力端子の入力信号とを入力とする第２のＮＯＲゲート
の出力信号を第２のデータラッチに印加し、且つ前記第
１のデータラッチと第２のデータラッチの出力をそれぞ
れ信号出力とすることができる。
【００１９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２０】図１は本発明の入力バッファ（点線内側）
の一実施例を示す回路図である。本実施例の入力バッフ
ァは、図１に示すように、第１のＮＯＲゲート（以下、
ＮＯＲゲート１２）は下位データ入力端子４と、ＲＥＡ
ＤＹ端子３をラッチ７及びラッチ８を介してその出力端
とを２入力端にそれぞれ接続する。ＮＯＲゲート１２の
出力端を第１のデータラッチ（以下、データラッチ１
４）のデータ入力端に接続する。ＮＡＮＤゲート１０は
ＳＺＲＱ端子をラッチ５及びラッチ６を介してその出力
端と、前記ラッチ８の出力をインバータ９を介してその
出力とを２入力端にそれぞれ接続する。ＮＡＮＤゲート
１０の出力端と上位データ入力端子１とを第２のＮＯＲ
ゲート（以下、ＮＯＲゲート１１）の２入力端とそれぞ
れ接続し、その出力を第２のデータラッチ（以下、デー
タラッチ１３）の入力端と接続する。前記データラッチ
１３，１４の出力端をそれぞれ入力バッファの出力端と
するように構成する。なお、前記の構成は実際には１６
組あるが図面の簡単化のため１組とする。
の一実施例を示す回路図である。本実施例の入力バッフ
ァは、図１に示すように、第１のＮＯＲゲート（以下、
ＮＯＲゲート１２）は下位データ入力端子４と、ＲＥＡ
ＤＹ端子３をラッチ７及びラッチ８を介してその出力端
とを２入力端にそれぞれ接続する。ＮＯＲゲート１２の
出力端を第１のデータラッチ（以下、データラッチ１
４）のデータ入力端に接続する。ＮＡＮＤゲート１０は
ＳＺＲＱ端子をラッチ５及びラッチ６を介してその出力
端と、前記ラッチ８の出力をインバータ９を介してその
出力とを２入力端にそれぞれ接続する。ＮＡＮＤゲート
１０の出力端と上位データ入力端子１とを第２のＮＯＲ
ゲート（以下、ＮＯＲゲート１１）の２入力端とそれぞ
れ接続し、その出力を第２のデータラッチ（以下、デー
タラッチ１３）の入力端と接続する。前記データラッチ
１３，１４の出力端をそれぞれ入力バッファの出力端と
するように構成する。なお、前記の構成は実際には１６
組あるが図面の簡単化のため１組とする。
【００２１】ここで、前記構成要素の機能を説明する。
【００２２】上位データ入力端子１はデータバスの上位
１６ビットに接続する。下位データ入力端子４はデータ
バスの下位１６ビットに接続する。ＲＥＡＤＹ端子３は
外部からデータ転送の準備ができたこと伝える負論理の
信号の入力。ラッチ７，８はＲＥＡＤＹ入力端子３から
非同期で入力する信号をクロック信号の立ち上りのタイ
ミングに同期化する。ＮＯＲゲート１１，１２はそれぞ
れ上位データ入力信号、下位データ入力信号をゼロにマ
スクする。上位データラッチ１３はＮＯＲゲート１１の
出力をクロックの立ち上りのタイミングで保持する。下
位データラッチ１４はＮＯＲゲート１２の出力をクロッ
クの立ち上りのタイミングで保持する。
１６ビットに接続する。下位データ入力端子４はデータ
バスの下位１６ビットに接続する。ＲＥＡＤＹ端子３は
外部からデータ転送の準備ができたこと伝える負論理の
信号の入力。ラッチ７，８はＲＥＡＤＹ入力端子３から
非同期で入力する信号をクロック信号の立ち上りのタイ
ミングに同期化する。ＮＯＲゲート１１，１２はそれぞ
れ上位データ入力信号、下位データ入力信号をゼロにマ
スクする。上位データラッチ１３はＮＯＲゲート１１の
出力をクロックの立ち上りのタイミングで保持する。下
位データラッチ１４はＮＯＲゲート１２の出力をクロッ
クの立ち上りのタイミングで保持する。
【００２３】ＳＺＲＱ入力端子２はメモリシステム１６
からマイクロプロセッサ１５にバスサイジング要求を伝
える負論理の信号を入力。ラッチ５，６はＳＺＲＱ入力
端子２から非同期で入力する信号をクロック信号の立ち
上りのタイミングに同期化して、ＩＳＺＲＱ信号６０を
生成する。インバータ９はＩＲＥＡＤＹ信号８０を反転
する。ＮＡＮＤゲート１０はインバータ９の出力とＩＳ
ＺＲＱ信号６０の論理積の反転をとり、上位データ入力
端子１が使用されていない場合のマスク信号を生成す
る。上位データマスク信号１００はＮＡＮＤゲート１０
の出力信号である。下位データマスク信号８０はラッチ
８の出力信号である。なお、図１に示す本発明の入力バ
ッファの回路図において、ＣＬＫ，ＣＬＫＢと期した信
号はそれぞれ入力したクロック信号及びその反転信号で
あり、お互いに位相遅れによるハイレベル同志またはロ
ウレベル同志の重なりはないものとする。また、上位デ
ータ入力端子１、下位データ入力端子４、ＮＯＲゲート
１１、１２、データラッチ１３、データラッチ１４は、
実際にはそれぞれ１６個ずつあるが、図面の簡略化のた
めそれぞれ１個を用いて説明する。
からマイクロプロセッサ１５にバスサイジング要求を伝
える負論理の信号を入力。ラッチ５，６はＳＺＲＱ入力
端子２から非同期で入力する信号をクロック信号の立ち
上りのタイミングに同期化して、ＩＳＺＲＱ信号６０を
生成する。インバータ９はＩＲＥＡＤＹ信号８０を反転
する。ＮＡＮＤゲート１０はインバータ９の出力とＩＳ
ＺＲＱ信号６０の論理積の反転をとり、上位データ入力
端子１が使用されていない場合のマスク信号を生成す
る。上位データマスク信号１００はＮＡＮＤゲート１０
の出力信号である。下位データマスク信号８０はラッチ
８の出力信号である。なお、図１に示す本発明の入力バ
ッファの回路図において、ＣＬＫ，ＣＬＫＢと期した信
号はそれぞれ入力したクロック信号及びその反転信号で
あり、お互いに位相遅れによるハイレベル同志またはロ
ウレベル同志の重なりはないものとする。また、上位デ
ータ入力端子１、下位データ入力端子４、ＮＯＲゲート
１１、１２、データラッチ１３、データラッチ１４は、
実際にはそれぞれ１６個ずつあるが、図面の簡略化のた
めそれぞれ１個を用いて説明する。
【００２４】次に、本実施例の動作について説明する。
【００２５】図１に示す入力バッファ（点線内側）の一
実施例の回路図、図２に示すそのタイミングチャートを
用いて、通常動作をまず説明する。タイミング２０１で
メモリシステム１６がアクティブにしたＲＥＡＤＹ信号
２２はラッチ７，８によりクロックの立ち上りに同期化
され、ＩＲＥＡＤＹ信号になる（２０２）。インバータ
９はＩＲＥＡＤＹ信号を反転し、ＮＡＮＤゲート９に入
力する。ＳＺＲＱ信号はハイレベル（インアクティブ）
のままであるため、ラッチ５，６を通過した後、ＩＳＺ
ＲＱ信号６０をハイレベルにする（２０３）。ＮＡＮＤ
ゲート９がＩＲＥＡＤＹ信号８０と反転ＩＳＺＲＱ信号
６０の論理積の反転をとり、上位データマスク信号１０
０を生成する。この信号はＩＳＺＲＱ信号６０がハイレ
ベルのままのため、ＩＲＥＡＤＹ信号８０と同じタイミ
ングでロウレベルとなり（２０４）、ＮＯＲゲート１１
を制御して上位データ入力端子１から入力したデータを
データラッチ１３に送る。データラッチ１３はクロック
の立ち上り同期で、入力したデータを保持する（２０
６）。下位データ側もＩＳＺＲＱ信号をマスク条件に使
っていないだけであり、動作は同様である。
実施例の回路図、図２に示すそのタイミングチャートを
用いて、通常動作をまず説明する。タイミング２０１で
メモリシステム１６がアクティブにしたＲＥＡＤＹ信号
２２はラッチ７，８によりクロックの立ち上りに同期化
され、ＩＲＥＡＤＹ信号になる（２０２）。インバータ
９はＩＲＥＡＤＹ信号を反転し、ＮＡＮＤゲート９に入
力する。ＳＺＲＱ信号はハイレベル（インアクティブ）
のままであるため、ラッチ５，６を通過した後、ＩＳＺ
ＲＱ信号６０をハイレベルにする（２０３）。ＮＡＮＤ
ゲート９がＩＲＥＡＤＹ信号８０と反転ＩＳＺＲＱ信号
６０の論理積の反転をとり、上位データマスク信号１０
０を生成する。この信号はＩＳＺＲＱ信号６０がハイレ
ベルのままのため、ＩＲＥＡＤＹ信号８０と同じタイミ
ングでロウレベルとなり（２０４）、ＮＯＲゲート１１
を制御して上位データ入力端子１から入力したデータを
データラッチ１３に送る。データラッチ１３はクロック
の立ち上り同期で、入力したデータを保持する（２０
６）。下位データ側もＩＳＺＲＱ信号をマスク条件に使
っていないだけであり、動作は同様である。
【００２６】下位データマスク信号８０はＩＲＥＡＤＹ
信号をそのまま使っているため、タイミング２０５でロ
ウレベルとなり、ＮＯＲゲート１２を制御して下位デー
タ入力端子４から入力したデータをデータラッチ１４に
送る。データラッチ１４はクロックの立ち上りに同期し
て入力したデータを保持する（２０７）。
信号をそのまま使っているため、タイミング２０５でロ
ウレベルとなり、ＮＯＲゲート１２を制御して下位デー
タ入力端子４から入力したデータをデータラッチ１４に
送る。データラッチ１４はクロックの立ち上りに同期し
て入力したデータを保持する（２０７）。
【００２７】次に、図１に示す入力バッファの回路図、
図３に示すそのタイミングチャートを参照して、バスサ
イジングにより上位データ入力端子に入力する信号が無
効となる場合の動作を説明する。
図３に示すそのタイミングチャートを参照して、バスサ
イジングにより上位データ入力端子に入力する信号が無
効となる場合の動作を説明する。
【００２８】タイミング３０１でメモリシステム１６が
アクティブにしたＲＥＡＤＹ信号２２は、ラッチ７，８
によりクロックの立ち上りに同期した信号に同期化さ
れ、ＩＲＥＡＤＹ信号８０になる（３０２）。インバー
タ９はＩＲＥＡＤＹ信号８０を反転し、ＮＡＮＤゲート
１０に入力する。このとき同じタイミングでメモリシス
テム１６はＳＺＲＱ信号２３をロウレベル（アクティ
ブ）にすることにより（３０３）、このバスサイクルが
サイジングされていることをマイクロプロセッサ１５に
伝える。ＳＺＲＱ信号２３は、ラッチ５，６によりクロ
ック信号の立ち下りに同期の信号に同期化されて、ＩＳ
ＺＲＱ信号６０になる（３０４）。ＮＡＮＤゲート１０
は、ＩＲＥＡＤＹ信号８０のインバータ９による反転信
号と、ＩＳＺＲＱ信号６０とのＮＡＮＤをとり、上位デ
ータマスク信号１００を生成する。ＩＲＥＡＤＹ信号８
０の反転信号がロウレベルのときは、ＩＳＺＲＱ信号６
０がハイレベル、ＩＲＥＡＤＹ信号８の反転信号がハイ
レベルのときはＩＳＺＲＱ信号６０がロウレベルにある
ため、上位データマスク信号１００は常にハイレベルと
なる。これにより、ＮＯＲゲート１１の出力は常にロウ
レベレとなり、データラッチ１３はそのロウレベルを保
持する。従って上位データ入力端子１が中間電位であっ
た場合にも、上位データラッチ１３はその中間電位を保
持することはない（３０６）。下位データ側は、ＩＳＺ
ＲＱ信号６０がマスク信号の生成に使われていないた
め、上位データ側とは動作が異なる。
アクティブにしたＲＥＡＤＹ信号２２は、ラッチ７，８
によりクロックの立ち上りに同期した信号に同期化さ
れ、ＩＲＥＡＤＹ信号８０になる（３０２）。インバー
タ９はＩＲＥＡＤＹ信号８０を反転し、ＮＡＮＤゲート
１０に入力する。このとき同じタイミングでメモリシス
テム１６はＳＺＲＱ信号２３をロウレベル（アクティ
ブ）にすることにより（３０３）、このバスサイクルが
サイジングされていることをマイクロプロセッサ１５に
伝える。ＳＺＲＱ信号２３は、ラッチ５，６によりクロ
ック信号の立ち下りに同期の信号に同期化されて、ＩＳ
ＺＲＱ信号６０になる（３０４）。ＮＡＮＤゲート１０
は、ＩＲＥＡＤＹ信号８０のインバータ９による反転信
号と、ＩＳＺＲＱ信号６０とのＮＡＮＤをとり、上位デ
ータマスク信号１００を生成する。ＩＲＥＡＤＹ信号８
０の反転信号がロウレベルのときは、ＩＳＺＲＱ信号６
０がハイレベル、ＩＲＥＡＤＹ信号８の反転信号がハイ
レベルのときはＩＳＺＲＱ信号６０がロウレベルにある
ため、上位データマスク信号１００は常にハイレベルと
なる。これにより、ＮＯＲゲート１１の出力は常にロウ
レベレとなり、データラッチ１３はそのロウレベルを保
持する。従って上位データ入力端子１が中間電位であっ
た場合にも、上位データラッチ１３はその中間電位を保
持することはない（３０６）。下位データ側は、ＩＳＺ
ＲＱ信号６０がマスク信号の生成に使われていないた
め、上位データ側とは動作が異なる。
【００２９】下位データ側は、下位データマスク信号８
０としてＩＲＥＡＤＹ信号８０をそのまま使っているた
め、タイミング３０５でロウレベルとなり、ＮＯＲゲー
ト１２を制御して下位データ入力端子４から入力したデ
ータをデータラッチ１４に送る。下位データラッチ１４
はクロック信号の立ち上りに同期して入力したデータを
保持する（３０７）。タイミング３０４でＩＳＺＲＱ信
号６０としてラッチしたＳＺＲＱ信号２３がアクティブ
であったことから、マイクロプロセッサ１５は、データ
バス２４から読み込んだデータは下位１６ビットしか有
効ではなく、上位１６ビットのために追加バスサイクル
を発行する必要があることを認識し、続けてアドレスバ
ス１８、Ｒ／Ｗ信号１９、ＢＣＹＳＴ信号２０、ＤＡ信
号２１、により再度バスサイクルを発行する。追加バス
サイクルによる上位１６ビットの読み込みは、下位１６
ビットの読み込みバスサイクルの動作と同様であるため
説明は省略する。
０としてＩＲＥＡＤＹ信号８０をそのまま使っているた
め、タイミング３０５でロウレベルとなり、ＮＯＲゲー
ト１２を制御して下位データ入力端子４から入力したデ
ータをデータラッチ１４に送る。下位データラッチ１４
はクロック信号の立ち上りに同期して入力したデータを
保持する（３０７）。タイミング３０４でＩＳＺＲＱ信
号６０としてラッチしたＳＺＲＱ信号２３がアクティブ
であったことから、マイクロプロセッサ１５は、データ
バス２４から読み込んだデータは下位１６ビットしか有
効ではなく、上位１６ビットのために追加バスサイクル
を発行する必要があることを認識し、続けてアドレスバ
ス１８、Ｒ／Ｗ信号１９、ＢＣＹＳＴ信号２０、ＤＡ信
号２１、により再度バスサイクルを発行する。追加バス
サイクルによる上位１６ビットの読み込みは、下位１６
ビットの読み込みバスサイクルの動作と同様であるため
説明は省略する。
【００３０】
【発明の効果】以上説明したように、本発明の入力バッ
ファは、バスサイジングのときにメモリシステ１６から
マイクロプロセッサ１５にバスサイジング要求を伝える
ＳＺＲＱ信号２３とデータ転送準備が出来たことを伝え
るＲＥＡＤＹ信号２２を入力すＮＡＮＤゲート１０の出
力をＮＯＲゲート１１の一方の入力に印加することによ
り、ＮＯＲゲート１１の他方の入力に印加される上位デ
ータ信号をマスクする。
ファは、バスサイジングのときにメモリシステ１６から
マイクロプロセッサ１５にバスサイジング要求を伝える
ＳＺＲＱ信号２３とデータ転送準備が出来たことを伝え
るＲＥＡＤＹ信号２２を入力すＮＡＮＤゲート１０の出
力をＮＯＲゲート１１の一方の入力に印加することによ
り、ＮＯＲゲート１１の他方の入力に印加される上位デ
ータ信号をマスクする。
【００３１】従って、上位データ入力端子１を接続する
データバスの電位が中間電位であっても、ＮＯＲゲート
１１の出力はローレベルとなり、データラッチ１３はそ
のローレベルを保持するため、中間電位になることはな
く、貫通電流も流れないため消費電力を低減するという
効果を有している。
データバスの電位が中間電位であっても、ＮＯＲゲート
１１の出力はローレベルとなり、データラッチ１３はそ
のローレベルを保持するため、中間電位になることはな
く、貫通電流も流れないため消費電力を低減するという
効果を有している。
【図１】本発明の入力バッファ（点線内側）の一実施例
を示す回路図である。
を示す回路図である。
【図２】本実施例の入力バッファにおける動作の一例を
示すタイムチャート（バスサイジングなし）である。
示すタイムチャート（バスサイジングなし）である。
【図３】本実施例の入力バッファにおける動作の一例を
示すタイムチャート（バスサイジング時）である。
示すタイムチャート（バスサイジング時）である。
【図４】本実施例及び従来例におけるＭＰＵ−メモリシ
ステムインターフエース図である。
ステムインターフエース図である。
【図５】従来例の入力バッファにおける動作の一例を示
すタイムチャート（バスサイジングなし）である。
すタイムチャート（バスサイジングなし）である。
【図６】従来例の入力バッファにおける動作の一例を示
すタイムチャート（バスサイジング時）である。
すタイムチャート（バスサイジング時）である。
【図７】従来例の入力バッファ（点線内側）の回路を示
す図である。
す図である。
１ 上位データ入力端子 ２ ＳＺＲＱ端子 ３ ＲＥＡＤＹ端子 ４ 下位データ入力端子 ５〜８ ラッチ ９ インバータ １０ ＮＡＮＤゲート １１，１２ 第１，２のＮＯＲゲート １３，１４ 第１，２のデータラッチ １５ ＣＰＵ １６ メモリシステム １７ クロック １８ アドレスバス １９ Ｒ／Ｗ信号 ２０ ＢＣＹＳＴ信号 ２２ ＤＡ信号 ２３ ＲＥＡＤＹ信号 ２４ ＳＺＲＱ信号 ２５ データバス
Claims (2)
- 【請求項１】 データバスの一部分に接続し、第１の所
定のデータを入力する第１のデータ入力端子群と、デー
タバスの他の部分に接続し、第２の所定のデータを入力
する第２のデータ入力端子群と、データバス上の前記第
１の所定のデータが有効であることを示す第１の制御信
号を入力する端子とを有し、前記第１の所定のデータと
前記第２の所定のデータを内部で連結することができる
マイクロプロセッサにおいて、 前記マイクロプロセッサに入力した前記第１の所定のデ
ータを、前記第１の制御信号を用いて遮断または通過さ
せるとともにその出力を保持し、且つ前記マイクロプロ
セッサに入力した前記第２の所定のデータを、前記第２
の所定のデータが無効であることを示す第２の制御信号
及び前記第１の制御信号を用いて遮断または通過させる
とともに、その出力を保持する手段を備えることを特徴
とする入力バッファ。 - 【請求項２】 前記手段は、前記第１の制御信号を内部
クロック信号で同期化した信号と、前記第１のデータ入
力端子群から選ばれた第１のデータ入力端子の入力信号
とを入力する第１のＮＯＲゲートの出力信号を第１のデ
ータラッチに印加とするとともに、前記第２の制御信号
を内部クロック信号で同期化した信号と前記第１の制御
信号を内部クロック信号で同期化した信号の反転信号と
を入力とするＮＡＮＤゲートの出力と、前記第２のデー
タ入力端子群から選ばれた第２のデータ入力端子の入力
信号とを入力とする第２のＮＯＲゲートの出力信号を第
２のデータラッチに印加し、且つ前記第１のデータラッ
チと第２のデータラッチの出力をそれぞれ信号出力とす
る請求項１記載の入力バッファ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029373A JP2803428B2 (ja) | 1992-02-17 | 1992-02-17 | 入力バッファ |
| US08/479,848 US5539887A (en) | 1992-02-17 | 1995-06-07 | Input buffer circuit for a microprocessor which prevents improper data input |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029373A JP2803428B2 (ja) | 1992-02-17 | 1992-02-17 | 入力バッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05242013A JPH05242013A (ja) | 1993-09-21 |
| JP2803428B2 true JP2803428B2 (ja) | 1998-09-24 |
Family
ID=12274346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4029373A Expired - Fee Related JP2803428B2 (ja) | 1992-02-17 | 1992-02-17 | 入力バッファ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5539887A (ja) |
| JP (1) | JP2803428B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100975005B1 (ko) * | 2008-07-28 | 2010-08-09 | 콘티넨탈 오토모티브 시스템 주식회사 | 자동차의 입력 신호 수신 장치 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4731553A (en) * | 1986-09-30 | 1988-03-15 | Texas Instruments Incorporated | CMOS output buffer having improved noise characteristics |
| JPH073945B2 (ja) * | 1988-06-27 | 1995-01-18 | 日本電気株式会社 | Ｃｍｏｓ出力回路 |
| US4952367A (en) * | 1988-08-19 | 1990-08-28 | Motorola, Inc. | Timer channel for use in a multiple channel timer system |
| JP3076046B2 (ja) * | 1989-01-31 | 2000-08-14 | 日本電気株式会社 | 例外検出回路 |
| US4961010A (en) * | 1989-05-19 | 1990-10-02 | National Semiconductor Corporation | Output buffer for reducing switching induced noise |
| JP2900559B2 (ja) * | 1990-08-09 | 1999-06-02 | 日本電気株式会社 | データ出力回路 |
| US5239214A (en) * | 1990-09-03 | 1993-08-24 | Matsushita Electric Industrial Co., Ltd. | Output circuit and data transfer device employing the same |
| JP3226293B2 (ja) * | 1991-04-24 | 2001-11-05 | 株式会社日立製作所 | 半導体集積回路 |
| JPH05102831A (ja) * | 1991-10-09 | 1993-04-23 | Mitsubishi Electric Corp | 半導体集積回路の出力回路 |
-
1992
- 1992-02-17 JP JP4029373A patent/JP2803428B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-07 US US08/479,848 patent/US5539887A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5539887A (en) | 1996-07-23 |
| JPH05242013A (ja) | 1993-09-21 |
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