JP3166239B2 - クロック信号供給装置 - Google Patents
クロック信号供給装置Info
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- JP3166239B2 JP3166239B2 JP26919491A JP26919491A JP3166239B2 JP 3166239 B2 JP3166239 B2 JP 3166239B2 JP 26919491 A JP26919491 A JP 26919491A JP 26919491 A JP26919491 A JP 26919491A JP 3166239 B2 JP3166239 B2 JP 3166239B2
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- Japan
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- clock signal
- output
- supply device
- signal
- circuit
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Description
【０００１】
【産業上の利用分野】本発明は外部の回路にクロック信
号を供給するクロック信号供給装置に関する。
号を供給するクロック信号供給装置に関する。
【０００２】
【従来の技術】近年、クロック信号を用いる機器が非常
に多いが、そのクロック信号の幅精度が課題である。
に多いが、そのクロック信号の幅精度が課題である。
【０００３】以下、従来のクロック信号供給装置につい
て図面を参照しながら説明する。図３は従来のクロック
信号供給装置の構成を回路図で示す。図において、３１
は中央制御演算装置（以下、ＣＰＵと称す）の特定アド
レスに割り当てられ、許可／不許可信号を記憶するフリ
ップフロップレジスタ（以下、ＦＦレジスタと称す）、
３２は前記ＦＦレジスタの出力とクロック信号ＣＬＫを
入力し、クロック信号ＣＬＫの出力を制御する論理積回
路である。
て図面を参照しながら説明する。図３は従来のクロック
信号供給装置の構成を回路図で示す。図において、３１
は中央制御演算装置（以下、ＣＰＵと称す）の特定アド
レスに割り当てられ、許可／不許可信号を記憶するフリ
ップフロップレジスタ（以下、ＦＦレジスタと称す）、
３２は前記ＦＦレジスタの出力とクロック信号ＣＬＫを
入力し、クロック信号ＣＬＫの出力を制御する論理積回
路である。
【０００４】上記構成において動作を説明すると、ＦＦ
レジスタ３１に前記ＣＰＵが許可／不許可信号の書き込
みを行い、ＦＦレジスタ３１の出力Ｑがその書き込みタ
イミングで反転する。その出力Ｑが論理積回路（以下、
ＡＮＤ回路と称す）３２に入力され、前記論理積回路の
他端に入力されたクロック信号ＣＬＫを前記反転期間中
だけ出力することで、外部に供給するクロック信号を出
力または停止させている。
レジスタ３１に前記ＣＰＵが許可／不許可信号の書き込
みを行い、ＦＦレジスタ３１の出力Ｑがその書き込みタ
イミングで反転する。その出力Ｑが論理積回路（以下、
ＡＮＤ回路と称す）３２に入力され、前記論理積回路の
他端に入力されたクロック信号ＣＬＫを前記反転期間中
だけ出力することで、外部に供給するクロック信号を出
力または停止させている。
【０００５】図２は入力されるクロック信号ＣＬＫと出
力されるクロック信号の関係をタイミングチャートで示
す。図に示すように、”従来の回路”として参考に示し
た波形は、クロック信号ＣＬＫがＦＦレジスタ３１の出
力のタイミングそのままで制御されて出力する状況を示
す。
力されるクロック信号の関係をタイミングチャートで示
す。図に示すように、”従来の回路”として参考に示し
た波形は、クロック信号ＣＬＫがＦＦレジスタ３１の出
力のタイミングそのままで制御されて出力する状況を示
す。
【０００６】
【発明が解決しようとする課題】このような従来のクロ
ック信号供給装置では、図２に示したように、ＣＰＵが
許可／不許可信号をＦＦレジスタに書き込むタイミング
によっては、出力されるクロック信号のパルス幅に正常
な幅より狭いものが発生し、一定幅を確保できない。し
たがって、このようなクロック信号を用いる外部のＦＦ
（たとえば、７４ＬＳ７４など）のクロックラインが接
続されている場合、そのＦＦの要求する入力クロック信
号の最小パルス幅規定が満たされない状況が生じる可能
性がある。
ック信号供給装置では、図２に示したように、ＣＰＵが
許可／不許可信号をＦＦレジスタに書き込むタイミング
によっては、出力されるクロック信号のパルス幅に正常
な幅より狭いものが発生し、一定幅を確保できない。し
たがって、このようなクロック信号を用いる外部のＦＦ
（たとえば、７４ＬＳ７４など）のクロックラインが接
続されている場合、そのＦＦの要求する入力クロック信
号の最小パルス幅規定が満たされない状況が生じる可能
性がある。
【０００７】本発明は上記課題を解決するもので、外部
に供給するクロック信号を、パルス幅を確保しながら、
発生または停止できるクロック信号供給装置を提供する
ことを目的とする。
に供給するクロック信号を、パルス幅を確保しながら、
発生または停止できるクロック信号供給装置を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】本発明は上記の目的を達
成するために、クロック信号を入力し、許可／不許可信
号により前記クロック信号を外部に出力することを許可
または不許可とするクロック信号供給装置において、前
記許可／不許可信号を入力して記憶するフリップフロッ
プレジスタと、前記フリップフロップレジスタの出力を
前記入力クロック信号のタイミングでラッチするラッチ
回路と、前記ラッチ回路の出力と前記クロック信号とを
入力する論理積回路とを備え、前記許可／不許可信号に
対応して前記論理積回路の出力するクロック信号のパル
ス幅が前記入力クロック信号のパルス幅を保つように前
記ラッチ回路を設定したクロック信号供給装置である。
成するために、クロック信号を入力し、許可／不許可信
号により前記クロック信号を外部に出力することを許可
または不許可とするクロック信号供給装置において、前
記許可／不許可信号を入力して記憶するフリップフロッ
プレジスタと、前記フリップフロップレジスタの出力を
前記入力クロック信号のタイミングでラッチするラッチ
回路と、前記ラッチ回路の出力と前記クロック信号とを
入力する論理積回路とを備え、前記許可／不許可信号に
対応して前記論理積回路の出力するクロック信号のパル
ス幅が前記入力クロック信号のパルス幅を保つように前
記ラッチ回路を設定したクロック信号供給装置である。
【０００９】
【作用】本発明は上記の構成において、ラッチ回路が許
可／不許可信号を入力クロック信号のタイミングでラッ
チし、クロック信号の１つの波形が完了するまで許可／
不許可信号のタイミングを等価的に遅延させる。
可／不許可信号を入力クロック信号のタイミングでラッ
チし、クロック信号の１つの波形が完了するまで許可／
不許可信号のタイミングを等価的に遅延させる。
【００１０】
【実施例】（実施例１）以下、本発明の一実施例のクロ
ック信号供給装置について図面を参照しながら説明す
る。
ック信号供給装置について図面を参照しながら説明す
る。
【００１１】図１は本発明の一実施例のクロック信号供
給装置の構成を回路図で示す。図において、１１はＣＰ
ＵのＩ／Ｏレジスタのうちで特定のアドレスに割り当て
られたＦＦレジスタ、１２はインバータ、１３は前記Ｆ
Ｆレジスタ１１の出力を、インバータ１２を介したクロ
ック信号ＣＬＫによりラッチするラッチ回路、１４はク
ロック信号信号ＣＬＫを入力し、前記ラッチ回路１３に
より出力を許可または不許可とするＡＮＤ回路である。
給装置の構成を回路図で示す。図において、１１はＣＰ
ＵのＩ／Ｏレジスタのうちで特定のアドレスに割り当て
られたＦＦレジスタ、１２はインバータ、１３は前記Ｆ
Ｆレジスタ１１の出力を、インバータ１２を介したクロ
ック信号ＣＬＫによりラッチするラッチ回路、１４はク
ロック信号信号ＣＬＫを入力し、前記ラッチ回路１３に
より出力を許可または不許可とするＡＮＤ回路である。
【００１２】上記構成において動作を説明する。図２は
本発明の一実施例のクロック信号供給装置の動作をタイ
ミングチャートで示す。ＦＦレジスタ１１は前記ＣＰＵ
の許可／不許可信号ＩＯＷＲＢのタイミング（ＩＯＷＲ
Ｂの立ち上がりエッジ）により書き込まれ、図２に示す
ように、その出力はＣＰＵの許可／不許可信号のタイミ
ングそのもので反転する。そのＦＦレジスタ１１の出力
はラッチ回路１３に入力されて、クロック信号ＣＬＫが
ローレベルになるまでラッチされる。ラッチ回路１３の
出力をＡＮＤ回路１４に入力してクロック信号ＣＬＫの
出力を制御し、クロック信号ＣＬＫがローレベルになる
までクロック信号ＣＬＫを通過させない。したがって、
出力クロック信号の発生、停止は必ずクロック信号ＣＬ
Ｋのローレベル期間に限られる。以上の動作により出力
するクロック信号のハイレベル期間（パルス幅）が正常
に保証される。
本発明の一実施例のクロック信号供給装置の動作をタイ
ミングチャートで示す。ＦＦレジスタ１１は前記ＣＰＵ
の許可／不許可信号ＩＯＷＲＢのタイミング（ＩＯＷＲ
Ｂの立ち上がりエッジ）により書き込まれ、図２に示す
ように、その出力はＣＰＵの許可／不許可信号のタイミ
ングそのもので反転する。そのＦＦレジスタ１１の出力
はラッチ回路１３に入力されて、クロック信号ＣＬＫが
ローレベルになるまでラッチされる。ラッチ回路１３の
出力をＡＮＤ回路１４に入力してクロック信号ＣＬＫの
出力を制御し、クロック信号ＣＬＫがローレベルになる
までクロック信号ＣＬＫを通過させない。したがって、
出力クロック信号の発生、停止は必ずクロック信号ＣＬ
Ｋのローレベル期間に限られる。以上の動作により出力
するクロック信号のハイレベル期間（パルス幅）が正常
に保証される。
【００１３】このように本発明のクロック信号供給装置
によれば、許可／不許可信号に対応するＦＦレジスタの
出力を入力クロック信号のタイミングでラッチするラッ
チ回路を設け、そのラッチ回路の出力で入力クロック信
号を制御して出力することにより、出力のクロック信号
のパルス幅は入力クロック信号のパルス幅を保って出力
される。
によれば、許可／不許可信号に対応するＦＦレジスタの
出力を入力クロック信号のタイミングでラッチするラッ
チ回路を設け、そのラッチ回路の出力で入力クロック信
号を制御して出力することにより、出力のクロック信号
のパルス幅は入力クロック信号のパルス幅を保って出力
される。
【００１４】なお、入力クロック信号の波形が緩やかに
なまっているときは、ラッチ回路のラッチが不可能にな
ったり、ラッチのタイミングにずれが発生したりする。
この場合には図４に示したように、クロック信号の入力
を監視する手段を設ける。即ち、入力クロック信号とこ
の入力クロック信号よりも高い周波数を有する第２のク
ロック信号とをそれぞれ入力とする否論理積回路４２を
設ける。そしてこの否論理積回路４２の出力をラッチ回
路４３の入力タイミングとするものである。こうして、
入力クロック信号より高速な（つまりより高い周波数
の）他のクロック信号を入力クロック信号で制御してラ
ッチ回路に入力する手段により、クロック信号の入力を
監視し、クロック信号が入力すれば必ずラッチするよう
にできる。
なまっているときは、ラッチ回路のラッチが不可能にな
ったり、ラッチのタイミングにずれが発生したりする。
この場合には図４に示したように、クロック信号の入力
を監視する手段を設ける。即ち、入力クロック信号とこ
の入力クロック信号よりも高い周波数を有する第２のク
ロック信号とをそれぞれ入力とする否論理積回路４２を
設ける。そしてこの否論理積回路４２の出力をラッチ回
路４３の入力タイミングとするものである。こうして、
入力クロック信号より高速な（つまりより高い周波数
の）他のクロック信号を入力クロック信号で制御してラ
ッチ回路に入力する手段により、クロック信号の入力を
監視し、クロック信号が入力すれば必ずラッチするよう
にできる。
【００１５】
【発明の効果】以上の実施例から明かなように、本発明
はクロック信号を入力し、許可／不許可信号により前記
クロック信号を外部に出力することを許可または不許可
とするクロック信号供給装置において、前記許可／不許
可信号を入力して記憶するフリップフロップレジスタ
と、前記フリップフロップレジスタの出力を前記入力ク
ロック信号のタイミングでラッチするラッチ回路と、前
記ラッチ回路の出力と前記クロック信号とを入力する論
理積回路とを備え、前記許可／不許可信号に対応して前
記論理積回路の出力するクロック信号のパルス幅が前記
入力クロック信号のパルス幅を保つように前記ラッチ回
路を設定したクロック信号供給装置とすることにより、
外部供給クロックの発生と停止をパルス幅を確保したま
ま可能とし、外部に接続されたＦＦなどのクロック信号
入力の最小パルス幅が保証されて誤動作を防止する効果
がある。
はクロック信号を入力し、許可／不許可信号により前記
クロック信号を外部に出力することを許可または不許可
とするクロック信号供給装置において、前記許可／不許
可信号を入力して記憶するフリップフロップレジスタ
と、前記フリップフロップレジスタの出力を前記入力ク
ロック信号のタイミングでラッチするラッチ回路と、前
記ラッチ回路の出力と前記クロック信号とを入力する論
理積回路とを備え、前記許可／不許可信号に対応して前
記論理積回路の出力するクロック信号のパルス幅が前記
入力クロック信号のパルス幅を保つように前記ラッチ回
路を設定したクロック信号供給装置とすることにより、
外部供給クロックの発生と停止をパルス幅を確保したま
ま可能とし、外部に接続されたＦＦなどのクロック信号
入力の最小パルス幅が保証されて誤動作を防止する効果
がある。
【図面の簡単な説明】
【図１】本発明の一実施例のクロック信号供給装置の構
成を示す回路図
成を示す回路図
【図２】本発明の一実施例のクロック信号供給装置の動
作と従来のクロック信号供給装置の動作とを比較して示
すタイミングチャート
作と従来のクロック信号供給装置の動作とを比較して示
すタイミングチャート
【図３】従来のクロック信号供給装置の構成を示す回路
図
図
【図４】本発明の一実施例のクロック信号供給装置にク
ロック信号入力を監視する手段を設けた構成を示す回路
図
ロック信号入力を監視する手段を設けた構成を示す回路
図
１１ ＦＦレジスタ（フリップフロップレジスタ） １３ ラッチ回路 １４ ＡＮＤ回路（論理積回路） １６ クロック信号供給装置 ＣＬＫ クロック信号入力 ＩＯＷＲＢ 許可／不許可信号入力
Claims (1)
- 【請求項１】 入力されるクロック信号と前記クロック
信号に非同期に発生する許可／不許可信号とを得て、前
記クロック信号を外部に供給または停止するクロック信
号供給装置であって、 前記許可／不許可信号を一時記憶しておくフリップフロ
ップレジスタと、 前記クロック信号と前記クロック信号よりも高い周波数
を有する第２のクロック信号との否論理積のタイミング
で前記フリップフロップレジスタの出力をラッチするラ
ッチ回路と、 前記ラッチ回路の出力と前記クロック信号との論理積を
新たなクロック信号として出力する論理積回路とを有
し、前記 新たなクロック信号は、前記許可／不許可信号に対
応して外部に供給または停止されると共に前記新たなク
ロック信号のパルス幅が前記クロック信号のパルス幅に
保たれていることを特徴とするクロック信号供給装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26919491A JP3166239B2 (ja) | 1991-10-17 | 1991-10-17 | クロック信号供給装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26919491A JP3166239B2 (ja) | 1991-10-17 | 1991-10-17 | クロック信号供給装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05110398A JPH05110398A (ja) | 1993-04-30 |
| JP3166239B2 true JP3166239B2 (ja) | 2001-05-14 |
Family
ID=17468988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26919491A Expired - Fee Related JP3166239B2 (ja) | 1991-10-17 | 1991-10-17 | クロック信号供給装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3166239B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328556B1 (ko) * | 1999-12-23 | 2002-03-15 | 박종섭 | 셀프 리프레쉬 제어장치 |
| US7369451B2 (en) * | 2005-10-31 | 2008-05-06 | Mosaid Technologies Incorporated | Dynamic random access memory device and method for self-refreshing memory cells |
-
1991
- 1991-10-17 JP JP26919491A patent/JP3166239B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05110398A (ja) | 1993-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |