JPH05259825A - クロック発生回路 - Google Patents
クロック発生回路Info
- Publication number
- JPH05259825A JPH05259825A JP4042597A JP4259792A JPH05259825A JP H05259825 A JPH05259825 A JP H05259825A JP 4042597 A JP4042597 A JP 4042597A JP 4259792 A JP4259792 A JP 4259792A JP H05259825 A JPH05259825 A JP H05259825A
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- JP
- Japan
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- oscillation
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- signal
- reset
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Abstract
(57)【要約】
【目的】リセット信号解除後のクロックの発振安定時間
を応用回路に応じて最適に選択できる。 【構成】外部端子１０からリセット信号が入力されると
発振安定用カウンタ３がクリアされシステムクロック２
８の供給が停止する。先のリセット信号が解除されると
ｎビットの発振安定用カウンタ３がカウントを開始し、
所定の時間が経過するとオーバーフロー信号２２〜２６
を出力する。これら出力の一つをセレクタ２により選択
する。このセレクタ２をＰＲＯＭセル１０に書込んだデ
ータにより制御することにより、リセット信号解除後の
発振安定時間を最適に選択することができる。
を応用回路に応じて最適に選択できる。 【構成】外部端子１０からリセット信号が入力されると
発振安定用カウンタ３がクリアされシステムクロック２
８の供給が停止する。先のリセット信号が解除されると
ｎビットの発振安定用カウンタ３がカウントを開始し、
所定の時間が経過するとオーバーフロー信号２２〜２６
を出力する。これら出力の一つをセレクタ２により選択
する。このセレクタ２をＰＲＯＭセル１０に書込んだデ
ータにより制御することにより、リセット信号解除後の
発振安定時間を最適に選択することができる。
Description
【０００１】
【産業上の利用分野】本発明は、内部システムクロック
を供給するクロック発生回路に関し、特にリセット信号
解除後であっても最適な発振安定時間後クロックを出力
できるクロック発生回路に関する。
を供給するクロック発生回路に関し、特にリセット信号
解除後であっても最適な発振安定時間後クロックを出力
できるクロック発生回路に関する。
【０００２】
【従来の技術】従来、マイクロ・コンピュータなどの情
報処理装置に内蔵されるクロック発生回路は、発振子の
発振安定時間の設定が固定かあるいは随時書込み読出し
メモリ（以下ＲＡＭという）で構成されたレジスタによ
り制御するかのいずれであった。
報処理装置に内蔵されるクロック発生回路は、発振子の
発振安定時間の設定が固定かあるいは随時書込み読出し
メモリ（以下ＲＡＭという）で構成されたレジスタによ
り制御するかのいずれであった。
【０００３】図４は、従来のＲＡＭで構成されたレジス
タによる制御により複数通りの発振安定時間を選択でき
るクロック発生回路の回路図である。外部端子１１はリ
セット（ＲＥＳＥＴ）反転入力端子でリセット反転信号
がインバータ８に入力され、インバータ８の出力はリセ
ット信号２１として、発振安定用カウンタ３，レジスタ
１５，ＯＲゲート７，およびフリップフロップ１に入力
される。外部端子１２，１３の間には発振子５が接続さ
れ発振回路４に接続される。
タによる制御により複数通りの発振安定時間を選択でき
るクロック発生回路の回路図である。外部端子１１はリ
セット（ＲＥＳＥＴ）反転入力端子でリセット反転信号
がインバータ８に入力され、インバータ８の出力はリセ
ット信号２１として、発振安定用カウンタ３，レジスタ
１５，ＯＲゲート７，およびフリップフロップ１に入力
される。外部端子１２，１３の間には発振子５が接続さ
れ発振回路４に接続される。
【０００４】発振安定用カウンタ３は、発振回路４から
の発振出力信号３５が供給され、この発振安定用カウン
タ３からのオーバーフロー信号２３〜２６およびレジス
タ１５からのセレクタ制御信号３３がセレクタ２に入力
される。レジスタ１５の内容は内部バス３４により書換
えられる。ＡＮＤゲート６の出力はシステムクロック２
８として図示しないＣＰＵ，周辺回路へと入力される。
の発振出力信号３５が供給され、この発振安定用カウン
タ３からのオーバーフロー信号２３〜２６およびレジス
タ１５からのセレクタ制御信号３３がセレクタ２に入力
される。レジスタ１５の内容は内部バス３４により書換
えられる。ＡＮＤゲート６の出力はシステムクロック２
８として図示しないＣＰＵ，周辺回路へと入力される。
【０００５】マイクロコンピュータ等の情報処理装置で
は、消費電力の低下を要求された場合に、発振を停止さ
せるモードがあり、この発振を制御するのがフリップフ
ロップ１Ｃの出力である発振制御信号３０である。発振
回路４を制御し発振子５の発振を停止させる信号が、図
示しないＣＰＵからの命令信号のストップ信号３２であ
り、発振停止状態を解除する信号が、リセット信号２１
および外部端子１４からの外部割込み信号のストップ解
除信号３１である。
は、消費電力の低下を要求された場合に、発振を停止さ
せるモードがあり、この発振を制御するのがフリップフ
ロップ１Ｃの出力である発振制御信号３０である。発振
回路４を制御し発振子５の発振を停止させる信号が、図
示しないＣＰＵからの命令信号のストップ信号３２であ
り、発振停止状態を解除する信号が、リセット信号２１
および外部端子１４からの外部割込み信号のストップ解
除信号３１である。
【０００６】次に図４の回路の動作を図５のタイミング
チャートを参照しながら説明する。外部端子１１よりリ
セット反転入力信号としてロウレベル（０）が入力され
ると、その反転レベル（１）により、発振安定用カウン
タ３はクリアされ、フリップフロップ１はセットされ、
フリップフロップ１の出力であるシステムクロック制御
信号２９によりＡＮＤゲート６の出力はロウレベル
（０）固定となり、内部システムクロックの供給は停止
する。
チャートを参照しながら説明する。外部端子１１よりリ
セット反転入力信号としてロウレベル（０）が入力され
ると、その反転レベル（１）により、発振安定用カウン
タ３はクリアされ、フリップフロップ１はセットされ、
フリップフロップ１の出力であるシステムクロック制御
信号２９によりＡＮＤゲート６の出力はロウレベル
（０）固定となり、内部システムクロックの供給は停止
する。
【０００７】外部端子１１からリセット反転入力信号と
してロウレベル（０）からハイレベル（１）を入力する
と、その反転レベル（０）により発振安定用カウンタ３
はリセット状態から解除されカウントを開始する。発振
安定用カウンタ３はｎビット（ｎは１以上の整数）のバ
イナリカウンタで構成され、ｍ1 〜ｍj ビット（ｍはｎ
より小さく、ｊはｎより小さい整数）分のカウンタのカ
ウント時間が経過すると、ｊ通りのオーバーフロー信号
をセレクタ２へ出力する。
してロウレベル（０）からハイレベル（１）を入力する
と、その反転レベル（０）により発振安定用カウンタ３
はリセット状態から解除されカウントを開始する。発振
安定用カウンタ３はｎビット（ｎは１以上の整数）のバ
イナリカウンタで構成され、ｍ1 〜ｍj ビット（ｍはｎ
より小さく、ｊはｎより小さい整数）分のカウンタのカ
ウント時間が経過すると、ｊ通りのオーバーフロー信号
をセレクタ２へ出力する。
【０００８】本実施例では、一例としてｊ＝４，つまり
４通りのカウント時間をカウントし、オーバーフロー信
号２３〜２６を出力する。レジスタ１５に書き込まれた
内容により異なるセレクタ制御信号３３により、オーバ
ーフロー信号２３〜２６のうち一つが選択されセレクタ
２はセレクタ信号２２を発生する。セレクタ信号２２に
よりフリップフロップ１はリセットされ、内部システム
クロックの供給が再開される。
４通りのカウント時間をカウントし、オーバーフロー信
号２３〜２６を出力する。レジスタ１５に書き込まれた
内容により異なるセレクタ制御信号３３により、オーバ
ーフロー信号２３〜２６のうち一つが選択されセレクタ
２はセレクタ信号２２を発生する。セレクタ信号２２に
よりフリップフロップ１はリセットされ、内部システム
クロックの供給が再開される。
【０００９】レジスタ１５はセレクタ２を制御するため
のものであるが、このレジスタ１５をｎビットで構成す
ると、セレクタ２は２n 本の信号を制御できる。クロッ
ク発生回路の動作として電源投入後の発振状態と、発振
安定状態から発振停止状態にし再び発振状態にする場合
を考える。電源投入後には、レジスタ１５は不定となる
ので、リセットを入力し、初期化しなければならない。
また発振停止状態にした後再び発振状態にするときその
停止状態の解除方法には先に述べたようにストップ解除
信号３１による方法と、リセット信号２１による方法が
ある。ストップ解除信号３１による解除ではレジスタ１
５は発振停止状態になる前の値が保持されているため所
望の発振安定時間が選択される。これに対しリセット信
号２１による解除では、リセット信号２１によりレジス
タ１５の内容は初期化される。
のものであるが、このレジスタ１５をｎビットで構成す
ると、セレクタ２は２n 本の信号を制御できる。クロッ
ク発生回路の動作として電源投入後の発振状態と、発振
安定状態から発振停止状態にし再び発振状態にする場合
を考える。電源投入後には、レジスタ１５は不定となる
ので、リセットを入力し、初期化しなければならない。
また発振停止状態にした後再び発振状態にするときその
停止状態の解除方法には先に述べたようにストップ解除
信号３１による方法と、リセット信号２１による方法が
ある。ストップ解除信号３１による解除ではレジスタ１
５は発振停止状態になる前の値が保持されているため所
望の発振安定時間が選択される。これに対しリセット信
号２１による解除では、リセット信号２１によりレジス
タ１５の内容は初期化される。
【００１０】レジスタ１５が初期化されると、使用する
発振子および外部クロック入力の場合によらず発振安定
時間として設定できるカウント時間のうち最大の安定時
間が選択される。以上述べたように、電源投入後、発振
停止状態からのリセット信号による解除、さらには通常
動作中にリセット反転入力を入れたときは、最大の発振
安定時間が選択される。なお、リセット機能は、パワー
ＯＮ時、あるいはＣＰＵが暴走したときなどハードウェ
アが不安定な状態にあるのを初期化するために必要な機
能である。
発振子および外部クロック入力の場合によらず発振安定
時間として設定できるカウント時間のうち最大の安定時
間が選択される。以上述べたように、電源投入後、発振
停止状態からのリセット信号による解除、さらには通常
動作中にリセット反転入力を入れたときは、最大の発振
安定時間が選択される。なお、リセット機能は、パワー
ＯＮ時、あるいはＣＰＵが暴走したときなどハードウェ
アが不安定な状態にあるのを初期化するために必要な機
能である。
【００１１】
【発明が解決しようとする課題】上述した従来のクロッ
ク発生回路では、リセット信号解除後、発振クロックを
カウントし、発振安定時間として所定時間後、内部シス
テムクロックの供給を開始するが、リセット入力により
発振安定時間を選択するレジスタ１５がクリアされてし
まうため、リセット解除後は、使用する発振子５によら
ず常に最大ビット分のカウンタのカウント時間が経過し
てから内部クロックの供給が開始される。このため発振
安定時間の短い発振子を使用した場合、あるいは外部ク
ロック入力で発振安定時間を全く必要としない場合など
無駄な時間を費やしてしまうという問題点があった。
ク発生回路では、リセット信号解除後、発振クロックを
カウントし、発振安定時間として所定時間後、内部シス
テムクロックの供給を開始するが、リセット入力により
発振安定時間を選択するレジスタ１５がクリアされてし
まうため、リセット解除後は、使用する発振子５によら
ず常に最大ビット分のカウンタのカウント時間が経過し
てから内部クロックの供給が開始される。このため発振
安定時間の短い発振子を使用した場合、あるいは外部ク
ロック入力で発振安定時間を全く必要としない場合など
無駄な時間を費やしてしまうという問題点があった。
【００１２】本発明の目的は、このような問題を解決
し、無駄な処理時間をなくし、処理速度を適切にしたク
ロック発生回路を提供することにある。
し、無駄な処理時間をなくし、処理速度を適切にしたク
ロック発生回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明の構成は、発振回
路と、この発振回路の出力により駆動され外部から入力
されるリセット信号によりクリアされる発振安定用カウ
ンタと、この発振安定用カウンタから出力される複数の
オーバーフロー信号のうちただ一つ選択するセレクタ
と、このセレクタの出力信号を受けシステムクロックの
供給を制御するフリップフロップと、前記セレクタを制
御するレジスタとを有するクロック発生回路において、
前記セレクタを制御するレジスタをプログラム書込み可
能読出し専用メモリで構成する。
路と、この発振回路の出力により駆動され外部から入力
されるリセット信号によりクリアされる発振安定用カウ
ンタと、この発振安定用カウンタから出力される複数の
オーバーフロー信号のうちただ一つ選択するセレクタ
と、このセレクタの出力信号を受けシステムクロックの
供給を制御するフリップフロップと、前記セレクタを制
御するレジスタとを有するクロック発生回路において、
前記セレクタを制御するレジスタをプログラム書込み可
能読出し専用メモリで構成する。
【００１４】
【実施例】図１は本発明の一実施例の回路図、図２は図
１の動作の一例を示したタイミングチャートである。本
実施例は、従来例に対して、発振安定用カウンタ３から
の複数のオーバーフロー信号３３〜３６のうちからただ
一つ選択するセレクタ２を制御するレジスタ１５がＰＲ
ＯＭ９で構成されると共に、このＰＲＯＭセル９に書き
込むための昇圧回路１０が付加されたことである。
１の動作の一例を示したタイミングチャートである。本
実施例は、従来例に対して、発振安定用カウンタ３から
の複数のオーバーフロー信号３３〜３６のうちからただ
一つ選択するセレクタ２を制御するレジスタ１５がＰＲ
ＯＭ９で構成されると共に、このＰＲＯＭセル９に書き
込むための昇圧回路１０が付加されたことである。
【００１５】このＰＲＯＭセル１０には、このクロック
発生回路を内蔵したマイクロ・コンピュータなどを動作
させる前に必要なデータを書込んでおく必要がある。図
示しない外部端子より昇圧回路１１を動作させることに
よりＰＲＯＭセル１０に所望のデータを書き込む。
発生回路を内蔵したマイクロ・コンピュータなどを動作
させる前に必要なデータを書込んでおく必要がある。図
示しない外部端子より昇圧回路１１を動作させることに
よりＰＲＯＭセル１０に所望のデータを書き込む。
【００１６】以下、動作を説明する。外部端子１１より
リセット反転入力としてロウレベル（０）が入力される
と、発振安定用カウンタ３はクリアされ、システムクロ
ックの供給は停止する。
リセット反転入力としてロウレベル（０）が入力される
と、発振安定用カウンタ３はクリアされ、システムクロ
ックの供給は停止する。
【００１７】次に、外部端子１１からリセット反転入力
としてロウレベル（０）からハイレベル（１）を入力す
ると、発振安定用カウンタ３がカウントを開始する。ｎ
ビット（ｎは１以上の整数）のバイナリカウンタで構成
される発振安定用カウンタ３からは、ｍ1 〜ｍj ビット
分のカウンタのカウント時間が経過すると、ｊ通りのオ
ーバーフロー信号をセレクタ２へ出力する。
としてロウレベル（０）からハイレベル（１）を入力す
ると、発振安定用カウンタ３がカウントを開始する。ｎ
ビット（ｎは１以上の整数）のバイナリカウンタで構成
される発振安定用カウンタ３からは、ｍ1 〜ｍj ビット
分のカウンタのカウント時間が経過すると、ｊ通りのオ
ーバーフロー信号をセレクタ２へ出力する。
【００１８】図３は図１のセレクタ２の部分のブロック
図であり、複数のオーバーフロー信号の中からセレクタ
２がＰＲＯＭセル１０に制御されて一つの信号を選択す
る場合を説明する。この回路は、２ビットのＰＲＯＭセ
ル１０で構成したレジスタにより発振安定用カウンタ３
からの４つのオーバーフロー信号のうち一つを選択でき
る構成となっている。
図であり、複数のオーバーフロー信号の中からセレクタ
２がＰＲＯＭセル１０に制御されて一つの信号を選択す
る場合を説明する。この回路は、２ビットのＰＲＯＭセ
ル１０で構成したレジスタにより発振安定用カウンタ３
からの４つのオーバーフロー信号のうち一つを選択でき
る構成となっている。
【００１９】ＰＲＯＭセル１０の第１，第２ビットに
（０，０）を書込んだときは、オーバーフロー信号２
６，（０，１）のときオーバーフロー信号２４，（１，
０）のときオーバーフロー信号２５，（１，１）のとき
オーバーフロー信号２３がそれぞれ選択される。
（０，０）を書込んだときは、オーバーフロー信号２
６，（０，１）のときオーバーフロー信号２４，（１，
０）のときオーバーフロー信号２５，（１，１）のとき
オーバーフロー信号２３がそれぞれ選択される。
【００２０】発振安定用カウンタ３のオーバーフローを
発生させるビット数を適切に選ぶことにより、例えばカ
ウントを開始してからのオーバーフロー時間をオーバー
フロー信号２３〜２６をそれぞれ５ｍｓ，１０ｍｓ，２
０ｍｓ，３０ｍｓのように設定でき、使用する発振子に
よりリセット解除後の発振安定時間を最適にすることが
できる。
発生させるビット数を適切に選ぶことにより、例えばカ
ウントを開始してからのオーバーフロー時間をオーバー
フロー信号２３〜２６をそれぞれ５ｍｓ，１０ｍｓ，２
０ｍｓ，３０ｍｓのように設定でき、使用する発振子に
よりリセット解除後の発振安定時間を最適にすることが
できる。
【００２１】最適な発振安定時間に相当するオーバーフ
ロー信号をセレクタが選択すると、セレクタ信号２２に
よりフリップフロップ１がセットされ、システムクロッ
ク２８の供給が再開される。このようにして本実施例で
は、従来例と比較して、パワーＯＮ時に動作中の暴走な
どによりリセットを入力した時、不必要な電力消費を避
けるために、発振子を停止させた状態からの解除にリセ
ットを使用した時に効果を発揮する。
ロー信号をセレクタが選択すると、セレクタ信号２２に
よりフリップフロップ１がセットされ、システムクロッ
ク２８の供給が再開される。このようにして本実施例で
は、従来例と比較して、パワーＯＮ時に動作中の暴走な
どによりリセットを入力した時、不必要な電力消費を避
けるために、発振子を停止させた状態からの解除にリセ
ットを使用した時に効果を発揮する。
【００２２】次に水晶振動子とセラミック発振器を用い
た具体例の説明をする。通常、水晶振動子の発振安定時
間は３０ｍｓ，セラミック発振器のそれは５ｍｓ必要と
する。従来の回路ではユーザがどちらの発振子を用いた
としても、リセット解除後レジスタの内容が初期化され
るため発振安定時間は３０ｍｓに設定された。
た具体例の説明をする。通常、水晶振動子の発振安定時
間は３０ｍｓ，セラミック発振器のそれは５ｍｓ必要と
する。従来の回路ではユーザがどちらの発振子を用いた
としても、リセット解除後レジスタの内容が初期化され
るため発振安定時間は３０ｍｓに設定された。
【００２３】本実施例では、ＰＲＯＭセル１０に書かれ
たデータはリセットにより影響を受けないのでユーザが
セラミック発振子を使用する場合、ＰＲＯＭセル１０に
書込むデータを（１，１）とすることにより、発振安定
時間を５ｍｓに設定できる。すなわちリセット解除後、
従来例より２５ｍｓ早く内部システムクロックを供給で
きる。
たデータはリセットにより影響を受けないのでユーザが
セラミック発振子を使用する場合、ＰＲＯＭセル１０に
書込むデータを（１，１）とすることにより、発振安定
時間を５ｍｓに設定できる。すなわちリセット解除後、
従来例より２５ｍｓ早く内部システムクロックを供給で
きる。
【００２４】２５ｍｓという時間のあいだにどれくらい
の命令が処理できるのか、例えば１２ＭＨｚの発振子を
用いて２分周して６ＭＨｚのシステムクロックを供給す
る回路では、システムクロックサイクルは１６７ＮＳと
なる。今、マイクロコンピュータが１命令実行するのに
１２クロック費やすとすると、このシステムクロックの
動作では２００４ＮＳ（＝１６７×１２）だけ必要とな
る。本実施例では従来例より２５ｍｓ早く命令が実行で
きるので、この２５ｍｓで実行できる命令数は１２４７
５（２５ｍｓ÷２００４ＮＳ）となる。すなわち、この
マイクロ・コンピュータは２５ｍｓの間に約１２０００
命令を実行できることになる。
の命令が処理できるのか、例えば１２ＭＨｚの発振子を
用いて２分周して６ＭＨｚのシステムクロックを供給す
る回路では、システムクロックサイクルは１６７ＮＳと
なる。今、マイクロコンピュータが１命令実行するのに
１２クロック費やすとすると、このシステムクロックの
動作では２００４ＮＳ（＝１６７×１２）だけ必要とな
る。本実施例では従来例より２５ｍｓ早く命令が実行で
きるので、この２５ｍｓで実行できる命令数は１２４７
５（２５ｍｓ÷２００４ＮＳ）となる。すなわち、この
マイクロ・コンピュータは２５ｍｓの間に約１２０００
命令を実行できることになる。
【００２５】
【発明の効果】以上説明したように本発明のクロック発
生回路は、複数のオーバーフロー信号のうちの一つを選
択するセレクタを制御するレジスタをＰＲＯＭで構成す
ることにより、リセット解除後の処理応答時間が応用回
路に応じて適切に選択できるため、リセット後、緊急に
処理を必要とする回路にも適用でき、汎用性が向上する
という効果を有する。
生回路は、複数のオーバーフロー信号のうちの一つを選
択するセレクタを制御するレジスタをＰＲＯＭで構成す
ることにより、リセット解除後の処理応答時間が応用回
路に応じて適切に選択できるため、リセット後、緊急に
処理を必要とする回路にも適用でき、汎用性が向上する
という効果を有する。
【図１】本発明の一実施例のクロック発生回路のブロッ
ク図。
ク図。
【図２】図１のタイミングチャート。
【図３】図１のセレクタ２の回路図。
【図４】従来のクロック発生回路の一例のブロック図。
【図５】図４のタイミングチャート。
１ フリップフロップ ２ セレクタ ３ 発振安定用カウンタ ４ 発振回路 ５ 発振器 ６ ＡＮＤゲート ７ ＯＲゲート ８，４１，４２，６１〜６４ インバータ ９ ＰＲＯＭセル １０ 昇圧回路 １１〜１４ 外部端子 １５ レジスタ ２１ リセット信号 ２２ セレクタ信号 ２３〜２６ オーバーフロー信号 ２７ 発振出力信号 ２８ システムクロック ２９ システムクロック制御信号 ３０ 発振制御信号 ３１ ストップ解除信号 ３２ ストップ信号 ３３ セレクタ制御信号 ３４ 内部バス ３５ 発信出力信号 ５１〜５４ ＮＡＮＤゲート ７１〜７４ トランスファーゲート
Claims (1)
- 【請求項１】 発振回路と、この発振回路の出力により
駆動され外部から入力されるリセット信号によりクリア
される発振安定用カウンタと、この発振安定用カウンタ
から出力される複数のオーバーフロー信号のうちただ一
つ選択するセレクタと、このセレクタの出力信号を受け
システムクロックの供給を制御するフリップフロップ
と、前記セレクタを制御するレジスタとを有するクロッ
ク発生回路において、前記セレクタを制御するレジスタ
をプログラム書込み可能読出し専用メモリで構成するこ
とを特徴とするクロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4042597A JPH05259825A (ja) | 1992-02-28 | 1992-02-28 | クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4042597A JPH05259825A (ja) | 1992-02-28 | 1992-02-28 | クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259825A true JPH05259825A (ja) | 1993-10-08 |
Family
ID=12640471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4042597A Pending JPH05259825A (ja) | 1992-02-28 | 1992-02-28 | クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259825A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005173927A (ja) * | 2003-12-10 | 2005-06-30 | Fujitsu Ltd | 半導体装置 |
| JP2008226012A (ja) * | 2007-03-14 | 2008-09-25 | Fujitsu Ltd | クロック信号供給回路 |
| US7492232B2 (en) | 2002-01-10 | 2009-02-17 | Fujitsu Microelectronics Limited | Oscillator circuit, semiconductor device and semiconductor memory device provided with the oscillator circuit, and control method of the oscillator circuit |
| US9374082B2 (en) | 2012-09-21 | 2016-06-21 | Samsung Electronics Co., Ltd. | Clock control device of controlling clock stable time based on operational condition, semiconductor device including the same and clock control method |
Citations (4)
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| JPS5797130A (en) * | 1980-12-05 | 1982-06-16 | Nec Corp | Data processor |
| JPS5840643A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | １チツプマイクロコンピユ−タの発振制御方式 |
| JPH03266136A (ja) * | 1990-03-16 | 1991-11-27 | Nec Corp | エバリュエーションチップ |
-
1992
- 1992-02-28 JP JP4042597A patent/JPH05259825A/ja active Pending
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