JPS6120077B2 - - Google Patents
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- JPS6120077B2 JPS6120077B2 JP55144909A JP14490980A JPS6120077B2 JP S6120077 B2 JPS6120077 B2 JP S6120077B2 JP 55144909 A JP55144909 A JP 55144909A JP 14490980 A JP14490980 A JP 14490980A JP S6120077 B2 JPS6120077 B2 JP S6120077B2
- Authority
- JP
- Japan
- Prior art keywords
- ram
- output
- power supply
- input terminal
- counter
- Prior art date
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- Expired
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 2
- 230000005764 inhibitory process Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 208000004117 Congenital Myasthenic Syndromes Diseases 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明はマイクロコンピユータ等の電子回路、
特にスタンバイモードをもつ電子回路中に使用さ
れるメモリ回路に関する。
特にスタンバイモードをもつ電子回路中に使用さ
れるメモリ回路に関する。
近年のCMSプロセスの発達に伴ない、集積回
路の低消費電力化が著しい。また要求も強く、特
に電池駆動のシステムでは低消費電力は重要な要
素である。低消費電力化は重要な要素である。低
消費電力化のため種々の工夫がなされているが、
そのうちの１つとして、非使用時における全機能
を停止させることが行なわれる。もちろん電源を
切断すれば消費されないが、データメモリの内容
を保持しなければならないシステムにおいては電
源は切断できない。そこで１つの例はデータメモ
リ専用の電源を設けて、これは常時接続してお
き、周辺回路の電源のみ切断することが行なわれ
る。また他の例では、データメモリと周辺回路の
電源は共通で常時接続しておき、非使用時には発
振クロツクや入出力端子を全て禁止してスタテイ
ツク状態にすることによつて電力消費を防ぐこと
が公知である。データメモリとしてスタデイツク
ランダムアクセスメモリ（以下RAMと略記す
る）を用いるシステムではRAM内容の保持電圧
は通常の動作保証規格値よりかなり低いところま
で保証されなければならないのが通例である。こ
のスタンバイモードから動作モードへ復帰する
際、電源の立上りとスタンバイモード指令信号の
解除の位相関係でRAMへの不当書込み、即ち
RAM破壊がおこる場合がある。これにつき前記
後者の例、つまりRAMと周辺回路の電源が同一
の場合を例にとり説明する。
路の低消費電力化が著しい。また要求も強く、特
に電池駆動のシステムでは低消費電力は重要な要
素である。低消費電力化は重要な要素である。低
消費電力化のため種々の工夫がなされているが、
そのうちの１つとして、非使用時における全機能
を停止させることが行なわれる。もちろん電源を
切断すれば消費されないが、データメモリの内容
を保持しなければならないシステムにおいては電
源は切断できない。そこで１つの例はデータメモ
リ専用の電源を設けて、これは常時接続してお
き、周辺回路の電源のみ切断することが行なわれ
る。また他の例では、データメモリと周辺回路の
電源は共通で常時接続しておき、非使用時には発
振クロツクや入出力端子を全て禁止してスタテイ
ツク状態にすることによつて電力消費を防ぐこと
が公知である。データメモリとしてスタデイツク
ランダムアクセスメモリ（以下RAMと略記す
る）を用いるシステムではRAM内容の保持電圧
は通常の動作保証規格値よりかなり低いところま
で保証されなければならないのが通例である。こ
のスタンバイモードから動作モードへ復帰する
際、電源の立上りとスタンバイモード指令信号の
解除の位相関係でRAMへの不当書込み、即ち
RAM破壊がおこる場合がある。これにつき前記
後者の例、つまりRAMと周辺回路の電源が同一
の場合を例にとり説明する。
第１図は従来実施されているスタンバイモード
実行関係の一実施例の回路概念図である。１は
RAMを含むCPU、２はスタンバイ指令入力端
子、３は電源電圧入力端子、４はCPUのタイミ
ングを制御するためのクロツク発生回路、５は入
力端子２の状態により、クロツク発生回路４の出
力を制御して、入力端子２が“１”論理レベルの
ときクロツク発生回路４の出力を禁止するアンド
ゲート、６はCPU１のメイン電源、７はCPU１
のサブ電源で、スタンバイモードのときCPU１
に含まれるRAMのバツクアツプとして使われ、
８は２極双投の電源スイツチ、９は入力端子２の
プルアツプ抵抗である。さらに第２図は第１図の
入力端子２と電源端子３における信号波形を示
す。(a)は電源端子３におけるレベル変化、(b)は入
力端子２におけるレベル変化である。まず時刻t1
まではバツクアツプモードであつて電源スイツチ
８がOFFになつている。このとき電源端子３に
はサブ電源７によりV0が印加され、入力端子２
にはプルアツプ抵抗９を通してV0つまり“１”
論理レベルが印加される。するとパルス発生器４
の出力はアンドゲート５で禁止され、CPU１は
動作を停止している。つまりスタンバイモードに
ある。CPU１の通常動作保証電圧はV1とV2の間
であつて、バツクアツプ電圧V0はそれより低い
ところに設定されることが多い。次に時刻t1で電
源スイツチ８がONになると、入力端子２はOND
レベル、すなわち“０”論理レベルが、電源端子
３はメイン電源６が印加される。入力端子２での
レベル反転は瞬時におこなわれるが、電源端子３
の変化はメイン電源６の内部インピーダンスで決
まり、比較的遅いことが多い。時刻t2で電源端子
３の電圧が動作保証下限V1に達したとするなら
ば、時刻t1からt2の間でRAMに不正書込みの発生
するおそれがある。入力端子２のレベルはほぼ時
刻t1で“０”論理レベルになるので、アンドゲー
ド５におけるクロツク発生回路４の出力禁止が解
除される。するとCPUは発生されたクロツク信
号に従つて動作を開始するが、時刻t2までは電源
電圧が保証範囲以下であり正常動作が期待できな
い。従つて、RAMに不正書込みを行なつてしま
うことがおこり、バツクアツプモード不良という
ことになる。これを防ぐため、従来は入力端子２
の前に遅延回路を設けて時間（t2―t1）に相当分入
力端子２におけるレベル反転を遅らせていた。こ
のような遅延回路をCPU１の外部に設けること
は、CPU１の実装基板のスペースフアクターを
悪化させ、実装部品の増大とともに部品代や取付
工数の増大で装置のコストアツプにつながるもの
であつた。
実行関係の一実施例の回路概念図である。１は
RAMを含むCPU、２はスタンバイ指令入力端
子、３は電源電圧入力端子、４はCPUのタイミ
ングを制御するためのクロツク発生回路、５は入
力端子２の状態により、クロツク発生回路４の出
力を制御して、入力端子２が“１”論理レベルの
ときクロツク発生回路４の出力を禁止するアンド
ゲート、６はCPU１のメイン電源、７はCPU１
のサブ電源で、スタンバイモードのときCPU１
に含まれるRAMのバツクアツプとして使われ、
８は２極双投の電源スイツチ、９は入力端子２の
プルアツプ抵抗である。さらに第２図は第１図の
入力端子２と電源端子３における信号波形を示
す。(a)は電源端子３におけるレベル変化、(b)は入
力端子２におけるレベル変化である。まず時刻t1
まではバツクアツプモードであつて電源スイツチ
８がOFFになつている。このとき電源端子３に
はサブ電源７によりV0が印加され、入力端子２
にはプルアツプ抵抗９を通してV0つまり“１”
論理レベルが印加される。するとパルス発生器４
の出力はアンドゲート５で禁止され、CPU１は
動作を停止している。つまりスタンバイモードに
ある。CPU１の通常動作保証電圧はV1とV2の間
であつて、バツクアツプ電圧V0はそれより低い
ところに設定されることが多い。次に時刻t1で電
源スイツチ８がONになると、入力端子２はOND
レベル、すなわち“０”論理レベルが、電源端子
３はメイン電源６が印加される。入力端子２での
レベル反転は瞬時におこなわれるが、電源端子３
の変化はメイン電源６の内部インピーダンスで決
まり、比較的遅いことが多い。時刻t2で電源端子
３の電圧が動作保証下限V1に達したとするなら
ば、時刻t1からt2の間でRAMに不正書込みの発生
するおそれがある。入力端子２のレベルはほぼ時
刻t1で“０”論理レベルになるので、アンドゲー
ド５におけるクロツク発生回路４の出力禁止が解
除される。するとCPUは発生されたクロツク信
号に従つて動作を開始するが、時刻t2までは電源
電圧が保証範囲以下であり正常動作が期待できな
い。従つて、RAMに不正書込みを行なつてしま
うことがおこり、バツクアツプモード不良という
ことになる。これを防ぐため、従来は入力端子２
の前に遅延回路を設けて時間（t2―t1）に相当分入
力端子２におけるレベル反転を遅らせていた。こ
のような遅延回路をCPU１の外部に設けること
は、CPU１の実装基板のスペースフアクターを
悪化させ、実装部品の増大とともに部品代や取付
工数の増大で装置のコストアツプにつながるもの
であつた。
本発明の目的は、上記遅延回路を外付けする必
要のないバツクアツプモードをもつたCPUを提
供することにある。
要のないバツクアツプモードをもつたCPUを提
供することにある。
本発明の目的は、外付遅延回路を廃して、安価
な装置を提供することにある。
な装置を提供することにある。
本発明によれば、バツクアツプモードをもつ
CPUは少くともクロツク発振器、カウンタ、セ
ツトリセツト型フリツプフロツプ及びRAMから
構成される。前記カウンタは、前記クロツク発振
器の出力により駆動され、該カウンタの出力によ
り前記セツトリセツト型フリツプフロツプをリセ
ツトする。さらに該フリツプフロツプは、スタン
バイ指令信号によりセツトされ、セツト出力は前
記RAMのアドレスデコーダに導かれて全アドレ
スを非選択する。スタンバイ指令がくると前記フ
リツプフロツプがセツトされて、前記RAMの全
アドレスが非選択とされるのでRAMの周辺が誤
動作しても不正書込みは発生せず、RAM内容は
保護される。次にスタンバイ指令が解除され、さ
らに前記カウンタから出力があつたとき該フリツ
プフロツプははじめてリセツトされて、該RAM
のアドレスは選択可能状態となる。メイン電源電
圧が動作保証電圧レベルに達するまでに相当する
時間（第２図におけるt2―t1）前記カウンタが計時
した後出力を出すようにカウンタを決めれば、
RAM内容は確実に保護されて誤動作のないスタ
ンバイモードが得られ、本発明の目的は完全に達
成される。
CPUは少くともクロツク発振器、カウンタ、セ
ツトリセツト型フリツプフロツプ及びRAMから
構成される。前記カウンタは、前記クロツク発振
器の出力により駆動され、該カウンタの出力によ
り前記セツトリセツト型フリツプフロツプをリセ
ツトする。さらに該フリツプフロツプは、スタン
バイ指令信号によりセツトされ、セツト出力は前
記RAMのアドレスデコーダに導かれて全アドレ
スを非選択する。スタンバイ指令がくると前記フ
リツプフロツプがセツトされて、前記RAMの全
アドレスが非選択とされるのでRAMの周辺が誤
動作しても不正書込みは発生せず、RAM内容は
保護される。次にスタンバイ指令が解除され、さ
らに前記カウンタから出力があつたとき該フリツ
プフロツプははじめてリセツトされて、該RAM
のアドレスは選択可能状態となる。メイン電源電
圧が動作保証電圧レベルに達するまでに相当する
時間（第２図におけるt2―t1）前記カウンタが計時
した後出力を出すようにカウンタを決めれば、
RAM内容は確実に保護されて誤動作のないスタ
ンバイモードが得られ、本発明の目的は完全に達
成される。
以下図面とともに本発明をさらに詳細に説明す
る。
る。
第３図は本発明の一実施例を示すOPUの部分
図である。２はスタンバイ指令入力端子、４は
CPUのタイミングを制御するためのクロツク発
生回路、５は入力端子２の状態によりクロツク発
生回路４の出力を制御して、入力端子２が“１”
論理レベルのときクロツク発生回路４の出力を禁
止するアンドゲート、１０はクロツク発生回路５
の出力をカウントするカウンタ、１１は入力端子
２の状態が“１”のときセツトされ、カウンタ１
０の出力Q1が“１”のときリセツトされるセツ
トリセツト型フリツプフロツプ、１２はRAMの
アドレスデコーダ、１３はアドレスデコーダ１２
の出力をセツトリセツト型フリツプフロツプ１１
の逆相出力によつて制御するアンドゲート群、１
４はアンドゲート群１３の出力によつてアドレス
が選択されるRAMセル群である。カウンタ１０
は入力端子２が“１”のとき、すなわちスタンバ
イ指令が出力されているときリセツトされる。
図である。２はスタンバイ指令入力端子、４は
CPUのタイミングを制御するためのクロツク発
生回路、５は入力端子２の状態によりクロツク発
生回路４の出力を制御して、入力端子２が“１”
論理レベルのときクロツク発生回路４の出力を禁
止するアンドゲート、１０はクロツク発生回路５
の出力をカウントするカウンタ、１１は入力端子
２の状態が“１”のときセツトされ、カウンタ１
０の出力Q1が“１”のときリセツトされるセツ
トリセツト型フリツプフロツプ、１２はRAMの
アドレスデコーダ、１３はアドレスデコーダ１２
の出力をセツトリセツト型フリツプフロツプ１１
の逆相出力によつて制御するアンドゲート群、１
４はアンドゲート群１３の出力によつてアドレス
が選択されるRAMセル群である。カウンタ１０
は入力端子２が“１”のとき、すなわちスタンバ
イ指令が出力されているときリセツトされる。
第４図は第３図の入力端子２、セツトリセツト
型フリツプフロツプ１１の出力２および電源電
圧の時間変化を示す。(a)は電源電圧の時間変化、
(b)はスタンバイ指令信号のレベル変化、(c)はセツ
トリセツト型フリツプフロツプ１１の出力２の
レベル変化である。まず時刻t1まではスタンバイ
指令信号が出力されて入力端子２の状態が“１”
である。従つて、アンドゲート５は禁止、フリツ
プフロツプ１１はセツトされて２は“０”であ
るからアンドゲート群１２は全て禁止される。さ
らにカウンタ１０はリセツトされている。この結
果、RAM内のデータは完全に保存される。時刻
t1で入力端子２が“０”になる。即ちスタンバイ
解除が行なわれると、カウンタ１０のリセツトが
解除されてカウントを開始する。時刻t2に電源電
圧は通常動作保証範囲に入いる。このあと、カウ
ンタ１０の出力Q1が“０”→“１”になるよう
にカウンタが構成され、フリツプフロツプ１１が
リセツトされて２が“０”→“１”となる。こ
うして再びRAMのアドレスが選択可能状態とな
るが、このときは電源電圧が正常動作領域まで上
昇しているのでCPUは誤動作せず、従つて、
RAMへの不正書込みは発生しない。スタンバイ
モードが完全に保証されることになる。このよう
にスタンバイ指令解除をカウンタ１０で等価的に
遅延させ、この遅延時間分RAMのアドレスを非
選択状態とするとともに、遅延時間の設定を電源
電圧がバツクアツプ電圧から正常動作電圧まで上
昇するに要する時間以上とすることによつて、ス
タンバイ指令解除時におけるRAMへの不正書込
みを抑制するものである。
型フリツプフロツプ１１の出力２および電源電
圧の時間変化を示す。(a)は電源電圧の時間変化、
(b)はスタンバイ指令信号のレベル変化、(c)はセツ
トリセツト型フリツプフロツプ１１の出力２の
レベル変化である。まず時刻t1まではスタンバイ
指令信号が出力されて入力端子２の状態が“１”
である。従つて、アンドゲート５は禁止、フリツ
プフロツプ１１はセツトされて２は“０”であ
るからアンドゲート群１２は全て禁止される。さ
らにカウンタ１０はリセツトされている。この結
果、RAM内のデータは完全に保存される。時刻
t1で入力端子２が“０”になる。即ちスタンバイ
解除が行なわれると、カウンタ１０のリセツトが
解除されてカウントを開始する。時刻t2に電源電
圧は通常動作保証範囲に入いる。このあと、カウ
ンタ１０の出力Q1が“０”→“１”になるよう
にカウンタが構成され、フリツプフロツプ１１が
リセツトされて２が“０”→“１”となる。こ
うして再びRAMのアドレスが選択可能状態とな
るが、このときは電源電圧が正常動作領域まで上
昇しているのでCPUは誤動作せず、従つて、
RAMへの不正書込みは発生しない。スタンバイ
モードが完全に保証されることになる。このよう
にスタンバイ指令解除をカウンタ１０で等価的に
遅延させ、この遅延時間分RAMのアドレスを非
選択状態とするとともに、遅延時間の設定を電源
電圧がバツクアツプ電圧から正常動作電圧まで上
昇するに要する時間以上とすることによつて、ス
タンバイ指令解除時におけるRAMへの不正書込
みを抑制するものである。
この説明では、カウンタ１０の入力として基本
クロツク信号を用いたが、この信号にかぎらず、
一定周期の信号ならば何でもよい。また、スタン
バイ指令解除の遅延をカウンタで行なつたが、こ
れも何らカウンタに制限されない。たとえばCR
による遅延もよい。さらにRAMアドレスの禁止
信号出力としてセツトリセツト型フリツプフロツ
プを用いたが、これも他の手段におきかえること
ができるのはもちろんである。例えばスタンバイ
信号とカウンタ１０の出力とのオアでRAMのア
ドレスを非選択とすることもできよう。
クロツク信号を用いたが、この信号にかぎらず、
一定周期の信号ならば何でもよい。また、スタン
バイ指令解除の遅延をカウンタで行なつたが、こ
れも何らカウンタに制限されない。たとえばCR
による遅延もよい。さらにRAMアドレスの禁止
信号出力としてセツトリセツト型フリツプフロツ
プを用いたが、これも他の手段におきかえること
ができるのはもちろんである。例えばスタンバイ
信号とカウンタ１０の出力とのオアでRAMのア
ドレスを非選択とすることもできよう。
これまでの説明はRAMと周辺回路の電源が共
通の回路例にておこなつたが、RAM専用電源を
もつ回路でも全く同様に実施可能である。
通の回路例にておこなつたが、RAM専用電源を
もつ回路でも全く同様に実施可能である。
以上の説明であきらかなように本発明によれば
外付部品を必要とせず確実なスタンバイモードが
得られ、コスト的メリツトが大きい。
外付部品を必要とせず確実なスタンバイモードが
得られ、コスト的メリツトが大きい。
第１図は従来の回路例を示す図、第２図は第１
図の動作波形図、第３図は本発明の実施例を示す
図、第４図は第３図の動作波形図である。 １……RAMを含むCPU、２……スタンバイ指
令信号入力端子、３……電源端子、４……基本ク
ロツク発振器、５……基本クロツク制御ゲート、
１０……カウンタ、１３……RAMアドレス選択
信号制御ゲート群、１４……RAMセル群。
図の動作波形図、第３図は本発明の実施例を示す
図、第４図は第３図の動作波形図である。 １……RAMを含むCPU、２……スタンバイ指
令信号入力端子、３……電源端子、４……基本ク
ロツク発振器、５……基本クロツク制御ゲート、
１０……カウンタ、１３……RAMアドレス選択
信号制御ゲート群、１４……RAMセル群。
Claims (1)
- １ スタンバイモードをもつ電子回路において、
メモリ回路と、前記スタンバイモードを指令する
指令信号に基いてクロツク発生回路の出力を禁止
し、前記指令信号の解除に基いて前記クロツク発
生回路の出力を許可する回路と、前記指令信号の
解除から所定期間の間、前記メモリ回路へのアド
レスの供給を禁止する回路とを有することを特徴
とする電子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55144909A JPS5769588A (en) | 1980-10-16 | 1980-10-16 | Memort circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55144909A JPS5769588A (en) | 1980-10-16 | 1980-10-16 | Memort circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5769588A JPS5769588A (en) | 1982-04-28 |
| JPS6120077B2 true JPS6120077B2 (ja) | 1986-05-20 |
Family
ID=15373095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55144909A Granted JPS5769588A (en) | 1980-10-16 | 1980-10-16 | Memort circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5769588A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6278617A (ja) * | 1985-10-01 | 1987-04-10 | Fujitsu Kiden Ltd | 省電力ｍｐｕシステム |
| JPS63146398U (ja) * | 1987-03-17 | 1988-09-27 | ||
| JPH0542505Y2 (ja) * | 1988-03-14 | 1993-10-26 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5258385A (en) * | 1975-11-07 | 1977-05-13 | Mitsubishi Electric Corp | Complementary type field effect element integrated circuit device |
| JPS54124942A (en) * | 1978-03-09 | 1979-09-28 | Motorola Inc | System having ram retaining function at power up and down time |
-
1980
- 1980-10-16 JP JP55144909A patent/JPS5769588A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5258385A (en) * | 1975-11-07 | 1977-05-13 | Mitsubishi Electric Corp | Complementary type field effect element integrated circuit device |
| JPS54124942A (en) * | 1978-03-09 | 1979-09-28 | Motorola Inc | System having ram retaining function at power up and down time |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5769588A (en) | 1982-04-28 |
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