JPS6113250B2 - - Google Patents
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- Publication number
- JPS6113250B2 JPS6113250B2 JP51134593A JP13459376A JPS6113250B2 JP S6113250 B2 JPS6113250 B2 JP S6113250B2 JP 51134593 A JP51134593 A JP 51134593A JP 13459376 A JP13459376 A JP 13459376A JP S6113250 B2 JPS6113250 B2 JP S6113250B2
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- JP
- Japan
- Prior art keywords
- voltage
- output
- circuit
- turned
- logic circuit
- Prior art date
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- Expired
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- 238000001514 detection method Methods 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000007547 defect Effects 0.000 description 4
- 230000001052 transient effect Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Direct Current Feeding And Distribution (AREA)
- Power Sources (AREA)
Description
【発明の詳細な説明】
本発明は、電源の投入、遮断時の電圧の過渡変
動期間に於ける誤出力を防止する方式に関するも
のである。
動期間に於ける誤出力を防止する方式に関するも
のである。
電源の投入又は遮断時に於いては、電源電圧が
定常状態となるまでの過渡期間に次第に上昇又は
下降することになる。従つて論理回路等を動作さ
せる為に電源を投入した場合には、次第に電源電
圧が上昇して定常状態に達するまでの間に異常動
作を行なう虞れが多く、誤出力を発生することに
なる。
定常状態となるまでの過渡期間に次第に上昇又は
下降することになる。従つて論理回路等を動作さ
せる為に電源を投入した場合には、次第に電源電
圧が上昇して定常状態に達するまでの間に異常動
作を行なう虞れが多く、誤出力を発生することに
なる。
このような誤出力発生の原因を例示すると、(1)
フリツプフロツプ等の記憶素子の初期設定の不良
即ちリセツト動作不良、(2)ゲート素子の動作不
良、(3)出力駆動回路の動作不良がある。
フリツプフロツプ等の記憶素子の初期設定の不良
即ちリセツト動作不良、(2)ゲート素子の動作不
良、(3)出力駆動回路の動作不良がある。
電源投入又は遮断時の前述の如き誤出力発生の
防止の為に、従来は前記(1)の記憶素子の初期設定
不良を改善することに注意が払われていた。しか
し、論理回路や駆動回路を集積回路化した装置に
於いては、記憶素子のリセツト信号回路が正常で
あつても、ゲート素子や駆動素子が誤動作して外
部に誤出力を供給する場合がある。
防止の為に、従来は前記(1)の記憶素子の初期設定
不良を改善することに注意が払われていた。しか
し、論理回路や駆動回路を集積回路化した装置に
於いては、記憶素子のリセツト信号回路が正常で
あつても、ゲート素子や駆動素子が誤動作して外
部に誤出力を供給する場合がある。
又論理回路用の電源と出力回路用電源とを別電
源とした場合には、２電源の電圧の立上り、立下
り速度が異なつていた２電源間の協調が悪い為に
誤出力が発生する場合がある。例えば信号Ｓ１，
Ｓ２が或る時間間隔で且つ一部が重なるように並
列に出力されなければならない場合に、論理回路
だけが先に動作を開始し、出力駆動回が電源電圧
の立上りが遅い為に遅れて信号Ｓ１，Ｓ２の重な
り期間で動作を開始すると、信号Ｓ１，Ｓ２が同
時に出力される欠点がある。
源とした場合には、２電源の電圧の立上り、立下
り速度が異なつていた２電源間の協調が悪い為に
誤出力が発生する場合がある。例えば信号Ｓ１，
Ｓ２が或る時間間隔で且つ一部が重なるように並
列に出力されなければならない場合に、論理回路
だけが先に動作を開始し、出力駆動回が電源電圧
の立上りが遅い為に遅れて信号Ｓ１，Ｓ２の重な
り期間で動作を開始すると、信号Ｓ１，Ｓ２が同
時に出力される欠点がある。
このことを第７図に示す動作説明図を用いて説
明する。第７図ａは論理回路用電源の電圧確立信
号、第７図ｂは出力回路用電源の電圧確立信号、
第７図ｃ，ｄは第７図ａに示す電圧確立信号に基
づいて論理回路が動作した場合に論理回路より出
力される信号S1，S2、第７図ｅ，ｆは、第７図ｂ
に示す電圧確立信号に基づいて出力回路が駆動さ
れた場合に第７図ｃ，ｄに示される信号S1，S2が
出力回路より出力されるときの信号S1，S2を示し
ている。第７図ｃ，ｄに示すように信号S1，S2が
所定の時間差をもつて出力されなければならない
ような場合に、第７図ａ，ｂに示すように電圧確
立信号にずれがあつて論理回路が先に動作を開始
すると第７図ｅ，ｆに示すように信号S1，S2が出
力回路より同時に出力されてしまうのである。
明する。第７図ａは論理回路用電源の電圧確立信
号、第７図ｂは出力回路用電源の電圧確立信号、
第７図ｃ，ｄは第７図ａに示す電圧確立信号に基
づいて論理回路が動作した場合に論理回路より出
力される信号S1，S2、第７図ｅ，ｆは、第７図ｂ
に示す電圧確立信号に基づいて出力回路が駆動さ
れた場合に第７図ｃ，ｄに示される信号S1，S2が
出力回路より出力されるときの信号S1，S2を示し
ている。第７図ｃ，ｄに示すように信号S1，S2が
所定の時間差をもつて出力されなければならない
ような場合に、第７図ａ，ｂに示すように電圧確
立信号にずれがあつて論理回路が先に動作を開始
すると第７図ｅ，ｆに示すように信号S1，S2が出
力回路より同時に出力されてしまうのである。
本発明は、前述の如き従来の欠点を改善したも
ので、その目的は電源の投入、遮断時に於ける誤
出力を確実に防止することにある。以下実施例に
ついて詳細に説明する。
ので、その目的は電源の投入、遮断時に於ける誤
出力を確実に防止することにある。以下実施例に
ついて詳細に説明する。
第１図は本発明の実施例のブロツク線図であ
り、論理回路３の電源１と出力駆動回路６の電源
４とを有する場合についてのものであり、入力信
号が論理回路３に加えられて論理回路３の構成に
従つた信号処理が行なわれ、その結果出力駆動回
路６に信号が加えられて出力信号OUTが出力さ
れる。又電源１，４の電圧確立検出回路２，５が
設けられており、電圧確立検出回路２の検出信号
によつて接点７，９がオンとなり、又電圧確立検
出回路５の検出信号によつて接点８，１０がオン
となる。即ち、電圧確立検出回路２，５の検出信
号のアンド条件で論理回路３には動作可能信号es
が加えられ、且つ出力駆動回路６に動作電圧が印
加される。
り、論理回路３の電源１と出力駆動回路６の電源
４とを有する場合についてのものであり、入力信
号が論理回路３に加えられて論理回路３の構成に
従つた信号処理が行なわれ、その結果出力駆動回
路６に信号が加えられて出力信号OUTが出力さ
れる。又電源１，４の電圧確立検出回路２，５が
設けられており、電圧確立検出回路２の検出信号
によつて接点７，９がオンとなり、又電圧確立検
出回路５の検出信号によつて接点８，１０がオン
となる。即ち、電圧確立検出回路２，５の検出信
号のアンド条件で論理回路３には動作可能信号es
が加えられ、且つ出力駆動回路６に動作電圧が印
加される。
第２図は電圧確立検出回路２，５の一例を示す
もので、１１は抵抗、１２はツエナーダイオード
等の閾値素子、１３はリレー、１４はリレーの接
点である。電源の投入、遮断により第３図に示す
ような電圧の立上り及び立下り特性を示し、電圧
E2〜E3の範囲が動作保証範囲であるとすると、
ｔ１のタイミングで電源投入を行なつたとき、ｔ
２のタイミングで動作保証範囲の電圧E2に立上
るので、この電圧E2で閾値素子１２がオン状態
となるように、抵抗１１等を調整しておくことに
より、リレー１３が動作し、接点１４がオンとな
つて電圧確立検出信号が出力されることになる。
もので、１１は抵抗、１２はツエナーダイオード
等の閾値素子、１３はリレー、１４はリレーの接
点である。電源の投入、遮断により第３図に示す
ような電圧の立上り及び立下り特性を示し、電圧
E2〜E3の範囲が動作保証範囲であるとすると、
ｔ１のタイミングで電源投入を行なつたとき、ｔ
２のタイミングで動作保証範囲の電圧E2に立上
るので、この電圧E2で閾値素子１２がオン状態
となるように、抵抗１１等を調整しておくことに
より、リレー１３が動作し、接点１４がオンとな
つて電圧確立検出信号が出力されることになる。
又定常状態では電圧E1で論理回路等が動作可
能状態となつており、ｔ３のタイミングで電源を
遮断すると、電圧は図示の如く立下り、ｔ４のタ
イミングで電圧E1からE2に低下するので、リレ
ー１３は復旧し、接点１４はオフとなる。
能状態となつており、ｔ３のタイミングで電源を
遮断すると、電圧は図示の如く立下り、ｔ４のタ
イミングで電圧E1からE2に低下するので、リレ
ー１３は復旧し、接点１４はオフとなる。
閾値素子１２はリレー１３の動作を電圧E2以
上又は以下の状態のときに鋭敏に行なわせる為の
もので、リレー１３自身がそのような鋭敏な動作
を行なうものであれば、閾値素子１２は省略する
こともできる。
上又は以下の状態のときに鋭敏に行なわせる為の
もので、リレー１３自身がそのような鋭敏な動作
を行なうものであれば、閾値素子１２は省略する
こともできる。
前述の如き電圧確立検出回路によりそれぞれ電
源１，４の投入による電圧確立を検出し、両検出
信号が得られた条件により論理回路３及び出力駆
動回路６が動作するので、電源投入時の過渡状態
に於ける誤出力を防止することができる。又電源
遮断時に於いても同様に誤出力を防止することが
できる。
源１，４の投入による電圧確立を検出し、両検出
信号が得られた条件により論理回路３及び出力駆
動回路６が動作するので、電源投入時の過渡状態
に於ける誤出力を防止することができる。又電源
遮断時に於いても同様に誤出力を防止することが
できる。
第４図及び第５図は出力駆動回路の実施例を示
すもので、第６図は動作説明図である。各図に於
いて第１図と同一符号は同一部分を示し、Ｑ１，
Ｑ２はトランジスタ、Ｒ１は抵抗、Ｄ１はダイオ
ード、１６はリレー、１７は接点である。論理回
路３と出力駆動回路６との電源の立上り及び立下
り特性が第６図のａ，ｃに示す場合、ｔ１のタイ
ミングで投入すると、ｔ２のタイミングで出力駆
動回路６の電源４の電圧が動作可能電圧に到達
し、電圧確立検出信号が第６図ｄに示すように得
られ、接点１０がオンとなる。この状態では、第
４図の構成ではトランジスタＱ１，Ｑ２に電圧が
印加されず、又第５図の構成ではトランジスタＱ
１に電圧が印加されないので、リレー１６が動作
するようなことはない。
すもので、第６図は動作説明図である。各図に於
いて第１図と同一符号は同一部分を示し、Ｑ１，
Ｑ２はトランジスタ、Ｒ１は抵抗、Ｄ１はダイオ
ード、１６はリレー、１７は接点である。論理回
路３と出力駆動回路６との電源の立上り及び立下
り特性が第６図のａ，ｃに示す場合、ｔ１のタイ
ミングで投入すると、ｔ２のタイミングで出力駆
動回路６の電源４の電圧が動作可能電圧に到達
し、電圧確立検出信号が第６図ｄに示すように得
られ、接点１０がオンとなる。この状態では、第
４図の構成ではトランジスタＱ１，Ｑ２に電圧が
印加されず、又第５図の構成ではトランジスタＱ
１に電圧が印加されないので、リレー１６が動作
するようなことはない。
次にｔ３のタイミングで論理回路３の電源の電
圧確立信号が第６図ｂに示すように得られるの
で、接点９がオンとなる。従つてトランジスタＱ
１，Ｑ２は動作可能状態となり、論理回路３のト
ランジスタＱ１が入力信号に応じてオフとなれ
ば、出力駆動回路６のトランジスタＱ２がオンと
なつてリレー１６が動作し、その接点１７がオン
となつて出力信号OUTが外部出力として他の回
路又は装置に供給されることになる。
圧確立信号が第６図ｂに示すように得られるの
で、接点９がオンとなる。従つてトランジスタＱ
１，Ｑ２は動作可能状態となり、論理回路３のト
ランジスタＱ１が入力信号に応じてオフとなれ
ば、出力駆動回路６のトランジスタＱ２がオンと
なつてリレー１６が動作し、その接点１７がオン
となつて出力信号OUTが外部出力として他の回
路又は装置に供給されることになる。
又ｔ４のタイミングで電源を遮断すると、出力
駆動回路６の電源４の電圧がｔ５のタイミングで
動作可能電圧に低下するので、接点１０がオフと
なり、ｔ６のタイミングで論理回路３の電源の電
圧が動作可能電圧以下に低下する前であつても、
論理回路３と出力駆動回路６とは不動作状態とな
る。即ち第６図に於いては、ｅに示すように、ｔ
３〜ｔ５の間が動作期間となり、電源の過渡状態
の影響を除去することができることになる。
駆動回路６の電源４の電圧がｔ５のタイミングで
動作可能電圧に低下するので、接点１０がオフと
なり、ｔ６のタイミングで論理回路３の電源の電
圧が動作可能電圧以下に低下する前であつても、
論理回路３と出力駆動回路６とは不動作状態とな
る。即ち第６図に於いては、ｅに示すように、ｔ
３〜ｔ５の間が動作期間となり、電源の過渡状態
の影響を除去することができることになる。
以上説明したように、本発明は、論理回路と出
力駆動回路との動作を各部の電源の電圧がそれぞ
れ確立した条件により可能とするものであり、従
つて複数電源間の協調を特に意識して動作させる
必要もなく、誤出力を防止することができるもの
である。
力駆動回路との動作を各部の電源の電圧がそれぞ
れ確立した条件により可能とするものであり、従
つて複数電源間の協調を特に意識して動作させる
必要もなく、誤出力を防止することができるもの
である。
第１図は本発明の実施例のブロツク線図、第２
図は電圧確立検出回路の一実施例、第３図は電源
の電圧の立上り及び立下り特性説明図、第４図及
び第５図は出力駆動回路のそれぞれ実施例、第６
図はその動作説明図、第７図は２電源間の協調が
悪い場合の誤動作を説明するための動作説明図を
示すものである。 １，４は電源、２，５は電圧確立検出回路、３
は論理回路、６は出力駆動回路、７〜１０は接点
である。
図は電圧確立検出回路の一実施例、第３図は電源
の電圧の立上り及び立下り特性説明図、第４図及
び第５図は出力駆動回路のそれぞれ実施例、第６
図はその動作説明図、第７図は２電源間の協調が
悪い場合の誤動作を説明するための動作説明図を
示すものである。 １，４は電源、２，５は電圧確立検出回路、３
は論理回路、６は出力駆動回路、７〜１０は接点
である。
Claims (1)
- １ 装置に使用する全電源のそれぞれに電圧確立
検出回路を設けて各電源の電圧確立をそれぞれ独
立に検出し、全電源の電圧確立が検出されたこと
により、論理回路の動作と出力駆動回路の動作と
を同時に可能とするように制御することを特徴と
する誤出力防止方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13459376A JPS5359330A (en) | 1976-11-09 | 1976-11-09 | Mis-output preventing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13459376A JPS5359330A (en) | 1976-11-09 | 1976-11-09 | Mis-output preventing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5359330A JPS5359330A (en) | 1978-05-29 |
| JPS6113250B2 true JPS6113250B2 (ja) | 1986-04-12 |
Family
ID=15132003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13459376A Granted JPS5359330A (en) | 1976-11-09 | 1976-11-09 | Mis-output preventing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5359330A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55112628A (en) * | 1979-02-22 | 1980-08-30 | Nec Corp | Bus coupling system |
| JPS5775304A (en) * | 1980-10-29 | 1982-05-11 | Fanuc Ltd | Power supply for controller |
| JPS57139240U (ja) * | 1981-02-24 | 1982-08-31 | ||
| JPS5953921A (ja) * | 1982-09-20 | 1984-03-28 | Sharp Corp | 電子制御装置 |
| JPS60238943A (ja) * | 1984-05-14 | 1985-11-27 | Mitsubishi Electric Corp | プログラマブルコントロ−ラ |
| JPS63103126U (ja) * | 1986-12-25 | 1988-07-04 | ||
| JP4430280B2 (ja) | 2002-04-18 | 2010-03-10 | 日本オプネクスト株式会社 | 光伝送装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5058936A (ja) * | 1973-09-25 | 1975-05-22 | ||
| JPS5180137A (en) * | 1975-01-09 | 1976-07-13 | Matsushita Electric Ind Co Ltd | Shorisochino gokidoboshitsukitanmatsusochi |
-
1976
- 1976-11-09 JP JP13459376A patent/JPS5359330A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5058936A (ja) * | 1973-09-25 | 1975-05-22 | ||
| JPS5180137A (en) * | 1975-01-09 | 1976-07-13 | Matsushita Electric Ind Co Ltd | Shorisochino gokidoboshitsukitanmatsusochi |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5359330A (en) | 1978-05-29 |
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