JP2926852B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP2926852B2 JP2926852B2 JP2079231A JP7923190A JP2926852B2 JP 2926852 B2 JP2926852 B2 JP 2926852B2 JP 2079231 A JP2079231 A JP 2079231A JP 7923190 A JP7923190 A JP 7923190A JP 2926852 B2 JP2926852 B2 JP 2926852B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリのヒューズを備えるプログラマ
ブル回路に関し、特にそのヒューズが不完全に切断され
た場合の誤動作を防止する手段を有する半導体メモリに
関する。
ブル回路に関し、特にそのヒューズが不完全に切断され
た場合の誤動作を防止する手段を有する半導体メモリに
関する。
まず、従来の半導体メモリについて図面を用いて説明
する。第５図が従来の半導体メモリのヒューズを備える
プログラマブル回路である。
する。第５図が従来の半導体メモリのヒューズを備える
プログラマブル回路である。
第５図において、Ｆはヒューズ、6,7はインバータ、Q
2,Q3はＮチャンネル型MOSトランジスタ、N1はＦとQ2と
の接続点、φは後で説明するクロック信号、OUTは出力
信号で、以上によりプログラマブル回路２が構成され
る。
2,Q3はＮチャンネル型MOSトランジスタ、N1はＦとQ2と
の接続点、φは後で説明するクロック信号、OUTは出力
信号で、以上によりプログラマブル回路２が構成され
る。
次に第５図の動作について説明する。ここで、ヒュー
ズＦが未切断の場合、ヒューズＦの抵抗値はＮチャンネ
ル型MOSトランジスタQ2,Q3のオン抵抗値よりも極めて小
さい値をとると仮定する。例えば、Q2,Q3のオン抵抗値
数ＫΩに対し、ヒューズ下の抵抗値数10Ω、まず、ヒュ
ーズＦが未切断の場合、クロック信号φのレベルにかか
わらず、ＦとQ2およびQ3の抵抗比により、接続点N1はハ
イレベルとなる。
ズＦが未切断の場合、ヒューズＦの抵抗値はＮチャンネ
ル型MOSトランジスタQ2,Q3のオン抵抗値よりも極めて小
さい値をとると仮定する。例えば、Q2,Q3のオン抵抗値
数ＫΩに対し、ヒューズ下の抵抗値数10Ω、まず、ヒュ
ーズＦが未切断の場合、クロック信号φのレベルにかか
わらず、ＦとQ2およびQ3の抵抗比により、接続点N1はハ
イレベルとなる。
次にヒューズＦが切断されている場合について説明す
る。まず、電源投入直後の様な不安定な状態の場合、Q3
がオンする迄は、接続点N1は不安定なレベルとなる。特
に、ヒューズＦを切断したつもりであるが、Ｆが高抵抗
（数ＭΩ〜数ＧΩ程度）で接続している場合、電源電圧
の立上りと共に接続点N1はハイレベルにチャージされ
る。この場合、Ｎチャンネル型MOSトランジスタQ3がオ
ンしなければ、N1がハイレベルに確定して誤動作が発生
する。そこで、この様な誤動作を防止するためにＮチャ
ンネル型MOSトランジスタQ2が接続されており、クロッ
ク信号φを一時的にハイレベルにすることにより、Q2を
オンさせ、接続点N1をロウレベルにする。１度N1がロウ
レベルとなれば、インバータ６の出力がハイレベルとな
り、Q3がオンするから、N1のロウレベルが確定する。こ
こで、Q2がオンした場合、N1がロウレベルになる理由
は、ＦとQ2との抵抗比による。以上説明した様に、ヒュ
ーズＦの切断の有無により、プログラマブル回路２の出
力OUTはハイまたはロウレベルとなる。ところで、クロ
ック信号φはチップセレクト内部信号▲▼（図示
しない）、ライトイネーブル内部信号WE′（図示しな
い）等により発生される。従って、Ｎチャンネル型MOS
トランジスタQ2のゲート入力を一時的にハイレベルにす
るのは電源投入後１回でも良いにもかかわらず、▲
▼やWE′では電源投入後何回も一時的にハイレベルと
なる。
る。まず、電源投入直後の様な不安定な状態の場合、Q3
がオンする迄は、接続点N1は不安定なレベルとなる。特
に、ヒューズＦを切断したつもりであるが、Ｆが高抵抗
（数ＭΩ〜数ＧΩ程度）で接続している場合、電源電圧
の立上りと共に接続点N1はハイレベルにチャージされ
る。この場合、Ｎチャンネル型MOSトランジスタQ3がオ
ンしなければ、N1がハイレベルに確定して誤動作が発生
する。そこで、この様な誤動作を防止するためにＮチャ
ンネル型MOSトランジスタQ2が接続されており、クロッ
ク信号φを一時的にハイレベルにすることにより、Q2を
オンさせ、接続点N1をロウレベルにする。１度N1がロウ
レベルとなれば、インバータ６の出力がハイレベルとな
り、Q3がオンするから、N1のロウレベルが確定する。こ
こで、Q2がオンした場合、N1がロウレベルになる理由
は、ＦとQ2との抵抗比による。以上説明した様に、ヒュ
ーズＦの切断の有無により、プログラマブル回路２の出
力OUTはハイまたはロウレベルとなる。ところで、クロ
ック信号φはチップセレクト内部信号▲▼（図示
しない）、ライトイネーブル内部信号WE′（図示しな
い）等により発生される。従って、Ｎチャンネル型MOS
トランジスタQ2のゲート入力を一時的にハイレベルにす
るのは電源投入後１回でも良いにもかかわらず、▲
▼やWE′では電源投入後何回も一時的にハイレベルと
なる。
上述した従来の半導体メモリは、ヒューズを備えるプ
ログラマブル回路を正しく動作させる為に設けられたＮ
チャンネル型MOSトランジスタを、電源投入後何回も動
作させてしまう為、消費電流が大きくなってしまうとい
う欠点がある。
ログラマブル回路を正しく動作させる為に設けられたＮ
チャンネル型MOSトランジスタを、電源投入後何回も動
作させてしまう為、消費電流が大きくなってしまうとい
う欠点がある。
本発明の半導体メモリは、書き込み制御信号またはチ
ップイネーブル信号が入力され、当該書き込み制御信号
またはチップイネーブル信号が第２のレベルのときに電
源投入されるとセットされて第１のレベルのリセット信
号を出力し、書き込み制御信号またはチップイネーブル
信号が電源投入後に最初に第１のレベルとなったときに
リセットされて第２のレベルのリセット信号を出力する
フリップフロップ回路と、ヒューズを備えこのヒューズ
が切断されているときは第１のレベルの出力信号を出力
し切断されていないときは第２のレベル出力信号を出力
するプログラマブル回路であって、リセット信号が入力
され、当該リセット信号が第１のレベルの間は出力信号
が前記第２のレベルをとるプログラマブル回路とを有す
ることを特徴としている。
ップイネーブル信号が入力され、当該書き込み制御信号
またはチップイネーブル信号が第２のレベルのときに電
源投入されるとセットされて第１のレベルのリセット信
号を出力し、書き込み制御信号またはチップイネーブル
信号が電源投入後に最初に第１のレベルとなったときに
リセットされて第２のレベルのリセット信号を出力する
フリップフロップ回路と、ヒューズを備えこのヒューズ
が切断されているときは第１のレベルの出力信号を出力
し切断されていないときは第２のレベル出力信号を出力
するプログラマブル回路であって、リセット信号が入力
され、当該リセット信号が第１のレベルの間は出力信号
が前記第２のレベルをとるプログラマブル回路とを有す
ることを特徴としている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図であり、第２図は
実施例第１図の動作波形図である。
実施例第１図の動作波形図である。
第１図において、プログラマブル回路２は従来例第５
図と同一であるため、その説明は省略する。リセット回
路１は、インバータ4,5、書き込み制御信号WE′をゲー
ト入力とするＮチャンネル型MOSトランジスタQ1、容量C
1及びC2で構成されており、WE′がロウレベルの状態で
電源が投入された場合必ずリセット信号RSがハイレベル
となる様にフリップ・フロップ回路を構成するインバー
タ4,5のトランジスタサイズが調整されており、レベル
安定の為のカップリング容量C1,C2が挿入されている。
▲▼バッファ回路３は、インバータ8,9で構成され
ており、入力が書き込み制御外部信号▲▼で、出力
が書き込み制御信号▲▼,WE′となっている。
図と同一であるため、その説明は省略する。リセット回
路１は、インバータ4,5、書き込み制御信号WE′をゲー
ト入力とするＮチャンネル型MOSトランジスタQ1、容量C
1及びC2で構成されており、WE′がロウレベルの状態で
電源が投入された場合必ずリセット信号RSがハイレベル
となる様にフリップ・フロップ回路を構成するインバー
タ4,5のトランジスタサイズが調整されており、レベル
安定の為のカップリング容量C1,C2が挿入されている。
▲▼バッファ回路３は、インバータ8,9で構成され
ており、入力が書き込み制御外部信号▲▼で、出力
が書き込み制御信号▲▼,WE′となっている。
次に第１図の動作を第２図の波形図を参照して説明す
る。書き込み制御外部信号▲▼をハイレベルのまま
電源VCCを投入すると、書き込み制御信号WE′はロウレ
ベルのままであるから、リセット信号RSは図の如く電源
VCCと同様に立上り、ハイレベルとなる。従って、Ｎチ
ャンネル型MOSトランジスタQ2はオンし、ヒューズＦと
Ｎチャンネル型MOSトランジスタQ2,Q3の接続点N1は、図
の如くヒューズＦの切断の有無によってハイまたはロウ
レベルとなる。
る。書き込み制御外部信号▲▼をハイレベルのまま
電源VCCを投入すると、書き込み制御信号WE′はロウレ
ベルのままであるから、リセット信号RSは図の如く電源
VCCと同様に立上り、ハイレベルとなる。従って、Ｎチ
ャンネル型MOSトランジスタQ2はオンし、ヒューズＦと
Ｎチャンネル型MOSトランジスタQ2,Q3の接続点N1は、図
の如くヒューズＦの切断の有無によってハイまたはロウ
レベルとなる。
次に書き込み制御外部信号▲▼がハイレベルから
ロウレベルへ変化し最初の書き込み動作が始まると、W
E′はハイレベルとなり、Ｎチャンネル型MOSトランジス
タQ1がオンするため、インバータ4,5で構成されるフリ
ップ・フラップが反転し、リセット信号RSがロウレベル
となる。従って、Ｎチャンネル型MOSトランジスタQ2は
オフする。以後、書き込み制御外部信号▲▼のレベ
ルにかかわらず、リセット信号RSがロウレベルを維持し
続けるので、Q2は電源投入時のみオンし、以後オフし続
ける。
ロウレベルへ変化し最初の書き込み動作が始まると、W
E′はハイレベルとなり、Ｎチャンネル型MOSトランジス
タQ1がオンするため、インバータ4,5で構成されるフリ
ップ・フラップが反転し、リセット信号RSがロウレベル
となる。従って、Ｎチャンネル型MOSトランジスタQ2は
オフする。以後、書き込み制御外部信号▲▼のレベ
ルにかかわらず、リセット信号RSがロウレベルを維持し
続けるので、Q2は電源投入時のみオンし、以後オフし続
ける。
次に、本発明の他の実施例について説明する。第３図
は本発明の第二の実施例を示す回路図であり、第４図は
第３図の動作波形図である。
は本発明の第二の実施例を示す回路図であり、第４図は
第３図の動作波形図である。
第３図において、リセット回路1,プログラマブル回路
2,▲▼バッファ回路３は本発明第一の実施例第１図
と同一であるため、その説明は省略する。第１図との相
違点は、リセット回路１と同様な構成で入力信号が書き
込み制御信号▲▼であるリセット回路11を新たに
設けた点である。更に、リセット回路１及び11の出力RS
1,RS2を入力とするOR回路の出力RS′がＮチャンネル型M
OSトランジスタQ2のゲート入力となる点が異なる。
2,▲▼バッファ回路３は本発明第一の実施例第１図
と同一であるため、その説明は省略する。第１図との相
違点は、リセット回路１と同様な構成で入力信号が書き
込み制御信号▲▼であるリセット回路11を新たに
設けた点である。更に、リセット回路１及び11の出力RS
1,RS2を入力とするOR回路の出力RS′がＮチャンネル型M
OSトランジスタQ2のゲート入力となる点が異なる。
次に第３図の動作を第４図の波形図を参照して説明す
る。書き込み制御外部信号▲▼をロウレベルのまま
電源Vccを投入すると、書き込み制御信号▲▼は
ロウレベルのままであり、WE′はハイレベルとなるか
ら、リセット信号RS1はロウレベル、RS2はハイレベルと
なり、その結果OR回路の出力RS′は図の如くハイレベル
となる。従って、Ｎチャンネル型MOSトランジスタQ2は
オンし、ヒューズＦとＮチャンネル型MOSトランジスタQ
2,Q3の接続点N1は、図の如くヒューズＦの切断の有無に
よってハイまたはロウレベルとなる。
る。書き込み制御外部信号▲▼をロウレベルのまま
電源Vccを投入すると、書き込み制御信号▲▼は
ロウレベルのままであり、WE′はハイレベルとなるか
ら、リセット信号RS1はロウレベル、RS2はハイレベルと
なり、その結果OR回路の出力RS′は図の如くハイレベル
となる。従って、Ｎチャンネル型MOSトランジスタQ2は
オンし、ヒューズＦとＮチャンネル型MOSトランジスタQ
2,Q3の接続点N1は、図の如くヒューズＦの切断の有無に
よってハイまたはロウレベルとなる。
次に書き込み制御外部信号▲▼がロウレベルから
ハイレベルへ変化し最初の書き込み動作が終了すると、
▲▼はハイレベルとなり、Ｎチャンネル型MOSト
ランジスタQ4がオンするため、インバータ12,13で構成
されるフリップ・フロップが反転し、リセット信号RS2
がロウレベルとなり、その結果RS′がロウレベルとな
る。従って、Ｎチャンネル型MOSトランジスタQ2はオフ
する。以後、書き込み制御外部信号▲▼のレベルに
かかわらず、RS′がロウレベルを維持し続けるので、Q2
は電源投入時のみオンし、以後オフし続ける。この実施
例では、電源投入時、▲▼がロウレベル，ハイレベ
ルのいずれの場合においてもプログラマブル回路をリセ
ットできる利点がある。
ハイレベルへ変化し最初の書き込み動作が終了すると、
▲▼はハイレベルとなり、Ｎチャンネル型MOSト
ランジスタQ4がオンするため、インバータ12,13で構成
されるフリップ・フロップが反転し、リセット信号RS2
がロウレベルとなり、その結果RS′がロウレベルとな
る。従って、Ｎチャンネル型MOSトランジスタQ2はオフ
する。以後、書き込み制御外部信号▲▼のレベルに
かかわらず、RS′がロウレベルを維持し続けるので、Q2
は電源投入時のみオンし、以後オフし続ける。この実施
例では、電源投入時、▲▼がロウレベル，ハイレベ
ルのいずれの場合においてもプログラマブル回路をリセ
ットできる利点がある。
以上説明したように本発明は、電源投入後の最初の書
き込み動作か否かの状態を記憶するフリップ・フロップ
回路により、電源投入時のみヒューズを備えるプログラ
マブル回路のリセットを行う為、何回もリセットするこ
とがなく、消費電流が小さくできる効果がある。
き込み動作か否かの状態を記憶するフリップ・フロップ
回路により、電源投入時のみヒューズを備えるプログラ
マブル回路のリセットを行う為、何回もリセットするこ
とがなく、消費電流が小さくできる効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図の動作波形図、第３図は本発明の第二の実施例を
示す回路図、第４図は第３図の動作波形図、第５図は従
来例を示す回路図である。 1,11……リセット回路、２……プログラマブル回路、３
……▲▼バッファ回路、４〜9,12,13……インバー
タ、10……OR回路、Q1〜Q4……Ｎチャンネル型MOSトラ
ンジスタ、C1〜C4……容量、Ｆ……ヒューズ、N1……節
点、▲▼……書き込み制御外部信号、WE′，▲
▼……書き込み制御信号、RS,RS1,RS2,RS′……リセ
ット信号、φ……クロック信号。
第１図の動作波形図、第３図は本発明の第二の実施例を
示す回路図、第４図は第３図の動作波形図、第５図は従
来例を示す回路図である。 1,11……リセット回路、２……プログラマブル回路、３
……▲▼バッファ回路、４〜9,12,13……インバー
タ、10……OR回路、Q1〜Q4……Ｎチャンネル型MOSトラ
ンジスタ、C1〜C4……容量、Ｆ……ヒューズ、N1……節
点、▲▼……書き込み制御外部信号、WE′，▲
▼……書き込み制御信号、RS,RS1,RS2,RS′……リセ
ット信号、φ……クロック信号。
Claims (1)
- 【請求項１】書き込み制御信号またはチップイネーブル
信号が入力され、当該書き込み制御信号またはチップイ
ネーブル信号が第２のレベルのときに電源投入されると
セットされて第１のレベルのリセット信号を出力し、前
記書き込み制御信号またはチップイネーブル信号が前記
電源投入後に最初に第１のレベルとなったときにリセッ
トされて第２のレベルのリセット信号を出力するフリッ
プフロップ回路と、ヒューズを備えこのヒューズが切断
されているときは第１のレベルの出力信号を出力し切断
されていないときは第２のレベルの出力信号を出力する
プログラマブル回路であって、前記リセット信号が入力
され、当該リセット信号が前記第１のレベルの間は前記
出力信号が前記第２のレベルをとるプログラマブル回路
とを有することを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079231A JP2926852B2 (ja) | 1990-03-28 | 1990-03-28 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079231A JP2926852B2 (ja) | 1990-03-28 | 1990-03-28 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03280295A JPH03280295A (ja) | 1991-12-11 |
| JP2926852B2 true JP2926852B2 (ja) | 1999-07-28 |
Family
ID=13684111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2079231A Expired - Fee Related JP2926852B2 (ja) | 1990-03-28 | 1990-03-28 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2926852B2 (ja) |
-
1990
- 1990-03-28 JP JP2079231A patent/JP2926852B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03280295A (ja) | 1991-12-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |