JP2621635B2

JP2621635B2 - 半導体メモリ

Info

Publication number: JP2621635B2
Application number: JP2288945A
Authority: JP
Inventors: 憲児後藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-10-26
Filing date: 1990-10-26
Publication date: 1997-06-18
Anticipated expiration: 2012-06-18
Also published as: JPH04163791A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体メモリに関し、特に、電源投入直後に
ワンショット・パルス信号を発生する電源イニシャライ
ズ回路を備える半導体メモリに関する。

〔従来の技術〕従来の電源イニシャライズ回路を備える半導体メモリ
は、その一例が第７図に示されるように、Ｐチャネル型
MOSFET31および32と、Ｎチャネル型MOSFET33,34および3
5とを備えて構成されている。

第７図において、動作説明を簡単にするため、チップ
セクレト内部信号CS′が「０」レベルで、Ｐチャネル型
MOSFETのスレッショールド電圧の絶対値（以下、単にV
_TPと云う）よりもＮチャネル型MOSFETのスレッショール
ド電圧の方が大きいものとする。即ち、V_TP＜V_TNの関係
が成立つっているものと仮定する。次に、第８図に示さ
れるように、電源V_CCが、0Vよりも時間とともに穏やか
に上昇し、電源V_CCがV_TPに等しくなる時刻t₀になると、
Ｐチャネル型MOSFET37および38は共に「オン」するた
め、電源イニシャライズ信号φは、電源電圧V_CCに等し
い電位まで上昇する。電源電圧V_CCが（２・V_TN＋Δｖ）
に等しくなる時間t₁になると、Ｐチャネル型MOSFET37お
よび38に加えて、Ｎチャネル型MOSFET39および40も相次
いで「オン」する。ここで、ΔｖはＮチャネル型MOSFET
39の基板バイアス効果によるＮチャネル型MOSFETのスレ
ッショールド電圧の増加分である。また、直列接続され
ているＰチャネル型MOSFET37および38に比較して、直列
接続されているＮチャネル型MOSFET39および40の方が極
めて大きい電流能力を持つ関係にある場合には、時刻t₁
において、第８図に示されるように、電流イニシャライ
ズ信号φの電位は低下する。

以上説明したように、電源電圧V_CCが0Vより穏やかに
上昇する過程において、第８図に示されるように、ワン
ショット・パルス信号を形成する電源イニシャライズ信
号φが得られる。

〔発明が解決しようとする課題〕

上述した従来の半導体メモリにおいては、Ｐチャネル
型およびＮチャネル型のMOSFETが直列に接続されて回路
が構成されているために、電源投入直後に、ワンショッ
ト・パルス信号を発生する電源イニシャライズ回路に貫
通電流が流入し、消費電流が大きくなるという欠点があ
る。

〔課題を解決するための手段〕

本発明の半導体メモリは、電源投入後、最初の書込み
か否かを記憶する第１のフリップフロップ回路ならびに
最初の書込み終了か否かを記憶する第２のフリップフロ
ップ回路と、前記第１および第２のフリップフロップ回
路の出力信号のレベル変化状態に対応して、ワンショッ
ト・パルスにより形成される電源イニシャライズ信号を
出力する論理回路と、を備えて構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。第１
図は、本発明の第１の実施例の回路図である。また、第
２図（ａ），（ｂ），（ｃ），（ｄ）および（ｅ）と、
第３図（ａ），（ｂ），（ｃ），（ｄ）および（ｅ）
は、本実施例における主要信号のタイミング・チャート
図である。

第１図に示されるように、本実施例は、インバータ12
および13を含むフリップフロップ回路11と、インバータ
18および19を含むフリップフロップ回路17と、Ｎチャネ
ル型MOSFET14および20と、容量15,16,21および22と、OR
回路23と、を備えて構成される。

第１図において、フリップフロップ回路11は、書込み
制御信号WEがロウ・レベルの状態で電源が投入された場
合、必ず出力信号φ₁₁がハイ・レベルとなるように、当
該フリップフロップを構成するインバータ12および13の
トランジスタ・サイズが調整されており、容量15および
16は、レベル安定のためのカップリング容量として挿入
されている。同様に、フリップフロップ回路17には、書
込み制御信号▲▼がロウ・レベルの状態で電源が投
入された場合、必ず出力信号φ₁₂がハイ・レベルとなる
ように、当該フリップフロップを構成するインバータ18
および19のトランジスタ・サイズが調整されており、容
量21および22は、レベル安定のためのカップリング容量
として挿入されている。

第２図（ａ）および（ｂ）に示されるように、書込み
制御信号▲▼がハイ・レベルのままの状態で電源電
圧V_CCを投入されると、書込み制御信号WEはロウ・レベ
ルの状態でＮチャネル型MOSFET14は「オフ」しており、
従って、出力信号φ₁₁は第２図（ｂ）に示されるよう
に、電源電圧V_CCと同様に立上り、ハイ・レベルにな
る。一方、Ｎチャネル型MOSFET20は「オン」しており、
出力信号φ₁₂は第２図（ｄ）に示されるように、ロウ・
レベルのままに保持される。

次に、第２図（ａ）および（ｂ）に示されるように、
書込制御信号▲▼がハイ・レベルからロウ・レベル
に変化し、最初の書込み動作が開始されると、書込み制
御信号WEはハイ・レベルとなり、Ｎチャネル型MOSFET15
は「オン」して出力信号φ₁₁はロウ・レベルになる。そ
して、その後においては、書込み制御信号▲▼のレ
ベルの変化に関係なく、出力信号φ₁₁およびφ₁₂の双方
共にロウ・レベルの状態が維持される。この結果、出力
信号φ₁₁およびφ₁₂が入力されるOR回路23の出力信号、
即ち電源イニシャライズ信号φは、第２図（ｅ）に示さ
れるようなワンショット・パルス信号として出力され
る。

次に、第３図（ａ），（ｂ），（ｃ），（ｄ）および
（ｅ）に示されるタイミング・チャート図に関連する動
作について説明する。書込み制御信号▲▼がロウ・
レベルの状態のままで電源電圧V_CCを投入すると、Ｎチ
ャネル型MOSFET20は「オフ」しており、出力信号φ
₁₂は、第３図（ｄ）に示されるように、電源電圧V_CCと
同様に立上りハイ・レベルになる。一方、Ｎチャネル型
MOSFET15は「オン」しており、従って、第３図（ｃ）に
示されるように、出力信号φ₁₁はロウ・レベルのままの
状態に維持される。

次に、書込み制御信号▲▼がロウ・レベルからハ
イ・レベルに変化し最初の書込み動作が終了すると、Ｎ
チャネル型MOSFET20は「オン」して出力信号φ₁₂はロウ
・レベルになる。その後は、書込み制御信号▲▼の
レベルの変化に関係なく、出力信号φ₁₁およびφ₁₂の双
方共にロウ・レベルの状態が維持される。この結果、出
力信号φ₁₁およびφ₁₂が入力されるOR回路23の出力信
号、即ち電源イニシャライズ信号φは、第３図（ｅ）に
示されるようなワンショット・パルス信号として出力さ
れる。

即ち、書込み制御信号▲▼がハイ・レベルの場合
およびロウ・レベルの場合の何れの場合においても、第
２図（ａ），（ｂ），（ｃ），（ｄ）および（ｅ）、な
らびに第３図（ａ），（ｂ），（ｃ），（ｄ）および
（ｅ）に示されるように、ワンショット・パルス信号と
して形成される電源イニシャライズ信号φを得ることが
でき、構成上、電源投入時における貫通電流の流入は防
止され、消費電流を削減することができるという利点が
ある。

次に、本発明の第２の実施例について説明する。第４
図は、第２の実施例の回路図である。また、第５図
（ａ），（ｂ），（ｃ），（ｄ）および（ｅ）と、第６
図（ａ），（ｂ），（ｃ），（ｄ）および（ｅ）は、本
実施例における主要信号のタイミング・チャート図であ
る。

第４図に示されるように、本実施例には、インバータ
25および26を含むフリップフロップ回路24と、インバー
タ31および32を含むフリップフロップ回路30と、Ｐチャ
ネル型MOSFET27および33と、容量28,29,34および35と、
NAND回路36と、を備えて構成される。

第４図において、フリップフロップ回路24は書込み制
御信号WEがハイ・レベルの状態で電源が投入された場
合、必ず出力信号φ₂₁がロウ・レベルとなるように、当
該フリップフロップ回路を構成するインバータ25および
26のトランジスタ・サイズが調整されており、容量28お
よび29は、レベル安定のためのカップリング容量として
挿入されている。同様に、フリップフロップ回路30に
は、書込み制御信号▲▼がハイ・レベルの状態で電
源が投入された場合、必ず出力信号φ₂₂がロウ・レベル
となるように、当該フリップフロップ回路を構成するイ
ンバータ31および32のトランジスタ・サイズが調整され
ており、容量34および35は、レベル安定のためのカップ
リング容量として挿入されている。

第５図（ａ）および（ｂ）に示されるように、書込み
制御信号▲▼がハイ・レベルのままの９応対で電源
電圧V_CCが投入されると、書込み制御信号WEはロウ・レ
ベルの状態でＰチャネル型MOSFET27は「オン」してお
り、従って、出力信号φ₂₁は第５図（ｃ）に示されるよ
うに、電源電圧V_CCと同様に立上り、ハイ・レベルにな
る。一方、Ｐチャネル型MOSFET33は「オフ」しており、
出力信号φ₂₂は第５図（ｄ）に示されるように、ロウ・
レベルのままに保持される。

次に、第５図（ａ）および（ｂ）に示されるように、
書込み制御信号▲▼がハイ・レベルからロウ・レベ
ルに変化し、最初の書込み動作が開始されると、書込み
制御信号WEはハイ・レベルとなり、Ｐチャネル型MOSFET
30は「オン」して出力信号φ₂₂はハイ・レベルになる。
そして、その後においては、書込み制御信号▲▼の
レベルの変化に間係なく、出力信号φ₂₁およびφ₂₂の双
方共にハイ・レベルの状態が維持される。この結果、出
力信号φ₂₁およびφ₂₂が入力されるNAND回路36の出力信
号、即ち電源イニシャライズ信号φは、第５図（ｅ）に
示されるようなワンショット・パルス信号として出力さ
れる。勿論、この場合、電源電圧V_CCの投入前におけるN
AND回路36の出力レベルはロウ・レベルである。

また、第６図（ａ），（ｂ），（ｃ），（ｄ）および
（ｅ）に示されるタイミング・チャート図に関連する動
作についても同様で、第６図（ａ）および（ｂ）に示さ
れる電源電圧の投入ならびに書込み制御信号▲▼に
対応して、フリップフロップ回路24および30からは、そ
れぞれ第６図（ｃ）および（ｄ）に示されるような出力
信号φ₁₂およびφ₂₂が出力され、これらの二つの出力信
号に入力に対応して、NAND回路36からは、第６図（ｅ）
に示されるようなワンショット・パルス信号として形成
される電源イニシャライズ信号φが出力される。

即ち、書込み制御信号▲▼のレベルに関せず、所
望の電源イニシャライズ信号φを得ることができる。

この第２の実施例の場合においては、フリップフロッ
プ回路24および30の出力信号が入力される理論回路とし
てNAND回路が用いられているため、OR回路を用いて構成
される第１の実施例に比較して、必要とされるMOSFETの
数が少なくて済むというマスク・レイアウト上の利点が
ある。

〔発明の効果〕

以上、詳細に説明したように、本発明は、電源投入
後、最初の書込みか否かを記憶する第１のフリップフロ
ップ回路ならびに最初の書込み終了か否かを記憶する第
２のフリップフロップ回路と、前記第１および第２のフ
リップフロップ回路の出力信号のレベル変化状態に対応
して、ワンショット・パルスにより形成される電源イニ
シャライズ信号を出力する論理回路とを備えることによ
り、電源投入時における貫通電流を排除し、消費電流削
減することができるという効果がある。

【図面の簡単な説明】

第１図は、本発明の第１の実施例の回路図、第２図
（ａ），（ｂ），（ｃ），（ｄ）および（ｅ）、ならび
に第３図（ａ），（ｂ），（ｃ），（ｄ）および（ｅ）
は、それぞれ前記第１の実施例における主要信号のタイ
ミング・チャート図、第４図は、本発明の第２の実施例
の回路図、第５図（ａ），（ｂ），（ｃ），（ｄ）およ
び（ｅ）、ならびに第６図（ａ），（ｂ），（ｃ），
（ｄ）および（ｅ）は、前記第２の実施例における主要
信号のタイミング・チャート図、第７図は従来例の回路
図、第８図は従来例における出力信号波形図である。図において、11,17,24,30……フリップフロップ回路、1
2,13,18、19,25,26,31,32……インバータ、14,20,39〜4
1……Ｎチャネル型MOSFET、15,16,21,22,28,29,34,35…
…容量、27,33,37,38……Ｐチャネル型MOSFET、23……O
R回路、36……NAND回路。

Claims

(57)【特許請求の範囲】

【請求項１】電源投入後、最初の書込みか否かを記憶す
る第１のフリップフロップ回路ならびに最初の書込み終
了か否かを記憶する第２のフリップフロップ回路と、前記第１および第２のフリップフロップ回路の出力信号
のレベル変化状態に対応して、ワンショット・パルスに
より形成される電源イニシャライズ信号を出力する論理
回路と、を備えることを特徴とする半導体メモリ。