JPH04163791A

JPH04163791A - 半導体メモリ

Info

Publication number: JPH04163791A
Application number: JP2288945A
Authority: JP
Inventors: Kenji Goto; 後藤　憲児
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-10-26
Filing date: 1990-10-26
Publication date: 1992-06-09
Anticipated expiration: 2012-06-18
Also published as: JP2621635B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体メモリに関し、特に、電源投入直後にワ
ンショット・パルス信号を発生する電源イニシャライズ
回路を備える半導体メモリに関する。

〔従来の技術〕

従来の電源イニシャライズ回路を備える半導体メモリは
、その−例が第７図に示されるように、Ｐチャネル型Ｍ
Ｏ３ＦＥＴ　３１および３２と、Ｎチャネル型ＭＯＳＦ
ＥＴ　３３．３４および３５とを備えて構成されている
。

第７図において、動作説明を簡単にするため、チップセ
レクト内部信号Ｃ８°が「０」レベルで、Ｐチャネル型
ＭＯ５ＦＥＴのスレッショールド電圧の絶対値（以下、
単にｖｔｐと云う）よりもＮチャネル型１４０８ＦＥＴ
のスレッショールド電圧の方が大きいものとする。即ち
、ＶＴＰ＜ＶＴ、の関係が成立っているものと仮定する
。次に、第８図に示されるように、電源ＶＣＣが、ＯＶ
より時間とともに緩やかに上昇し、電源ＶＣＣがＶＴＰ
に等しくなる時刻ｔ。になると、Ｐチャネル型ＭＯＳＦ
ＥＴ　３７および３８は共にｒオンコするため、電源イ
ニシャライズ信号φは、電源電圧ＶＣＣに等しい電位ま
で上昇する。電漏電圧ＶＣＣが（２・ＶＴＩＩＩ＋ΔＶ
）に等しくなる時間ｔ１になると、Ｐチャネル型ＭＯ３
ＦＥＴ　３７および３８に加えて、Ｎチャネル型ＭＯＳ
ＦＥＴ　３９および４０も相次いで「オン」する。ここ
で、Δ■はＮチャネル型ＭＯＳＦＥＴ　３９の基板バイ
アス効果によるＮチャネル型ＭＯＳＦＥＴのスレッショ
ールド電圧の増加分である。

また、直列接続されているＰチャネル型ＭＯ５ＦＥＴ３
７および３８に比較して、直列接続されているＮチャネ
ル型ＭＯＳＦＥＴ　３９および４０の方が極めて大きい
電流能力を持つ関係にある場合には、時刻ｔ１において
、第８図に示されるように、電流イニシャライズ信号φ
の電位は低下する。

以上説明したように、電源電圧ＶＣＣがＯＶより緩やか
に上昇する過程において、第８図に示されるように、ワ
ンショット・パルス信号を形成する電源イニシャライズ
信号φが得られる。

〔発明が解決しようとする課題〕

上述した従来の半導体メモリにおいては、Ｐチャネル型
およびＮチャネル型のＭＯＳＦＥＴが直列に接続されて
回路が構成されているために、電源投入直後に、ワンシ
ョット・パルス信号を発生する電源イニシャライズ回路
に貫通電流が流入し、消費電流が大きくなるという欠点
がある。

〔課題を解決するための手段〕

本発明の半導体メモリは、電源投入後、最初の書込みか
否かを記憶する第１のフリップフロップ回路ならびに最
初の書込み終了か否かを記憶する第２のフリップフロッ
プ回路と、前記第１および第２のフリップフロップ回路
の出力信号のレベル変化状態に対応して、ワンショット
・パルスにより形成される電源イニシャライズ信号を出
力する論理回路と、を備えて構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例の回路図である。また、第２
図（ａ）、　（ｂ）、　（ｃ）、　（ｄ）および（ｅ）
と、第３図（ａ）、（ｂ）、（ｃ）、（ｄ）および（ｅ
）は、本実施例における主要信号のタイミング・チャー
ト図である。

第１図に示されるように、本実施例は、インバータ１２
および１３を含む７９７１７０７１回Ｎ１１と、インバ
ータ１８および１９を含むフリップフロップ回路１７と
、Ｎチャネル型ＭＯＳＦＥＴ　１４および２０と、容量
１５，１６．２１および２２と、ＯＲ回路２３と、を偏
えて構成される。

第１図において、７９１１７０１１回路１１は、書込み
制御信号ＷＥがロウ・レベルの状態で電源が投入された
場合、必ず出力信号φ１１がハイ・レベルとなるように
、当該フリップフロップを構成するインバータ１２およ
び１３のトランジスタ・サイズが調整されており、容量
１５および１６は、レベル安定のためのカップリング容
量として挿入されている。同様に、フリップフロップ回
路１７には、書込み制御信号ＷＥがロウ・レベルの状態
で電源が投入された場合、必ず出力信号φ１２がハイ・
レベルとなるように、当該フリップフロップを構成する
インバータ１８および１９のトランジスタ・サイズが調
整されており、容量２１および２２は、レベル安定のた
めのカップリング容量として挿入されている。

第２図（ａ）および（ｂ）に示されるように、書込み制
御信号ＷＥがハイ・レベルのままの状態で電源電圧ＶＣ
Ｃを投入されると、書込み制御信号ＷＥはロウ・レベル
の状態でＮチャネル型ＭＯＳＦＥＴ　１４は「オフ」し
ており、従って、出力信号φ１１は第２図（ｂ）に示さ
れるように、電源電圧ＶＣＣと同様に立上り、ハイ・レ
ベルになる。一方、Ｎチャネル型ＭＯＳＦＥＴ　２０は
「オン」しており、出力信号φ１□は第２図（ｄ）に示
されるように、ロウ・レベルのままに保持される。

次に、第２図（ａ）および（ｂ）に示されるように、書
込み制御信号ＷＥがハイ・レベルからロウ・レベルに変
化し、最初の書込み動作が開始されると、書込み制御信
号ＷＥはハイ・レベルとなり、Ｎチャネル型ＭＯＳＦＥ
Ｔ　１５は「オン」して出力信号φ１、はロウ・レベル
になる。そして、その後においては、書込み制御信号Ｗ
Ｅのレベルの変化に間係なく、出力信号φ１．およびφ
、２の双方共にロウ・レベルの状態が維持される。この
結果、出力信号φ１１およびφ□２が入力されるＯＲ回
路２３の出力信号、即ち電源イニシャライズ信号φは、
第２図（ｅ）に示されるようなワンショット・パルス信
号として出力される。

次に、第３図（ａ）、（ｂ）、（ｃ）、’（ｄ）および
（ｅ）に示されるタイミング−チャート図に関連する動
作について説明する。書込み制御信号ＷＥがロウ・レベ
ルの状態のままで電源電圧ＶＣＣを投入すると、Ｎチャ
ネル型１４０ＳＦＥＴ２０は「オフ」しており、出力信
号φ１２は、第３図（ｄ）に示されるように、電源電圧
ＶＣＣと同様に立上りハイ・レベルになる。

一方、Ｎチャネル型ＭＯＳＦＥＴ　１５は「オン」して
おり、従って、第３図（Ｃ）に示されるように、出力信
号φ１□はロウ・レベルのままの状態に維持される。

次に、書込み制御信号Ｗ下がロウ・レベルがらハイ・レ
ベルに変化し最初の書込み動作が終了すると、Ｎチャネ
ル型ＭＯＳＦＥＴ　２０は「オン」して出力信号φ１２
はロウ・レベルになる。その後は、書込み制御信号ＷＥ
のレベルの変化に間係なく、出力信号φ１、およびφＩ
２の双方共にロウ・レベルの状態が維持される。この結
果、出力信号φ１１およびφ１□が入力されるＯＲ回路
２３の出力信号、即ち電源イニシャライズ信号φは、第
３図（ｅ）に示されるようなワンショット・パルス信号
として出力される。

即ち、書込み制御信号Ｗ１がハイ・レベルの場合および
ロウ−レベルの場合の何れの場合においても、第２図（
ａ）、（ｂ）、仕）、（ｄ＞および〈ｅ）、ならびに第
３図（ａ）・、　（ｂ）、　（ｃ）、　（ｄ）および（
ｅ）に示されるように、ワンショット・パルス信号とし
て形成される電源イニシャライズ信号φを得ることがで
き、構成上、電源投入時における貫通電流の流入は防止
され、消費電流を削減することができるという利点があ
る。

次に、本発明の第２の実施例について説明する。第４図
は、第２の実施例の回路図である。また、第５図（ａ）
、（ｂＬ（ｃ）、（ｄ）および（ｅ）と、第６図（ａ）
、（ｂ）、（ｃ）、（ｄ）および（ｅ）は、本実施例に
おける主要信号のタイミング・チャート図である。

第４図に示されるように、本実施例は、インバータ２５
および２６を含むフリップフロップ回路２４と、インバ
ータ３１および３２を含むフリ・ソプフロッ１回路３０
と、Ｐチャネル型ＭＯ８ＦＥＴ　２７および３３と、容
量２８，２９．３４および３５と、ＮＡＮＤ回路３６と
、を備えて構成される。

第４図において、フリップフロップ回路２４は書込み制
御信号ＷＥがハイ・レベルの状態で電源が投入された場
合、必ず出力信号φ２１がロウ・レベルとなるように、
当該７９７１７０７１回路を構成するインバータ２５お
よび２６のトランジスタ・サイズが調整されており、容
量２８および２９は、レベル安定のためのカップリング
容量として挿入されている。同様に、７１７１７０７１
回路３０には、書込み制御信号Ｗ１がハイ・レベルの状
態で電源が投入された場合、必ず出力信号φ２２がロウ
・レベルとなるように、当該７９７１７０７１回路を構
成するインバータ３１および３２のトランジスタ・サイ
ズが調整されており、容量３４および３５は、レベル安
定のためのカップリング容量として挿入されている。

第５図（ａ）および（ｂ）に示されるように、書込み制
御信号ＷＥがハイ・レベルのままの状態で電源電圧Ｖ。

０が投入されると、書込み制御信号ＷＥはロウ・レベル
の状態でＰチャネル型１４０３ＦＥＴ　２７は「オン」
しており、従って、出力信号φ２１は第５図（ｃ）に示
されるように、電源電圧ＶＣＣと同様に立上り、ハイ・
レベルになる。一方、Ｐチャネル型ＪＩＩＯ５ＦＥＴ　
３３は「オフ」しており、出力信号φ２□は第５図（ｄ
）に示されるように、ロウ・レベルのままに保持される
。

次に、第５図（ａ）および（ｂ）に示されるように、書
込み制御信号ＷＥがハイ・レベルがらロウ・レベルに変
化し、最初の書込み動作が開始されると、書込み制御信
号ＷＥはハイ・レベルとなり、Ｐチャネル型ＭＯ８ＦＥ
Ｔ　３０は「オン」して出力信号φ２□はハイ・レベル
になる。そして、その後においては、書込み制御信号Ｗ
Ｅのレベルの変化に間係なく、出力信号φ２１およびφ
２２の双方共にハイ・レベルの状態が維持される。この
結果、出力信号φ２□およびφ２２が入力されるＮＡＮ
Ｄ回路３６の出力信号、即ち電源イニシャライズ信号φ
は、第５図（ｅ）に示されるようなワンショット・パル
ス信号として出力される。勿論、この場合、電源電圧Ｖ
ＣＣの投入前におけるＮＡＮＤ回路３６の出力レベルは
ロウ・レベルである。

また、第６図（ａ）、（ｂ）、（ｃ）、（ｄ）および（
ｅ）に示されるタイミング・チャート図に関連する動作
についても同様で、第６図（ａ）および（ｂ）に示され
る電源電圧の投入ならびに書込み制御信号ＷＥに対応し
て、フリップフロップ回路２４および３０からは、それ
ぞれ第６図（ｃ）および（ｄ）に示されるような出力信
号φ□２およびφ２□が出力され、これらの二つの出力
信号の入力に対応して、ＮＡＮＤ回路３６からは、第６
図（ｅ）に示されるようなワンショット・パルス信号と
して形成される電源イニシャライズ信号φが出力される
。

即ち、書込み制御信号ＷＥのレベルに関せず、所望の電
源イニシャライズ信号φを得ることができる。

この第２の実施例の場合においては、フリップフロップ
回路２４および３０の出力信号が入力される論理回路と
してＮＡＮＤ回路が用いられているため、ＯＲ回路を用
いて構成される第１の実施例に比較して、必要とされる
ＭＯＳＦＥＴの数が少なくて済むというマスク・レイア
ウト上の利点がある。

〔発明の効果〕

以上、詳細に説明したように、本発明は、電源投入後、
最初の書込みか否かを記憶する第１のフリップフロッグ
回路ならびに最初の書込み終了か否かを記憶する第２の
フリップフロップ回路と、前記第１および第２の７９７
１７０７１回路の出力信号のレベル変化状態に対応して
、ワンショット・パルスにより形成される電源イニシャ
ライズ信号を出力する論理回路とを備えることにより、
電源投入時における貫通電流を排除し、消費電流削減す
ることができるという効果がある。

【図面の簡単な説明】

第１図は、本発明の第１の実施例の回路図、第２図（ａ
）、（ｂ）、（ｃ）、（ｄ）および（ｅ〉、ならびに第
３図（ａ）、　（ｂ）、　（ｃ）、　（ｄ）および（ｅ
）は、それぞれ前記第１の実施例における主要信号のタ
イミング・チャート図、第４図は、本発明の第２の実施
例の回路図、第５図（ａ）、（ｂ）、（ｃ）、（ｄ）お
よび（ｅ）、ならびに第６図（ａ）、　（ｂ）、　（ｃ
）、　（ｄ）および（ｅ）は、前記第２の実施例におけ
る主要信号のタイミング・チャート図、第７図は従来例
の回路図、第８図は従来例における出力信号波形図であ
る。図において、１１．１７．２４．３０・・・・・・７９
７１７０７１回路、１２．１３．１ｇ、　１９．２５．
２６．３１．３２−・・・・・インバータ、１４．２０
．３９〜４１・・・・・・・・・Ｎチャネル型ＭＯＳＦ
ＥＴ、１５．１６．２１．２２．２ｇ、　２９．３４．
３５・・・・−・容量、２７．３３．３７．３８・・・
・・・Ｐチャネル型ＭＯＳＦＥＴ、２３・・・・・・Ｏ
Ｒ回路、３６・・・・・・ＮＡＮＤ回路。

Claims

【特許請求の範囲】電源投入後、最初の書込みか否かを記憶する第１のフリ
ップフロップ回路ならびに最初の書込み終了か否かを記
憶する第２のフリップフロップ回路と、前記第１および第２のフリップフロップ回路の出力信号
のレベル変化状態に対応して、ワンショット・パルスに
より形成される電源イニシャライズ信号を出力する論理
回路と、を備えることを特徴とする半導体メモリ。