JPH10290152A - データ出力バッファ回路 - Google Patents
データ出力バッファ回路Info
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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Abstract
(57)【要約】
【課題】データ入出力パッドにマイナス電位が印加され
るときに発生するノイズを減少させること。 【解決手段】データ出力バッファ回路は、データを入力
又は出力する入出力パッド２０に印加される信号のレベ
ルを感知することにより第１及び第２ノイズ抑制信号を
出力するノイズ抑制部２７と、入出力パッド２０にソー
スが接続され、ドレイン電極はＶｃｃ端子に接続される
プルアップトランジスタ２１と、プルアップトランジス
タ２１と直列に接続され、入出力パッド２０にソースが
接続されるプルダウントランジスタ２２と、プルアップ
トランジスタ２１及びプルダウントランジスタ２２をそ
れぞれ駆動する第１及び第２駆動部２４，２５と、第１
ノイズ抑制信号に基づいてターンオンされてプルアップ
トランジスタ２１のゲート・ソース間の電位差に起因す
る基板のバイアスの上昇を抑制するクランプトランジス
タ２３とを備える。
るときに発生するノイズを減少させること。 【解決手段】データ出力バッファ回路は、データを入力
又は出力する入出力パッド２０に印加される信号のレベ
ルを感知することにより第１及び第２ノイズ抑制信号を
出力するノイズ抑制部２７と、入出力パッド２０にソー
スが接続され、ドレイン電極はＶｃｃ端子に接続される
プルアップトランジスタ２１と、プルアップトランジス
タ２１と直列に接続され、入出力パッド２０にソースが
接続されるプルダウントランジスタ２２と、プルアップ
トランジスタ２１及びプルダウントランジスタ２２をそ
れぞれ駆動する第１及び第２駆動部２４，２５と、第１
ノイズ抑制信号に基づいてターンオンされてプルアップ
トランジスタ２１のゲート・ソース間の電位差に起因す
る基板のバイアスの上昇を抑制するクランプトランジス
タ２３とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、データ出力バッフ
ァ回路に係り、特にデータの入力時に、データ入出力パ
ッドにマイナス電位を印加するとき、出力バッファ回路
部に生じるノイズを減少させるのに適するデータ出力バ
ッファ回路に関するものである。
ァ回路に係り、特にデータの入力時に、データ入出力パ
ッドにマイナス電位を印加するとき、出力バッファ回路
部に生じるノイズを減少させるのに適するデータ出力バ
ッファ回路に関するものである。
【０００２】
【従来の技術】一般に、バッファは、データの処理速度
や処理単位やデータ処理時間が互いに異なる２つの装置
又はプログラム間でデータを効率よく受け渡しするため
に使われる一時的な記憶場所であり、論理回路では信号
の伝達をしばらく遅延させるゲートである。半導体メモ
リ装置におけるデータ出力バッファ回路は、メモリセル
から読み取ったデータをチップの外部へ出力するために
使用される。現在、高集積化及び動作速度の高速化の傾
向にある半導体メモリ装置に適用する場合には、データ
の出力動作でノイズを伴うようになる。このようなノイ
ズの発生の最大の原因は、データ出力バッファ回路の出
力端子に形成される、規模の大きいトランジスタが遷移
動作を行うとき、大きなピーク電流が発生するためであ
る。
や処理単位やデータ処理時間が互いに異なる２つの装置
又はプログラム間でデータを効率よく受け渡しするため
に使われる一時的な記憶場所であり、論理回路では信号
の伝達をしばらく遅延させるゲートである。半導体メモ
リ装置におけるデータ出力バッファ回路は、メモリセル
から読み取ったデータをチップの外部へ出力するために
使用される。現在、高集積化及び動作速度の高速化の傾
向にある半導体メモリ装置に適用する場合には、データ
の出力動作でノイズを伴うようになる。このようなノイ
ズの発生の最大の原因は、データ出力バッファ回路の出
力端子に形成される、規模の大きいトランジスタが遷移
動作を行うとき、大きなピーク電流が発生するためであ
る。
【０００３】以下、添付図面に基づき従来のデータ出力
バッファ回路について説明する。図１は、従来のデータ
出力バッファ回路を示す回路図である。図１に示すよう
に、従来のデータ出力バッファ回路は、入出力パッド１
と、プルアップトランジスタ２と、プルダウントランジ
スタ３と、クランプトランジスタ４と、第１駆動部５
と、第２駆動部６と、入力バッファ７とを備える。プル
アップトランジスタ２及びプルダウントランジスタ３
は、互いに直列に接続され、入出力パッド１にソース／
ドレインが共通に接続されている。クランプトランジス
タ４は、ゲート電極が接地端子に接続され、ドレイン電
極が前記プルアップトランジスタ２のゲート電極に接続
されている。第１駆動部５は、互いに直列に接続される
ＰＭＯＳ(M5)及びＮＭＯＳ(M4)からなる。同第１駆動部
５は、ノイズ減少用抵抗(R1)を介してプルアップトラン
ジスタ２のゲート電極に接続され、同プルアップトラン
ジスタ２を駆動する。第２駆動部６は、ノイズ減少用抵
抗(R2)を介してプルダウントランジスタ３のゲート電極
に接続され、同プルダウントランジスタ３を駆動する。
入力バッファ７は、データを入力するために前記入出力
パッド１に接続されている。前記プルアップトランジス
タ２のドレイン電極はＶｃｃ端子に接続され、クランプ
トランジスタ４のソース電極は入出力パッド１とプルダ
ウントランジスタ３のドレイン電極とに共通に接続され
る。前記第２駆動部６は、ＤＯＵＴバー信号を反転して
その反転信号をプルダウントランジスタ３へ出力するイ
ンバータからなる。
バッファ回路について説明する。図１は、従来のデータ
出力バッファ回路を示す回路図である。図１に示すよう
に、従来のデータ出力バッファ回路は、入出力パッド１
と、プルアップトランジスタ２と、プルダウントランジ
スタ３と、クランプトランジスタ４と、第１駆動部５
と、第２駆動部６と、入力バッファ７とを備える。プル
アップトランジスタ２及びプルダウントランジスタ３
は、互いに直列に接続され、入出力パッド１にソース／
ドレインが共通に接続されている。クランプトランジス
タ４は、ゲート電極が接地端子に接続され、ドレイン電
極が前記プルアップトランジスタ２のゲート電極に接続
されている。第１駆動部５は、互いに直列に接続される
ＰＭＯＳ(M5)及びＮＭＯＳ(M4)からなる。同第１駆動部
５は、ノイズ減少用抵抗(R1)を介してプルアップトラン
ジスタ２のゲート電極に接続され、同プルアップトラン
ジスタ２を駆動する。第２駆動部６は、ノイズ減少用抵
抗(R2)を介してプルダウントランジスタ３のゲート電極
に接続され、同プルダウントランジスタ３を駆動する。
入力バッファ７は、データを入力するために前記入出力
パッド１に接続されている。前記プルアップトランジス
タ２のドレイン電極はＶｃｃ端子に接続され、クランプ
トランジスタ４のソース電極は入出力パッド１とプルダ
ウントランジスタ３のドレイン電極とに共通に接続され
る。前記第２駆動部６は、ＤＯＵＴバー信号を反転して
その反転信号をプルダウントランジスタ３へ出力するイ
ンバータからなる。
【０００４】上記のように構成された従来のデータ出力
バッファ回路は、データの入力又は出力動作において入
出力パッド１を共通で使用する。入出力パッド１を介し
てローレベル（ＤＲＡＭでのローレベルは０．８〜−１
Ｖである。）のデータを入力するとき、マイナス電位が
印加されることから、プルアップトランジスタ(M2)２の
ゲート電極とソース電極との間に電圧が印加される。
（これは、プルアップトランジスタ２のゲート電極が接
地電位を有するためである。）そして、プルアップトラ
ンジスタ２のゲート・ソース間電圧が所定電圧ＶT以上
になると、プルアップトランジスタ２がターンオンされ
る。このとき、プルアップトランジスタ２のドレイン・
ソース間の電圧が大きいため、チャンネル領域にホット
キャリヤが発生するようになり、電流がプルアップトラ
ンジスタ２の基板電位であるＶＢＢ方向へ流れて基板バ
イアスの電位を上昇させるようになる。上記のような基
板のバイアス電位が上昇する現象を防ぐために使われる
ものがクランプトランジスタ４である。そして、データ
が入力されている間には、出力バッファは高いインピー
ダンスを維持しなければならないため、プルアップトラ
ンジスタ２とプルダウントランジスタ３のゲート電極は
接地電位に維持されなければならない。つまり、ＤＯＵ
Ｔバー信号はハイレベルに維持される。入出力パッド１
に印加されたマイナス電位に基づいてクランプトランジ
スタ４がターンオンされることにより、プルアップトラ
ンジスタ２のゲート電極に蓄積されている電荷が入出力
パッドに向かって放電されるとき、第１駆動部５のＮＭ
ＯＳ(M4)のソース電極（接地電位を有する）からプルア
ップトランジスタ２のゲート電極へ再び電荷が供給され
る。これにより、ノイズが発生する。このノイズを抑制
するためにノイズ減少用抵抗(R1)が使用されている。
バッファ回路は、データの入力又は出力動作において入
出力パッド１を共通で使用する。入出力パッド１を介し
てローレベル（ＤＲＡＭでのローレベルは０．８〜−１
Ｖである。）のデータを入力するとき、マイナス電位が
印加されることから、プルアップトランジスタ(M2)２の
ゲート電極とソース電極との間に電圧が印加される。
（これは、プルアップトランジスタ２のゲート電極が接
地電位を有するためである。）そして、プルアップトラ
ンジスタ２のゲート・ソース間電圧が所定電圧ＶT以上
になると、プルアップトランジスタ２がターンオンされ
る。このとき、プルアップトランジスタ２のドレイン・
ソース間の電圧が大きいため、チャンネル領域にホット
キャリヤが発生するようになり、電流がプルアップトラ
ンジスタ２の基板電位であるＶＢＢ方向へ流れて基板バ
イアスの電位を上昇させるようになる。上記のような基
板のバイアス電位が上昇する現象を防ぐために使われる
ものがクランプトランジスタ４である。そして、データ
が入力されている間には、出力バッファは高いインピー
ダンスを維持しなければならないため、プルアップトラ
ンジスタ２とプルダウントランジスタ３のゲート電極は
接地電位に維持されなければならない。つまり、ＤＯＵ
Ｔバー信号はハイレベルに維持される。入出力パッド１
に印加されたマイナス電位に基づいてクランプトランジ
スタ４がターンオンされることにより、プルアップトラ
ンジスタ２のゲート電極に蓄積されている電荷が入出力
パッドに向かって放電されるとき、第１駆動部５のＮＭ
ＯＳ(M4)のソース電極（接地電位を有する）からプルア
ップトランジスタ２のゲート電極へ再び電荷が供給され
る。これにより、ノイズが発生する。このノイズを抑制
するためにノイズ減少用抵抗(R1)が使用されている。
【０００５】
【発明が解決しようとする課題】このような従来のデー
タ出力バッファ回路において、入出力パッド１のマイナ
ス電圧のレベルがクランプトランジスタ４のしきい値電
圧以下まで低下しなければ、プルアップトランジスタ２
のゲート・ソース間の電位差は低減し得ない。この場
合、プルアップトランジスタ２の一時的なターンオン現
象を防ぐことができない。
タ出力バッファ回路において、入出力パッド１のマイナ
ス電圧のレベルがクランプトランジスタ４のしきい値電
圧以下まで低下しなければ、プルアップトランジスタ２
のゲート・ソース間の電位差は低減し得ない。この場
合、プルアップトランジスタ２の一時的なターンオン現
象を防ぐことができない。
【０００６】そして、入出力パッド１に印加されたマイ
ナス電位に基づいてクランプトランジスタ４がターンオ
ンされて、プルアップトランジスタ２のゲート電極に蓄
積されている電荷を入出力パッドに向かって放電させる
とき、第１駆動部５のＮＭＯＳ(M4)のソース電極（接地
電位を有する）からプルアップトランジスタ２のゲート
電極へ再び電荷が供給されることにより発生するノイズ
を抑制するためのノイズ減少用抵抗(R1)が、データの出
力動作においてプルアップトランジスタ２のゲート電極
の電荷蓄積時間を遅延させて、プルアップ動作の遅延を
もたらす。そのため、プルアップトランジスタ２のドレ
イン・ソース間の大きな電位差（入出力パッド１にマイ
ナス電位が印加されて発生する）によって発生する基板
のバイアス電位の上昇に起因するノイズを効果的に抑制
できない。
ナス電位に基づいてクランプトランジスタ４がターンオ
ンされて、プルアップトランジスタ２のゲート電極に蓄
積されている電荷を入出力パッドに向かって放電させる
とき、第１駆動部５のＮＭＯＳ(M4)のソース電極（接地
電位を有する）からプルアップトランジスタ２のゲート
電極へ再び電荷が供給されることにより発生するノイズ
を抑制するためのノイズ減少用抵抗(R1)が、データの出
力動作においてプルアップトランジスタ２のゲート電極
の電荷蓄積時間を遅延させて、プルアップ動作の遅延を
もたらす。そのため、プルアップトランジスタ２のドレ
イン・ソース間の大きな電位差（入出力パッド１にマイ
ナス電位が印加されて発生する）によって発生する基板
のバイアス電位の上昇に起因するノイズを効果的に抑制
できない。
【０００７】本発明は、上記の従来のデータ出力バッフ
ァ回路の問題点を解決するためになされたものであり、
データ入出力パッドにマイナス電位が印加されるときに
発生するノイズを減少させるのに適するデータ出力バッ
ファ回路を提供することをその目的とする。
ァ回路の問題点を解決するためになされたものであり、
データ入出力パッドにマイナス電位が印加されるときに
発生するノイズを減少させるのに適するデータ出力バッ
ファ回路を提供することをその目的とする。
【０００８】
【課題を解決するための手段】データ入出力パッドに加
えられるマイナス電位によって生じるノイズを効果的に
抑制できるようにした請求項１に記載の本発明は、デー
タを入力又は出力する入出力パッドに印加される信号の
レベルを感知して第１及び第２ノイズ抑制信号を出力す
るノイズ抑制部と、前記入出力パッドにソースが接続さ
れ、ドレイン電極は電源電圧端子に接続されるプルアッ
プトランジスタと、前記プルアップトランジスタと直列
接続され、入出力パッドにソースが接続されるプルダウ
ントランジスタと、前記プルアップトランジスタ及びプ
ルダウントランジスタをそれぞれ駆動する第１及び第２
駆動部と、前記第１ノイズ抑制信号に基づいてターンオ
ンされてプルアップトランジスタのゲート・ソース間の
電位差に起因する基板のバイアスの上昇を抑制するクラ
ンプトランジスタとを備えることを特徴とする。
えられるマイナス電位によって生じるノイズを効果的に
抑制できるようにした請求項１に記載の本発明は、デー
タを入力又は出力する入出力パッドに印加される信号の
レベルを感知して第１及び第２ノイズ抑制信号を出力す
るノイズ抑制部と、前記入出力パッドにソースが接続さ
れ、ドレイン電極は電源電圧端子に接続されるプルアッ
プトランジスタと、前記プルアップトランジスタと直列
接続され、入出力パッドにソースが接続されるプルダウ
ントランジスタと、前記プルアップトランジスタ及びプ
ルダウントランジスタをそれぞれ駆動する第１及び第２
駆動部と、前記第１ノイズ抑制信号に基づいてターンオ
ンされてプルアップトランジスタのゲート・ソース間の
電位差に起因する基板のバイアスの上昇を抑制するクラ
ンプトランジスタとを備えることを特徴とする。
【０００９】請求項２に記載の発明は、第１駆動部は、
ソースが高電位電源電圧端子に接続され、ドレインがプ
ルアップトランジスタのゲートに接続されるＰＭＯＳ(M
5)と、ソースが接地端子に接続され、ドレインがプルア
ップトランジスタのゲートに接続され、第２ノイズ抑制
信号に基づいてターンオフされるＮＭＯＳ(M4)とを備え
ることを特徴とする。
ソースが高電位電源電圧端子に接続され、ドレインがプ
ルアップトランジスタのゲートに接続されるＰＭＯＳ(M
5)と、ソースが接地端子に接続され、ドレインがプルア
ップトランジスタのゲートに接続され、第２ノイズ抑制
信号に基づいてターンオフされるＮＭＯＳ(M4)とを備え
ることを特徴とする。
【００１０】請求項３に記載の発明は、第２駆動部は、
第１の入力信号を反転して、その反転信号をプルダウン
トランジスタのゲートへ出力するインバータを含むこと
を特徴とする。
第１の入力信号を反転して、その反転信号をプルダウン
トランジスタのゲートへ出力するインバータを含むこと
を特徴とする。
【００１１】請求項４に記載の発明は、第１駆動部とプ
ルアップトランジスタのゲートとの間にはノイズ減少用
抵抗(R1)が配置され、第２駆動部とプルダウントランジ
スタのゲートとの間にはノイズ減少用抵抗(R2)が配置さ
れることを特徴とする。
ルアップトランジスタのゲートとの間にはノイズ減少用
抵抗(R1)が配置され、第２駆動部とプルダウントランジ
スタのゲートとの間にはノイズ減少用抵抗(R2)が配置さ
れることを特徴とする。
【００１２】請求項５に記載の発明は、ノイズ抑制部
は、書き込みイネーブル信号（ＷＥＢ）と入出力パッド
を介するデータ信号とを論理演算して第１ノイズ抑制信
号を出力する第１ＮＯＲゲートと、前記第１ＮＯＲゲー
トの出力信号と外部から入力された第２の入力信号とを
論理演算して第２ノイズ抑制信号を出力する第２ＮＯＲ
ゲートと、を備えることを特徴とする。
は、書き込みイネーブル信号（ＷＥＢ）と入出力パッド
を介するデータ信号とを論理演算して第１ノイズ抑制信
号を出力する第１ＮＯＲゲートと、前記第１ＮＯＲゲー
トの出力信号と外部から入力された第２の入力信号とを
論理演算して第２ノイズ抑制信号を出力する第２ＮＯＲ
ゲートと、を備えることを特徴とする。
【００１３】請求項６に記載の発明は、クランプトラン
ジスタは、ソースが入出力パッドに接続され、ドレイン
がプルアップトランジスタのゲートとノイズ減少用抵抗
(R1)を介して第１駆動部の出力端子に共通に接続される
ことを特徴とする。
ジスタは、ソースが入出力パッドに接続され、ドレイン
がプルアップトランジスタのゲートとノイズ減少用抵抗
(R1)を介して第１駆動部の出力端子に共通に接続される
ことを特徴とする。
【００１４】請求項７に記載の発明は、入出力パッドに
接地基準電圧より低いレベルのマイナス電位が印加され
るとき、ノイズ抑制部はハイレベルの第１ノイズ抑制信
号を出力してクランプトランジスタをターンオンさせ、
ローレベルの第２ノイズ抑制信号を出力して第１駆動部
のＮＭＯＳ(M4)をターンオフさせることを特徴とする。
接地基準電圧より低いレベルのマイナス電位が印加され
るとき、ノイズ抑制部はハイレベルの第１ノイズ抑制信
号を出力してクランプトランジスタをターンオンさせ、
ローレベルの第２ノイズ抑制信号を出力して第１駆動部
のＮＭＯＳ(M4)をターンオフさせることを特徴とする。
【００１５】
【発明の実施の形態】以下、添付図面に基づき本発明の
一実施形態のデータ出力バッファ回路について詳細に説
明する。
一実施形態のデータ出力バッファ回路について詳細に説
明する。
【００１６】図２は、本発明の一実施形態のデータ出力
バッファ回路を示す回路図である。図２に示すように、
データ出力バッファ回路は、入出力パッド２０と、プル
アップトランジスタ２１と、プルダウントランジスタ２
２と、ノイズ抑制部２７と、クランプトランジスタ２３
と、第１駆動部２４と、第２駆動部２４と、データ入力
バッファ２６とを備える。プルアップトランジスタ２１
及びプルダウントランジスタ２２は、互いに直列に接続
され、入出力パッド２０に対してソース／ドレインが共
通に接続される。ノイズ抑制部２７は、データ信号、Ｗ
ＥＢ（書き込みイネーブル信号）等を論理演算し、その
演算結果を出力する。クランプトランジスタ２３は、ゲ
ート電極がノイズ抑制部２７に接続され、ドレイン電極
が前記プルアップトランジスタ２１のゲート電極に接続
されている。第１駆動部２４は、互いに直列に接続され
るＰＭＯＳ(M5)及びＮＭＯＳ(M4)からなる。同第１駆動
部２４は、ノイズ減少用抵抗(R1)を介してプルアップト
ランジスタ２１のゲート電極に接続され、そのプルアッ
プトランジスタ２１を駆動する。第２駆動部２５は、ノ
イズ減少用抵抗(R2)を介してプルダウントランジスタ２
２のゲート電極に接続され、そのプルダウントランジス
タ２２を駆動する。データ入力バッファ２６は、データ
を入力するために、前記入出力パッド２０に接続されて
いる。第１駆動部２４において、ＰＭＯＳ（M5）のソー
ス電極は、高電位電源電圧であるＶＰＰ端子に接続さ
れ、ＰＭＯＳ(M4)のソース電極は、接地端子に接続され
ている。
バッファ回路を示す回路図である。図２に示すように、
データ出力バッファ回路は、入出力パッド２０と、プル
アップトランジスタ２１と、プルダウントランジスタ２
２と、ノイズ抑制部２７と、クランプトランジスタ２３
と、第１駆動部２４と、第２駆動部２４と、データ入力
バッファ２６とを備える。プルアップトランジスタ２１
及びプルダウントランジスタ２２は、互いに直列に接続
され、入出力パッド２０に対してソース／ドレインが共
通に接続される。ノイズ抑制部２７は、データ信号、Ｗ
ＥＢ（書き込みイネーブル信号）等を論理演算し、その
演算結果を出力する。クランプトランジスタ２３は、ゲ
ート電極がノイズ抑制部２７に接続され、ドレイン電極
が前記プルアップトランジスタ２１のゲート電極に接続
されている。第１駆動部２４は、互いに直列に接続され
るＰＭＯＳ(M5)及びＮＭＯＳ(M4)からなる。同第１駆動
部２４は、ノイズ減少用抵抗(R1)を介してプルアップト
ランジスタ２１のゲート電極に接続され、そのプルアッ
プトランジスタ２１を駆動する。第２駆動部２５は、ノ
イズ減少用抵抗(R2)を介してプルダウントランジスタ２
２のゲート電極に接続され、そのプルダウントランジス
タ２２を駆動する。データ入力バッファ２６は、データ
を入力するために、前記入出力パッド２０に接続されて
いる。第１駆動部２４において、ＰＭＯＳ（M5）のソー
ス電極は、高電位電源電圧であるＶＰＰ端子に接続さ
れ、ＰＭＯＳ(M4)のソース電極は、接地端子に接続され
ている。
【００１７】前記ノイズ抑制部２７は、第１及び第２Ｎ
ＯＲゲート２８，２９を含む。第１ＮＯＲゲートは、Ｗ
ＥＢ（書き込みイネーブル信号）と入出力パッド２０か
らのデータ信号とを論理演算して、その演算結果を第１
ノイズ抑制信号としてクランプトランジスタ２３のゲー
ト電極に出力する。第２ＮＯＲゲートは、前記第１ＮＯ
Ｒゲート２８の出力信号と、外部から入力された第２の
入力信号としてのＤＯＵＴ信号とを論理演算して、その
演算結果を第２ノイズ抑制信号として第１駆動部のＮＭ
ＯＳ(M4)のゲート電極に出力する。
ＯＲゲート２８，２９を含む。第１ＮＯＲゲートは、Ｗ
ＥＢ（書き込みイネーブル信号）と入出力パッド２０か
らのデータ信号とを論理演算して、その演算結果を第１
ノイズ抑制信号としてクランプトランジスタ２３のゲー
ト電極に出力する。第２ＮＯＲゲートは、前記第１ＮＯ
Ｒゲート２８の出力信号と、外部から入力された第２の
入力信号としてのＤＯＵＴ信号とを論理演算して、その
演算結果を第２ノイズ抑制信号として第１駆動部のＮＭ
ＯＳ(M4)のゲート電極に出力する。
【００１８】前記プルアップトランジスタ２１のドレイ
ン電極はＶｃｃ端子に接続され、クランプトランジスタ
２３のソース電極は入出力パッド２０とプルダウントラ
ンジスタ２２のドレイン電極とに共通に接続されてい
る。
ン電極はＶｃｃ端子に接続され、クランプトランジスタ
２３のソース電極は入出力パッド２０とプルダウントラ
ンジスタ２２のドレイン電極とに共通に接続されてい
る。
【００１９】前記第２駆動部２５は、第１の入力信号と
してのＤＯＵＴバー信号を反転してその反転信号をプル
ダウントランジスタ２２へ印加するインバータからな
る。上記のように構成されたデータ出力バッファ回路の
動作を以下に説明する。
してのＤＯＵＴバー信号を反転してその反転信号をプル
ダウントランジスタ２２へ印加するインバータからな
る。上記のように構成されたデータ出力バッファ回路の
動作を以下に説明する。
【００２０】入出力パッド２０にローレベル（ローレベ
ル値は０．８〜−１Ｖ）のデータが印加されるとき、デ
ータ入力バッファ２６を介するデータイン信号はＣＭＯ
Ｓ素子のローレベルの０Ｖである。ここで、ローレベル
とは基準接地電位に対してマイナスの値を有することを
意味する。そして、ＷＥＢ信号は書き込み動作中にロー
レベルの０Ｖを維持するようになり、第１ＮＯＲゲート
２８の出力値はハイレベルのＶｃｃになる。前記第１Ｎ
ＯＲゲート２８のハイレベルの信号がクランプトランジ
スタ２３のゲート電極へ印加されると、クランプトラン
ジスタ２３が完全にターンオンされて、プルアップトラ
ンジスタ２１のゲート・ソース間の電位差を０となる。
このため、ゲート・ソースの電位差に起因して発生する
ノイズを抑制させことができる。このとき、第１ＮＯＲ
ゲート２８のハイレベルの出力信号と、ＤＯＵＴ信号の
ローレベル信号を入力として第２ＮＯＲゲート２９がロ
ーレベルの信号を出力するようになる。そして、第１駆
動部２４のＮＭＯＳ(M4)をターンオフさせて、ＮＭＯＳ
(M4)を介してプルアップトランジスタ２１へ供給される
電荷の流入を防ぐことができるため、データ出力特性を
向上されることができる。これにより、ノイズ減少用抵
抗(R1)の抵抗値を小さくすることができるため、データ
の出力動作におけるプルアップ動作のスピードを高める
ことができる。
ル値は０．８〜−１Ｖ）のデータが印加されるとき、デ
ータ入力バッファ２６を介するデータイン信号はＣＭＯ
Ｓ素子のローレベルの０Ｖである。ここで、ローレベル
とは基準接地電位に対してマイナスの値を有することを
意味する。そして、ＷＥＢ信号は書き込み動作中にロー
レベルの０Ｖを維持するようになり、第１ＮＯＲゲート
２８の出力値はハイレベルのＶｃｃになる。前記第１Ｎ
ＯＲゲート２８のハイレベルの信号がクランプトランジ
スタ２３のゲート電極へ印加されると、クランプトラン
ジスタ２３が完全にターンオンされて、プルアップトラ
ンジスタ２１のゲート・ソース間の電位差を０となる。
このため、ゲート・ソースの電位差に起因して発生する
ノイズを抑制させことができる。このとき、第１ＮＯＲ
ゲート２８のハイレベルの出力信号と、ＤＯＵＴ信号の
ローレベル信号を入力として第２ＮＯＲゲート２９がロ
ーレベルの信号を出力するようになる。そして、第１駆
動部２４のＮＭＯＳ(M4)をターンオフさせて、ＮＭＯＳ
(M4)を介してプルアップトランジスタ２１へ供給される
電荷の流入を防ぐことができるため、データ出力特性を
向上されることができる。これにより、ノイズ減少用抵
抗(R1)の抵抗値を小さくすることができるため、データ
の出力動作におけるプルアップ動作のスピードを高める
ことができる。
【００２１】
【発明の効果】請求項１〜３、５、６に記載の発明によ
れば、入出力パッドに印加されるデータがローレベルに
下がることを感知してクランプトランジスタをターンオ
ンさせることにより、プルアップトランジスタのゲート
・ソース間の電位差に起因して発生するノイズを抑制す
ることができる。
れば、入出力パッドに印加されるデータがローレベルに
下がることを感知してクランプトランジスタをターンオ
ンさせることにより、プルアップトランジスタのゲート
・ソース間の電位差に起因して発生するノイズを抑制す
ることができる。
【００２２】請求項４に記載の発明によれば、ノイズを
更に低減することができる。ノイズ減少用抵抗の抵抗値
は、従来よりも低減させ得るため、データ出力バッファ
回路のプルアップ動作のスピードを向上させることがで
き。
更に低減することができる。ノイズ減少用抵抗の抵抗値
は、従来よりも低減させ得るため、データ出力バッファ
回路のプルアップ動作のスピードを向上させることがで
き。
【００２３】請求項７に記載の発明によれば、プルアッ
プトランジスタの駆動部のＮＭＯＳをターンオフさせる
ことにより、プルアップトランジスタの駆動部の接地電
位がプルアップトランジスタへ流入されることを防ぐこ
とができるため、データ出力特性を向上させることがで
きる。
プトランジスタの駆動部のＮＭＯＳをターンオフさせる
ことにより、プルアップトランジスタの駆動部の接地電
位がプルアップトランジスタへ流入されることを防ぐこ
とができるため、データ出力特性を向上させることがで
きる。
【図１】 従来のデータ出力バッファ回路を示す回路
図。
図。
【図２】 本発明の一実施形態のデータ出力バッファ回
路を示す回路図。
路を示す回路図。
２０ 入出力パッド ２１ プルアップトランジスタ ２２ プルダウントランジスタ ２３ クランプトランジスタ ２４ 第１駆動部 ２５ 第２駆動部 ２６ データ入力バッファ ２７ ノイズ抑制部 ２８ 第１ＮＯＲゲート ２９ 第２ＮＯＲゲート
Claims (7)
- 【請求項１】 データを入出力する入出力パッドに印加
される信号のレベルを感知して第１及び第２ノイズ抑制
信号を出力するノイズ抑制部と、 前記入出力パッドにソースが接続され、ドレイン電極は
電源電圧端子に接続されるプルアップトランジスタと、 前記プルアップトランジスタと直列に接続され、入出力
パッドにソースが接続されるプルダウントランジスタ
と、 前記プルアップトランジスタ及びプルダウントランジス
タをそれぞれ駆動する第１及び第２駆動部と、 前記第１ノイズ抑制信号に基づいてターンオンされてプ
ルアップトランジスタのゲート・ソース間の電位差に起
因する基板バイアスの上昇を抑制するクランプトランジ
スタと、を備えることを特徴とするデータ出力バッファ
回路。 - 【請求項２】 第１駆動部は、ソースが高電位電源電圧
端子に接続され、ドレインがプルアップトランジスタの
ゲートに接続されるＰＭＯＳ(M5)と、ソースが接地端子
に接続され、ドレインがプルアップトランジスタのゲー
トに接続され、第２ノイズ抑制信号に基づいてターンオ
フされるＮＭＯＳ(M4)とを備えることを特徴とする請求
項１に記載のデータ出力バッファ回路。 - 【請求項３】 第２駆動部は、第１の入力信号を反転し
て、その反転信号をプルダウントランジスタのゲートへ
出力するインバータを含むことを特徴とする請求項１に
記載のデータ出力バッファ回路。 - 【請求項４】 第１駆動部とプルアップトランジスタの
ゲートとの間にはノイズ減少用抵抗(R1)が配置され、第
２駆動部とプルダウントランジスタのゲートとの間には
ノイズ減少用抵抗(R2)が配置されることを特徴とする請
求項１に記載のデータ出力バッファ回路。 - 【請求項５】 ノイズ抑制部は、書き込みイネーブル信
号（ＷＥＢ）と入出力パッドを介するデータ信号とを論
理演算して第１ノイズ抑制信号を出力する第１ＮＯＲゲ
ートと、 前記第１ＮＯＲゲートの出力信号と外部から入力された
第２の入力信号とを論理演算して第２ノイズ抑制信号を
出力する第２ＮＯＲゲートと、を備えることを特徴とす
る請求項１に記載のデータ出力バッファ回路。 - 【請求項６】 クランプトランジスタは、ソースが入出
力パッドに接続され、ドレインがプルアップトランジス
タのゲートとノイズ減少用抵抗(R1)を介して第１駆動部
の出力端子に共通に接続されることを特徴とする請求項
１に記載のデータ出力バッファ回路。 - 【請求項７】 入出力パッドに接地基準電圧より低いレ
ベルのマイナス電位が印加されるとき、ノイズ抑制部は
ハイレベルの第１ノイズ抑制信号を出力してクランプト
ランジスタをターンオンさせ、ローレベルの第２ノイズ
抑制信号を出力して第１駆動部のＮＭＯＳ(M4)をターン
オフさせることを特徴とする請求項２に記載のデータ出
力バッファ回路。
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|---|---|---|---|
| KR1019970012742A KR100259070B1 (ko) | 1997-04-07 | 1997-04-07 | 데이터 출력 버퍼 회로 |
| KR12742/1997 | 1997-04-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10290152A true JPH10290152A (ja) | 1998-10-27 |
| JP3113853B2 JP3113853B2 (ja) | 2000-12-04 |
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Family Applications (1)
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| JP10010181A Expired - Fee Related JP3113853B2 (ja) | 1997-04-07 | 1998-01-22 | データ出力バッファ回路 |
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| JP (1) | JP3113853B2 (ja) |
| KR (1) | KR100259070B1 (ja) |
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| KR100472729B1 (ko) * | 1998-12-22 | 2005-06-01 | 주식회사 하이닉스반도체 | 데이터 출력버퍼 |
| US6731151B1 (en) * | 1999-09-30 | 2004-05-04 | Interuniversitar Micro-Elektronica Centrum (Imec Vzw) | Method and apparatus for level shifting |
| US6351160B1 (en) * | 2000-12-06 | 2002-02-26 | International Business Machines Corporation | Method and apparatus for enhancing reliability of a high voltage input/output driver/receiver |
| KR100506887B1 (ko) * | 2000-12-28 | 2005-08-08 | 매그나칩 반도체 유한회사 | 패드 구동 용량을 자동으로 조절하는 출력 버퍼 |
| US6388499B1 (en) | 2001-01-19 | 2002-05-14 | Integrated Device Technology, Inc. | Level-shifting signal buffers that support higher voltage power supplies using lower voltage MOS technology |
| US7292075B2 (en) * | 2005-01-04 | 2007-11-06 | Ahmed Kamal Abdel-Hamid | Rail-to-rail pad driver with load independent rise and fall times |
| KR101281498B1 (ko) * | 2006-10-31 | 2013-07-02 | 삼성디스플레이 주식회사 | 게이트 구동회로 및 이를 갖는 표시장치 |
| KR101014229B1 (ko) | 2010-09-16 | 2011-02-14 | 이소정 | 입식 다리교정기 |
| US8400211B2 (en) * | 2010-10-15 | 2013-03-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits with reduced voltage across gate dielectric and operating methods thereof |
| CN102324924B (zh) * | 2011-04-27 | 2013-08-21 | 钜泉光电科技(上海)股份有限公司 | 输出驱动器及输出驱动器的驱动能力输出方法 |
| US8405424B2 (en) * | 2011-06-08 | 2013-03-26 | Fairchild Semiconductor Corporation | Output buffer with adjustable feedback |
| CN103166623A (zh) * | 2011-12-09 | 2013-06-19 | 扬智科技股份有限公司 | 缓冲器 |
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1997
- 1997-04-07 KR KR1019970012742A patent/KR100259070B1/ko not_active IP Right Cessation
- 1997-10-17 US US08/953,512 patent/US5903179A/en not_active Expired - Lifetime
- 1997-12-24 CN CN97125597A patent/CN1117425C/zh not_active Expired - Fee Related
-
1998
- 1998-01-22 JP JP10010181A patent/JP3113853B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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| CN1195860A (zh) | 1998-10-14 |
| US5903179A (en) | 1999-05-11 |
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