JP3217099B2 - スタートアップ回路 - Google Patents
スタートアップ回路Info
- Publication number
- JP3217099B2 JP3217099B2 JP34123791A JP34123791A JP3217099B2 JP 3217099 B2 JP3217099 B2 JP 3217099B2 JP 34123791 A JP34123791 A JP 34123791A JP 34123791 A JP34123791 A JP 34123791A JP 3217099 B2 JP3217099 B2 JP 3217099B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- circuit
- signal
- power supply
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electronic Switches (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック・ランダ
ム・アクセス・メモリ（以下、ＤＲＡＭという）等の半
導体装置におけるスタートアップ回路に関するものであ
る。
ム・アクセス・メモリ（以下、ＤＲＡＭという）等の半
導体装置におけるスタートアップ回路に関するものであ
る。
【０００２】
【従来の技術】スタートアップ回路は、ＤＲＡＭ等の種
々の半導体装置に用いられている。例えば、ＤＲＡＭに
用いられるスタートアップ回路は、スタートアップ信号
ＳＴを立上げ、ロウアドレスストロブ信号ＲＡＳN （但
し、Ｎは反転を意味する）の入力をイネーブルにするこ
とにより、電源投入から動作開始までのポーズ時間を設
定している回路である。ロウアドレスストロブ信号ＲＡ
ＳN は、行アドレスのラッチ及びその行アドレスに基づ
き、ワード線の選択、セルのリフレッシュを行う信号で
ある。
々の半導体装置に用いられている。例えば、ＤＲＡＭに
用いられるスタートアップ回路は、スタートアップ信号
ＳＴを立上げ、ロウアドレスストロブ信号ＲＡＳN （但
し、Ｎは反転を意味する）の入力をイネーブルにするこ
とにより、電源投入から動作開始までのポーズ時間を設
定している回路である。ロウアドレスストロブ信号ＲＡ
ＳN は、行アドレスのラッチ及びその行アドレスに基づ
き、ワード線の選択、セルのリフレッシュを行う信号で
ある。
【０００３】図２は、従来のスタートアップ回路を用い
たＤＲＡＭにおけるＷＣＢＲ（ＷＥN ａｎｄ ＣＡＳ
N ｂｅｆｏｒｅ ＲＡＳN ）初段回路の構成例を示す
ブロック図である。
たＤＲＡＭにおけるＷＣＢＲ（ＷＥN ａｎｄ ＣＡＳ
N ｂｅｆｏｒｅ ＲＡＳN ）初段回路の構成例を示す
ブロック図である。
【０００４】スタートアップ回路１０は、電源電位Ｖｃ
ｃと接地電位Ｖｓｓに接続され、電源投入後、該電源電
位Ｖｃｃが上昇して所定電位になると、スタートアップ
信号ＳＴを立上げる回路であり、その出力側にＲＡＳN
入力回路２０が接続されている。ＲＡＳN 入力回路２０
は、スタートアップ信号ＳＴに基づき、信号ＲＡＳN の
入力を制御する回路であり、スタートアップ信号ＳＴを
反転するインバータ２１と、該インバータ２１の出力に
よって信号ＲＡＳN の入力を制御して出力信号ＲＡＳ１
を出力するＮＯＲゲート２２とで、構成されている。ス
タートアップ信号ＳＴは、インバータ２５，２６で遅延
され、その遅延信号ＳＴ１と、ＲＡＳN 入力回路２０の
出力信号ＲＡＳ１と、ライトイネーブル信号ＷＥN と、
コラムアドレスストロブ信号ＣＡＳN とが、ＷＣＢＲ判
定回路３０に入力されている。
ｃと接地電位Ｖｓｓに接続され、電源投入後、該電源電
位Ｖｃｃが上昇して所定電位になると、スタートアップ
信号ＳＴを立上げる回路であり、その出力側にＲＡＳN
入力回路２０が接続されている。ＲＡＳN 入力回路２０
は、スタートアップ信号ＳＴに基づき、信号ＲＡＳN の
入力を制御する回路であり、スタートアップ信号ＳＴを
反転するインバータ２１と、該インバータ２１の出力に
よって信号ＲＡＳN の入力を制御して出力信号ＲＡＳ１
を出力するＮＯＲゲート２２とで、構成されている。ス
タートアップ信号ＳＴは、インバータ２５，２６で遅延
され、その遅延信号ＳＴ１と、ＲＡＳN 入力回路２０の
出力信号ＲＡＳ１と、ライトイネーブル信号ＷＥN と、
コラムアドレスストロブ信号ＣＡＳN とが、ＷＣＢＲ判
定回路３０に入力されている。
【０００５】ライトイネーブル信号ＷＥN は、行アドレ
ス、列アドレスで選択されたセルに対する書込み／読出
しモードを決める信号である。コラムアドレスストロブ
信号ＣＡＳN は、列アドレスのラッチ及びその列アドレ
スに基づき、ビット線の選択を行い、書込みあるいは読
出し動作を行う信号である。これらの信号ＷＥN ，ＣＡ
ＳN は、ＷＣＢＲ判定回路３０に入力されると共に、他
の回路へも供給される。ＷＣＢＲ判定回路３０は、信号
ＲＡＳN が“Ｈ”レベル（すなわち、信号ＲＡＳ１が
“Ｌ”レベル）、信号ＣＡＳN が“Ｌ”レベル、信号Ｗ
ＥN が“Ｌ”レベルの状態（この状態をＷＣＢＲクロッ
クと称する）が入力されると、信号ＷＣＢＲを活性化し
てＤＲＡＭをテストモード動作に移す回路である。
ス、列アドレスで選択されたセルに対する書込み／読出
しモードを決める信号である。コラムアドレスストロブ
信号ＣＡＳN は、列アドレスのラッチ及びその列アドレ
スに基づき、ビット線の選択を行い、書込みあるいは読
出し動作を行う信号である。これらの信号ＷＥN ，ＣＡ
ＳN は、ＷＣＢＲ判定回路３０に入力されると共に、他
の回路へも供給される。ＷＣＢＲ判定回路３０は、信号
ＲＡＳN が“Ｈ”レベル（すなわち、信号ＲＡＳ１が
“Ｌ”レベル）、信号ＣＡＳN が“Ｌ”レベル、信号Ｗ
ＥN が“Ｌ”レベルの状態（この状態をＷＣＢＲクロッ
クと称する）が入力されると、信号ＷＣＢＲを活性化し
てＤＲＡＭをテストモード動作に移す回路である。
【０００６】図３は、図２に示すＷＣＢＲ初段回路の動
作の概要を示すタイミングチャートである。スタートア
ップ信号ＳＴ及びその遅延信号ＳＴ１は、それぞれＲＡ
ＳN 入力回路２０及びＷＣＢＲ判定回路３０の有効／無
効状態を制御する機能を有している。そして、電源投入
後、電源電位Ｖｃｃが上昇すると、スタートアップ回路
１０によってスタートアップ信号ＳＴが立上り、ＲＡＳ
N 入力回路２０がイネーブルになり、その出力信号ＲＡ
Ｓ１が立上る。スタートアップ信号ＳＴが立上ると、そ
れがインバータ２５，２６で遅延されてその遅延信号Ｓ
Ｔ１が立上り、ＷＣＢＲ判定回路３０を有効な状態にす
る。
作の概要を示すタイミングチャートである。スタートア
ップ信号ＳＴ及びその遅延信号ＳＴ１は、それぞれＲＡ
ＳN 入力回路２０及びＷＣＢＲ判定回路３０の有効／無
効状態を制御する機能を有している。そして、電源投入
後、電源電位Ｖｃｃが上昇すると、スタートアップ回路
１０によってスタートアップ信号ＳＴが立上り、ＲＡＳ
N 入力回路２０がイネーブルになり、その出力信号ＲＡ
Ｓ１が立上る。スタートアップ信号ＳＴが立上ると、そ
れがインバータ２５，２６で遅延されてその遅延信号Ｓ
Ｔ１が立上り、ＷＣＢＲ判定回路３０を有効な状態にす
る。
【０００７】図４は、図２中に示す従来のスタートアッ
プ回路の一構成例を示す回路図である。このスタートア
ップ回路１０は、ノードＮ４１の電荷を引き抜いてその
電位を降下させる電荷引き抜き回路４０と、そのノード
Ｎ４１と電源電位Ｖｃｃ間に接続されたＰチャネル型Ｍ
ＯＳトランジスタ（以下、ＰＭＯＳという）からなるＰ
ＭＯＳキャパシタ４５と、ノードＮ４１の電位を反転し
てスタートアップ信号ＳＴを出力するＰＭＯＳ５１及び
Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳとい
う）５２からなるインバータ５０とで、構成されてい
る。
プ回路の一構成例を示す回路図である。このスタートア
ップ回路１０は、ノードＮ４１の電荷を引き抜いてその
電位を降下させる電荷引き抜き回路４０と、そのノード
Ｎ４１と電源電位Ｖｃｃ間に接続されたＰチャネル型Ｍ
ＯＳトランジスタ（以下、ＰＭＯＳという）からなるＰ
ＭＯＳキャパシタ４５と、ノードＮ４１の電位を反転し
てスタートアップ信号ＳＴを出力するＰＭＯＳ５１及び
Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳとい
う）５２からなるインバータ５０とで、構成されてい
る。
【０００８】電荷引き抜き回路４０は、ゲートが接地電
位Ｖｓｓに接続されたＰＭＯＳ４１、ゲートが電源電位
Ｖｃｃに接続されたＮＭＯＳ４２、及びゲートとドレイ
ンが共通接続されたＮＭＯＳ４３を有し、それらが電源
電位Ｖｃｃと接地電位Ｖｓｓとの間に直列接続されてい
る。ＰＭＯＳ４１及びＮＭＯＳ４２の各ドレインは、ノ
ードＮ４１に接続され、該ＮＭＯＳ４２のソースとＮＭ
ＯＳ４３のドレイン及びゲートとがノードＮ４２に接続
されている。
位Ｖｓｓに接続されたＰＭＯＳ４１、ゲートが電源電位
Ｖｃｃに接続されたＮＭＯＳ４２、及びゲートとドレイ
ンが共通接続されたＮＭＯＳ４３を有し、それらが電源
電位Ｖｃｃと接地電位Ｖｓｓとの間に直列接続されてい
る。ＰＭＯＳ４１及びＮＭＯＳ４２の各ドレインは、ノ
ードＮ４１に接続され、該ＮＭＯＳ４２のソースとＮＭ
ＯＳ４３のドレイン及びゲートとがノードＮ４２に接続
されている。
【０００９】図５は、図４の動作の概要を示すタイミン
グチャートであり、この図を参照しつつ、図４のスター
トアップ回路の動作を説明する。まず、スタートアップ
信号ＳＴは、初期状態において“Ｌ”レベルになってい
る。電源投入後、電源電位Ｖｃｃが上昇すると、ＰＭＯ
Ｓ４１及びＮＭＯＳ４２がオンし、ノードＮ４１，Ｎ４
２の電位が電源電位Ｖｃｃと共に上昇する。そして、ノ
ードＮ４２の電位がＮＭＯＳ４３の閾値Ｖt を越える
と、該ＮＭＯＳ４３がオンし、ノードＮ４１の電荷が引
き抜かれてその電位が下がる。このとき、インバータ５
０はノードＮ４１の電位を“Ｌ”と認識するので、その
出力であるスタートアップ信号ＳＴが立上る。このスタ
ートアップ信号ＳＴは、電源電位Ｖｃｃと共に上昇し、
該電源電位Ｖｃｃが安定すると、該信号ＳＴも“Ｈ”レ
ベルで安定する。
グチャートであり、この図を参照しつつ、図４のスター
トアップ回路の動作を説明する。まず、スタートアップ
信号ＳＴは、初期状態において“Ｌ”レベルになってい
る。電源投入後、電源電位Ｖｃｃが上昇すると、ＰＭＯ
Ｓ４１及びＮＭＯＳ４２がオンし、ノードＮ４１，Ｎ４
２の電位が電源電位Ｖｃｃと共に上昇する。そして、ノ
ードＮ４２の電位がＮＭＯＳ４３の閾値Ｖt を越える
と、該ＮＭＯＳ４３がオンし、ノードＮ４１の電荷が引
き抜かれてその電位が下がる。このとき、インバータ５
０はノードＮ４１の電位を“Ｌ”と認識するので、その
出力であるスタートアップ信号ＳＴが立上る。このスタ
ートアップ信号ＳＴは、電源電位Ｖｃｃと共に上昇し、
該電源電位Ｖｃｃが安定すると、該信号ＳＴも“Ｈ”レ
ベルで安定する。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
スタートアップ回路では、次のような課題があった。図
４のスタートアップ回路では、図３に示すように、電源
投入後、電源電位Ｖｃｃが２．４Ｖ以下でもスタートア
ップ信号ＳＴが立上り、図２のＲＡＳN 入力回路２０が
イネーブルになる。ここで、図３に示すように、ＲＡＳ
N ＝“Ｌ”、ＣＡＳN ＝“Ｌ”、ＷＥN ＝“Ｌ”の状態
のとき、スタートアップ信号ＳＴが立上ると、ＲＡＳN
＝“Ｌ”であっても、電源電位Ｖｃｃが低電位ではＲＡ
ＳN ＝“Ｈ”と判定される。すると、このＲＡＳN ＝
“Ｈ”を受けて、ＲＡＳN 入力回路２０の出力信号ＲＡ
Ｓ１が図３の破線のようになり、ＷＣＢＲクロック（Ｒ
ＡＳ１＝“Ｌ”，ＣＡＳN ＝“Ｌ”，ＷＥN ＝“Ｌ”）
がＷＣＢＲ判定回路３０に入力し、テストモードに移っ
てしまう。
スタートアップ回路では、次のような課題があった。図
４のスタートアップ回路では、図３に示すように、電源
投入後、電源電位Ｖｃｃが２．４Ｖ以下でもスタートア
ップ信号ＳＴが立上り、図２のＲＡＳN 入力回路２０が
イネーブルになる。ここで、図３に示すように、ＲＡＳ
N ＝“Ｌ”、ＣＡＳN ＝“Ｌ”、ＷＥN ＝“Ｌ”の状態
のとき、スタートアップ信号ＳＴが立上ると、ＲＡＳN
＝“Ｌ”であっても、電源電位Ｖｃｃが低電位ではＲＡ
ＳN ＝“Ｈ”と判定される。すると、このＲＡＳN ＝
“Ｈ”を受けて、ＲＡＳN 入力回路２０の出力信号ＲＡ
Ｓ１が図３の破線のようになり、ＷＣＢＲクロック（Ｒ
ＡＳ１＝“Ｌ”，ＣＡＳN ＝“Ｌ”，ＷＥN ＝“Ｌ”）
がＷＣＢＲ判定回路３０に入力し、テストモードに移っ
てしまう。
【００１１】そのため、電源投入後、ＷＣＢＲクロック
を含まないすべてのサイクルで、ノーマル動作を保証す
るためには、テストモード解除のための初期化（Ｉｎｉ
ｔｉａｌｉｚａｔｉｏｎ）サイクルの実行を必要とす
る。このように、従来のスタートアップ回路では、スタ
ートアップ信号ＳＴの立上り時刻を精度良く制御するこ
とが難しく、例えば立上り時の電源電位Ｖｃｃが２．４
Ｖ以下でも該スタートアップ信号ＳＴが立上って不都合
が生じるという点について解決したスタートアップ回路
を提供するものである。
を含まないすべてのサイクルで、ノーマル動作を保証す
るためには、テストモード解除のための初期化（Ｉｎｉ
ｔｉａｌｉｚａｔｉｏｎ）サイクルの実行を必要とす
る。このように、従来のスタートアップ回路では、スタ
ートアップ信号ＳＴの立上り時刻を精度良く制御するこ
とが難しく、例えば立上り時の電源電位Ｖｃｃが２．４
Ｖ以下でも該スタートアップ信号ＳＴが立上って不都合
が生じるという点について解決したスタートアップ回路
を提供するものである。
【００１２】
【課題を解決するための手段】前記課題を解決するため
に、第１の発明は、一端がノードに他端が電源電位にそ
れぞれ接続されたキャパシタと、前記ノードの電荷を引
き抜いて電位を降下させる電荷引き抜き回路と、前記ノ
ードの電位降下時にスタートアップ信号を立上げ、該ス
タートアップ信号を前記電源電位と共に上昇させて
“Ｈ”レベルに安定化させるインバータとを、備えたス
タートアップ回路において、前記電源電位が所定電位ま
で上昇すると所定の中間電位を発生する中間電位発生手
段と、前記電荷引き抜き回路と接地電位との間に接続さ
れ、前記中間電位によりオン状態となって前記電荷引き
抜き回路を動作させるスイッチ手段とを、設けている。
に、第１の発明は、一端がノードに他端が電源電位にそ
れぞれ接続されたキャパシタと、前記ノードの電荷を引
き抜いて電位を降下させる電荷引き抜き回路と、前記ノ
ードの電位降下時にスタートアップ信号を立上げ、該ス
タートアップ信号を前記電源電位と共に上昇させて
“Ｈ”レベルに安定化させるインバータとを、備えたス
タートアップ回路において、前記電源電位が所定電位ま
で上昇すると所定の中間電位を発生する中間電位発生手
段と、前記電荷引き抜き回路と接地電位との間に接続さ
れ、前記中間電位によりオン状態となって前記電荷引き
抜き回路を動作させるスイッチ手段とを、設けている。
【００１３】第２の発明では、第１の発明のスタートア
ップ回路の電荷引き抜き回路を、ゲートが接地電位にソ
ース・ドレインが電源電位及び前記ノードにそれぞれ接
続された第１のＰＭＯＳと、ゲートが前記接地電位にソ
ースが前記ノードにそれぞれ接続された第２のＰＭＯＳ
と、ゲート及びドレインが前記第２のＰＭＯＳのドレイ
ンにソースが前記スイッチ手段にそれぞれ接続されたＮ
ＭＯＳとで、構成している。
ップ回路の電荷引き抜き回路を、ゲートが接地電位にソ
ース・ドレインが電源電位及び前記ノードにそれぞれ接
続された第１のＰＭＯＳと、ゲートが前記接地電位にソ
ースが前記ノードにそれぞれ接続された第２のＰＭＯＳ
と、ゲート及びドレインが前記第２のＰＭＯＳのドレイ
ンにソースが前記スイッチ手段にそれぞれ接続されたＮ
ＭＯＳとで、構成している。
【００１４】第３の発明では、第１の発明の中間電位発
生手段が、電源電位と接地電位間に直列接続された複数
のＮＭＯＳと、前記複数のＮＭＯＳのいずれかのドレイ
ンに接続されたクランプ手段と、前記いずれかのドレイ
ンに接続され前記中間電位を出力する抵抗手段とを、備
えている。
生手段が、電源電位と接地電位間に直列接続された複数
のＮＭＯＳと、前記複数のＮＭＯＳのいずれかのドレイ
ンに接続されたクランプ手段と、前記いずれかのドレイ
ンに接続され前記中間電位を出力する抵抗手段とを、備
えている。
【００１５】第４の発明では、第２の発明のスイッチ手
段をＮＭＯＳで構成している。第５の発明では、第３の
発明のクランプ手段を、ゲートとドレインが共通接続さ
れたＭＯＳトランジスタで構成している。
段をＮＭＯＳで構成している。第５の発明では、第３の
発明のクランプ手段を、ゲートとドレインが共通接続さ
れたＭＯＳトランジスタで構成している。
【００１６】
【作用】第１の発明によれば、以上のようにスタートア
ップ回路を構成したので、中間電位発生手段は、電源投
入後、電源電位が所定のレベルに達するまで、出力であ
る中間電位を例えば“Ｌ”レベルに保持する。そのた
め、スイッチ手段がオフ状態に保持されるので、電荷引
き抜き回路の動作が抑止される。これにより、インバー
タから出力されるスタートアップ信号の立上り時刻にお
ける制御精度の向上が図れる。
ップ回路を構成したので、中間電位発生手段は、電源投
入後、電源電位が所定のレベルに達するまで、出力であ
る中間電位を例えば“Ｌ”レベルに保持する。そのた
め、スイッチ手段がオフ状態に保持されるので、電荷引
き抜き回路の動作が抑止される。これにより、インバー
タから出力されるスタートアップ信号の立上り時刻にお
ける制御精度の向上が図れる。
【００１７】第２の発明によれば、第１，第２のＰＭＯ
Ｓ及びＮＭＯＳで構成される電荷引き抜き回路は、スイ
ッチ手段によって動作が開始されると、ノードの電荷を
引き抜いてその電位を速やかに降下させる。第３の発明
によれば、中間電位発生手段を構成するクランプ手段
は、中間電位の“Ｈ”レベルを的確に規制し、その中間
電位により、抵抗手段を介してスイッチ手段を制御する
働きがある。第４の発明によれば、ＮＭＯＳで構成され
たスイッチ手段は、少ないトランジスタ形成面積で、動
作速度の速いスイッチ動作を行わせる。第５の発明によ
れば、クランプ手段を構成するＭＯＳトランジスタは、
少ないトランジスタ形成面積で、電流損失の少ないクラ
ンプ動作を行わせる。従って、前記課題を解決できるの
である。
Ｓ及びＮＭＯＳで構成される電荷引き抜き回路は、スイ
ッチ手段によって動作が開始されると、ノードの電荷を
引き抜いてその電位を速やかに降下させる。第３の発明
によれば、中間電位発生手段を構成するクランプ手段
は、中間電位の“Ｈ”レベルを的確に規制し、その中間
電位により、抵抗手段を介してスイッチ手段を制御する
働きがある。第４の発明によれば、ＮＭＯＳで構成され
たスイッチ手段は、少ないトランジスタ形成面積で、動
作速度の速いスイッチ動作を行わせる。第５の発明によ
れば、クランプ手段を構成するＭＯＳトランジスタは、
少ないトランジスタ形成面積で、電流損失の少ないクラ
ンプ動作を行わせる。従って、前記課題を解決できるの
である。
【００１８】
【実施例】図１は本発明の実施例を示すもので、例えば
ＤＲＡＭに用いられるスタートアップ回路の回路図であ
る。このスタートアップ回路は、電源電位Ｖｃｃが所定
電位まで上昇すると所定の中間電位ＶR を発生する中間
電位発生手段６０と、ノードＮ７１の電荷を引き抜いて
その電位を降下させる電荷引き抜き回路７０と、該電荷
引き抜き回路７０と接地電位Ｖｓｓとの間に接続され中
間電位ＶR によりオン状態となって該電荷引き抜き回路
７０を動作させるスイッチ手段（例えば、ＮＭＯＳ）７
５とを、備えている。さらに、一端がノードＮ７１に他
端が電源電位Ｖｃｃにそれぞれ接続されたＰＭＯＳキャ
パシタ７６と、ノードＮ７１の電位降下時にスタートア
ップ信号ＳＴを立上げ該スタートアップ信号ＳＴを電源
電位Ｖｃｃと共に上昇させて“Ｈ”レベルに安定化させ
るインバータ８０とが、設けられている。
ＤＲＡＭに用いられるスタートアップ回路の回路図であ
る。このスタートアップ回路は、電源電位Ｖｃｃが所定
電位まで上昇すると所定の中間電位ＶR を発生する中間
電位発生手段６０と、ノードＮ７１の電荷を引き抜いて
その電位を降下させる電荷引き抜き回路７０と、該電荷
引き抜き回路７０と接地電位Ｖｓｓとの間に接続され中
間電位ＶR によりオン状態となって該電荷引き抜き回路
７０を動作させるスイッチ手段（例えば、ＮＭＯＳ）７
５とを、備えている。さらに、一端がノードＮ７１に他
端が電源電位Ｖｃｃにそれぞれ接続されたＰＭＯＳキャ
パシタ７６と、ノードＮ７１の電位降下時にスタートア
ップ信号ＳＴを立上げ該スタートアップ信号ＳＴを電源
電位Ｖｃｃと共に上昇させて“Ｈ”レベルに安定化させ
るインバータ８０とが、設けられている。
【００１９】中間電位発生手段６０は、ゲートが電源電
位Ｖｃｃに接続されたＮＭＯＳ６１と、ゲートが共通接
続された複数のＮＭＯＳ６２−１〜６２−ｎと、ゲート
及びドレインが接続されたＮＭＯＳ６３とを有し、それ
らが電源電位Ｖｃｃと接地電位Ｖｓｓとの間に直列に接
続されている。複数のＮＭＯＳ６２−１〜６２−ｎの各
ゲートは、共通接続されて該ＮＭＯＳ６２−１のドレイ
ンに接続されている。この複数のＮＭＯＳ６２−１〜６
２−ｎのいずれか１つ、例えばＮＭＯＳ６２−（ｉ＋
１）のドレインがノードＮ６２に接続されている。
位Ｖｃｃに接続されたＮＭＯＳ６１と、ゲートが共通接
続された複数のＮＭＯＳ６２−１〜６２−ｎと、ゲート
及びドレインが接続されたＮＭＯＳ６３とを有し、それ
らが電源電位Ｖｃｃと接地電位Ｖｓｓとの間に直列に接
続されている。複数のＮＭＯＳ６２−１〜６２−ｎの各
ゲートは、共通接続されて該ＮＭＯＳ６２−１のドレイ
ンに接続されている。この複数のＮＭＯＳ６２−１〜６
２−ｎのいずれか１つ、例えばＮＭＯＳ６２−（ｉ＋
１）のドレインがノードＮ６２に接続されている。
【００２０】ノードＮ６２は、キャパシタ６４を介して
電源電位Ｖｃｃに、キャパシタ６５を介して接地電位Ｖ
ｓｓにそれぞれ接続されると共に、中間電位ＶR のクラ
ンプ手段が接続されている。クランプ手段は、例えばＮ
ＭＯＳ６６で構成され、そのゲート及びドレインがノー
ドＮ６２に、ソースが接地電位Ｖｓｓにそれぞれ接続さ
れている。また、ノードＮ６２には、中間電位ＶR を出
力する抵抗手段（例えば、抵抗）６７が接続されてい
る。キャパシタ６４，６５と抵抗６７は、中間電位発生
手段６０の出力である中間電位ＶR を安定化させるため
のものである。
電源電位Ｖｃｃに、キャパシタ６５を介して接地電位Ｖ
ｓｓにそれぞれ接続されると共に、中間電位ＶR のクラ
ンプ手段が接続されている。クランプ手段は、例えばＮ
ＭＯＳ６６で構成され、そのゲート及びドレインがノー
ドＮ６２に、ソースが接地電位Ｖｓｓにそれぞれ接続さ
れている。また、ノードＮ６２には、中間電位ＶR を出
力する抵抗手段（例えば、抵抗）６７が接続されてい
る。キャパシタ６４，６５と抵抗６７は、中間電位発生
手段６０の出力である中間電位ＶR を安定化させるため
のものである。
【００２１】電荷引き抜き回路７０は、ゲートが接地電
位Ｖｓｓに接続されたＰＭＯＳ７１，７２と、ゲート及
びドレインが共通接続されたＮＭＯＳ７３とを有し、そ
れらが電源電位ＶｃｃとノードＮ７３との間に直列に接
続されている。ノードＮ７３と接地電位Ｖｓｓとの間に
は、中間電位ＶR によって制御されるスイッチ手段が接
続されている。スイッチ手段は、例えばＮＭＯＳ７５で
構成され、そのドレインがノードＮ７３に、ソースが接
地電位Ｖｓｓにそれぞれ接続されている。
位Ｖｓｓに接続されたＰＭＯＳ７１，７２と、ゲート及
びドレインが共通接続されたＮＭＯＳ７３とを有し、そ
れらが電源電位ＶｃｃとノードＮ７３との間に直列に接
続されている。ノードＮ７３と接地電位Ｖｓｓとの間に
は、中間電位ＶR によって制御されるスイッチ手段が接
続されている。スイッチ手段は、例えばＮＭＯＳ７５で
構成され、そのドレインがノードＮ７３に、ソースが接
地電位Ｖｓｓにそれぞれ接続されている。
【００２２】ＮＭＯＳ７１のドレインにはノードＮ７１
が接続され、該ノードＮ７１がＰＭＯＳキャパシタ７６
を介して電源電位Ｖｃｃに接続されると共に、インバー
タ８０の入力側に接続されている。インバータ８０は、
ゲートがノードＮ７１に共通接続されたＰＭＯＳ８１，
８２と、ゲートがノードＮ７１に共通接続されたＮＭＯ
Ｓ８３，８４とを有し、それらが電源電位Ｖｃｃと接地
電位Ｖｓｓとの間に直列に接続され、該ＰＭＯＳ８２の
ドレインからスタートアップ信号ＳＴを出力する構成に
なっている。
が接続され、該ノードＮ７１がＰＭＯＳキャパシタ７６
を介して電源電位Ｖｃｃに接続されると共に、インバー
タ８０の入力側に接続されている。インバータ８０は、
ゲートがノードＮ７１に共通接続されたＰＭＯＳ８１，
８２と、ゲートがノードＮ７１に共通接続されたＮＭＯ
Ｓ８３，８４とを有し、それらが電源電位Ｖｃｃと接地
電位Ｖｓｓとの間に直列に接続され、該ＰＭＯＳ８２の
ドレインからスタートアップ信号ＳＴを出力する構成に
なっている。
【００２３】図６は図１の動作の概要を示すタイミング
チャートであり、この図を参照しつつ、図１のスタート
アップ回路の動作を説明する。まず、初期状態で中間電
位発生手段６０の中間電位ＶR は“Ｈ”レベルであり、
電源投入後、電源電位Ｖｃｃが上昇し、該電源電位Ｖｃ
ｃが、直列接続されたＮＭＯＳ６１，６２−１〜６２−
ｉの閾値を越えたとき、該中間電位ＶR が上昇を始め
る。そして、中間電位ＶR が、直列接続されたＮＭＯＳ
６２−（ｉ＋１）〜６２−ｎ，６３の閾値に達すると、
安定する。
チャートであり、この図を参照しつつ、図１のスタート
アップ回路の動作を説明する。まず、初期状態で中間電
位発生手段６０の中間電位ＶR は“Ｈ”レベルであり、
電源投入後、電源電位Ｖｃｃが上昇し、該電源電位Ｖｃ
ｃが、直列接続されたＮＭＯＳ６１，６２−１〜６２−
ｉの閾値を越えたとき、該中間電位ＶR が上昇を始め
る。そして、中間電位ＶR が、直列接続されたＮＭＯＳ
６２−（ｉ＋１）〜６２−ｎ，６３の閾値に達すると、
安定する。
【００２４】また、電荷引き抜き回路７０内のノードＮ
７１，Ｎ７３も、従来回路と同様に、電源電位Ｖｃｃの
上昇と共に立上るが、中間電位ＶR がＮＭＯＳ７５の閾
値を越え、該ＮＭＯＳ７５がオンするまで該ノードＮ７
１の電荷が引き抜かれないので、インバータ８０の出力
であるスタートアップ信号ＳＴは初期状態の０Ｖに保持
される。中間電位ＶR がＮＭＯＳ７５の閾値を越えて該
ＮＭＯＳ７５がオンすると、電荷引き抜き回路７０が動
作してノードＮ７１の電荷が引き抜かれ、スタートアッ
プ信号ＳＴが立上る。このスタートアップ信号ＳＴは、
電源電位Ｖｃｃの上昇と共に立上る。
７１，Ｎ７３も、従来回路と同様に、電源電位Ｖｃｃの
上昇と共に立上るが、中間電位ＶR がＮＭＯＳ７５の閾
値を越え、該ＮＭＯＳ７５がオンするまで該ノードＮ７
１の電荷が引き抜かれないので、インバータ８０の出力
であるスタートアップ信号ＳＴは初期状態の０Ｖに保持
される。中間電位ＶR がＮＭＯＳ７５の閾値を越えて該
ＮＭＯＳ７５がオンすると、電荷引き抜き回路７０が動
作してノードＮ７１の電荷が引き抜かれ、スタートアッ
プ信号ＳＴが立上る。このスタートアップ信号ＳＴは、
電源電位Ｖｃｃの上昇と共に立上る。
【００２５】図４の従来回路では、ＮＭＯＳ４３の閾値
によってスタートアップ信号ＳＴの立上るときの電源電
位Ｖｃｃの電位が決まっていたのに対し、本実施例の回
路では、中間電位ＶR によってスタートアップ信号ＳＴ
の立上りを制御している。すなわち、従来回路では、電
源投入後に電源電位Ｖｃｃが上昇し、電荷引き抜き回路
４０がオンしてスタートアップ信号ＳＴが立上るのに対
し、本実施例では、電源投入後に電源電位Ｖｃｃが上昇
し、中間電位ＶR が立上ってスタートアップ信号ＳＴが
立上るので、スタートアップのかかる電源電位Ｖｃｃの
電位を高精度に制御し、このスタートアップのかかる電
源電位Ｖｃｃの電位を例えば２．４Ｖ以上にできる。こ
れにより、本実施例のスタートアップ回路を図２のＷＣ
ＢＲ初段回路に適用した場合、電源投入後のサイクルが
ＷＣＢＲクロック（ＲＡＳN ＝“Ｈ”、ＣＡＳN ＝
“Ｌ”、及びＷＥN ＝“Ｌ”）の状態を含まないサイク
ルであれば、どのようなサイクルでも、テストモード解
除のための初期化サイクルなしで、ノーマル動作を保証
できる。
によってスタートアップ信号ＳＴの立上るときの電源電
位Ｖｃｃの電位が決まっていたのに対し、本実施例の回
路では、中間電位ＶR によってスタートアップ信号ＳＴ
の立上りを制御している。すなわち、従来回路では、電
源投入後に電源電位Ｖｃｃが上昇し、電荷引き抜き回路
４０がオンしてスタートアップ信号ＳＴが立上るのに対
し、本実施例では、電源投入後に電源電位Ｖｃｃが上昇
し、中間電位ＶR が立上ってスタートアップ信号ＳＴが
立上るので、スタートアップのかかる電源電位Ｖｃｃの
電位を高精度に制御し、このスタートアップのかかる電
源電位Ｖｃｃの電位を例えば２．４Ｖ以上にできる。こ
れにより、本実施例のスタートアップ回路を図２のＷＣ
ＢＲ初段回路に適用した場合、電源投入後のサイクルが
ＷＣＢＲクロック（ＲＡＳN ＝“Ｈ”、ＣＡＳN ＝
“Ｌ”、及びＷＥN ＝“Ｌ”）の状態を含まないサイク
ルであれば、どのようなサイクルでも、テストモード解
除のための初期化サイクルなしで、ノーマル動作を保証
できる。
【００２６】また、スイッチ手段であるＮＭＯＳ７５を
設けたので、スタートアップ信号ＳＴが立上るときのノ
ードＮ７１の電位は、図４に示す従来回路のノードＮ４
１の電位よりも高くなり、次段のインバータ８０の電流
値Ｉが大きくなって消費電力が増加する。そのため、本
実施例ではインバータ８０をＰＭＯＳ８１，８２及びＮ
ＭＯＳ８３，８４で構成することにより、電流値Ｉの増
加を抑えている。さらに、クランプ手段をＮＭＯＳ６６
で構成すると共に、スイッチ手段をＮＭＯＳ７５で構成
しているので、トランジスタ形成面積を小さくできると
共に、ＮＭＯＳ７５のスイッチング速度を速くすること
ができる。
設けたので、スタートアップ信号ＳＴが立上るときのノ
ードＮ７１の電位は、図４に示す従来回路のノードＮ４
１の電位よりも高くなり、次段のインバータ８０の電流
値Ｉが大きくなって消費電力が増加する。そのため、本
実施例ではインバータ８０をＰＭＯＳ８１，８２及びＮ
ＭＯＳ８３，８４で構成することにより、電流値Ｉの増
加を抑えている。さらに、クランプ手段をＮＭＯＳ６６
で構成すると共に、スイッチ手段をＮＭＯＳ７５で構成
しているので、トランジスタ形成面積を小さくできると
共に、ＮＭＯＳ７５のスイッチング速度を速くすること
ができる。
【００２７】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 中間電位発生手段６０は、例えばＮＭＯＳ６６
を他のトランジスタを用いたクランプ手段で構成した
り、あるいは抵抗６７を他の抵抗手段で構成する等し
て、他の回路構成に変更してもよい。 （ｂ） 電荷引き抜き回路７０は、他のトランジスタ構
成に変更してもよい。さらに、その電荷引き抜き回路７
０の動作を制御するＮＭＯＳ７５は、他のトランジスタ
を用いたスイッチ手段で構成してもよい。 （ｃ） インバータ８０を流れる電流値Ｉの増加を抑え
るため、直列接続のトランジスタの数を増加したり、あ
るいは抵抗手段等を付加する等して、他の回路構成に変
更してもよい。 （ｄ） 上記実施例ではスタートアップ回路をＤＲＡＭ
に適用した場合について説明したが、このスタートアッ
プ回路はＤＲＡＭ以外の種々の半導体装置に適用でき
る。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 中間電位発生手段６０は、例えばＮＭＯＳ６６
を他のトランジスタを用いたクランプ手段で構成した
り、あるいは抵抗６７を他の抵抗手段で構成する等し
て、他の回路構成に変更してもよい。 （ｂ） 電荷引き抜き回路７０は、他のトランジスタ構
成に変更してもよい。さらに、その電荷引き抜き回路７
０の動作を制御するＮＭＯＳ７５は、他のトランジスタ
を用いたスイッチ手段で構成してもよい。 （ｃ） インバータ８０を流れる電流値Ｉの増加を抑え
るため、直列接続のトランジスタの数を増加したり、あ
るいは抵抗手段等を付加する等して、他の回路構成に変
更してもよい。 （ｄ） 上記実施例ではスタートアップ回路をＤＲＡＭ
に適用した場合について説明したが、このスタートアッ
プ回路はＤＲＡＭ以外の種々の半導体装置に適用でき
る。
【００２８】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、中間電位発生手段を設け、この中間電位発生
手段の出力である中間電位によってスイッチ手段をオ
ン，オフ動作させ、電荷引き抜き回路の動作を制御して
スタートアップ信号の立上りを制御するようにしてい
る。そのため、電源投入後、電源電位が所定のレベルに
達するまで、中間電位発生手段の出力である中間電位が
例えば“Ｌ”レベルとなっているので、スイッチ手段が
オフ状態を保持して電荷引き抜き回路の動作を抑止す
る。よって、スタートアップ回路から出力されるスター
トアップ信号の立上り時刻を高精度に制御できる。
によれば、中間電位発生手段を設け、この中間電位発生
手段の出力である中間電位によってスイッチ手段をオ
ン，オフ動作させ、電荷引き抜き回路の動作を制御して
スタートアップ信号の立上りを制御するようにしてい
る。そのため、電源投入後、電源電位が所定のレベルに
達するまで、中間電位発生手段の出力である中間電位が
例えば“Ｌ”レベルとなっているので、スイッチ手段が
オフ状態を保持して電荷引き抜き回路の動作を抑止す
る。よって、スタートアップ回路から出力されるスター
トアップ信号の立上り時刻を高精度に制御できる。
【００２９】そのため、例えばスタートアップ信号の立
上り時の電源電位を２．４Ｖ以上にでき、電源投入後の
サイクルがＷＣＢＲクロックの状態を含まないサイクル
であれば、どのようなサイクルでも、初期化サイクルの
実行なしで、ノーマル動作を保証できる。しかも、スイ
ッチ手段を設けたことによるインバータを流れる電流値
の増加は、該インバータを構成する例えば直列接続のト
ランジスタの数を増加させる等すれば、簡単に抑制でき
る。
上り時の電源電位を２．４Ｖ以上にでき、電源投入後の
サイクルがＷＣＢＲクロックの状態を含まないサイクル
であれば、どのようなサイクルでも、初期化サイクルの
実行なしで、ノーマル動作を保証できる。しかも、スイ
ッチ手段を設けたことによるインバータを流れる電流値
の増加は、該インバータを構成する例えば直列接続のト
ランジスタの数を増加させる等すれば、簡単に抑制でき
る。
【００３０】第２の発明では、電荷引き抜き回路を第
１，第２のＰＭＯＳ及びＮＭＯＳの直列回路で構成した
ので、簡単な回路構成で、的確に電荷の引き抜きが行え
る。第３の発明では、中間電位発生手段を、複数のＮＭ
ＯＳ、クランプ手段及び抵抗手段等で構成したので、比
較的簡単な回路構成で、“Ｈ”レベルの電位が精度良く
設定された中間電位を的確に発生できる。第４の発明で
は、スイッチ手段をＮＭＯＳで構成したので、小さなト
ランジスタ形成面積で、動作速度の速いスイッチ手段を
構成できる。第５の発明では、クランプ手段をＭＯＳト
ランジスタで構成したので、少ない電流損失量で中間電
位の的確なクランプが行える。
１，第２のＰＭＯＳ及びＮＭＯＳの直列回路で構成した
ので、簡単な回路構成で、的確に電荷の引き抜きが行え
る。第３の発明では、中間電位発生手段を、複数のＮＭ
ＯＳ、クランプ手段及び抵抗手段等で構成したので、比
較的簡単な回路構成で、“Ｈ”レベルの電位が精度良く
設定された中間電位を的確に発生できる。第４の発明で
は、スイッチ手段をＮＭＯＳで構成したので、小さなト
ランジスタ形成面積で、動作速度の速いスイッチ手段を
構成できる。第５の発明では、クランプ手段をＭＯＳト
ランジスタで構成したので、少ない電流損失量で中間電
位の的確なクランプが行える。
【図１】本発明の実施例を示すスタートアップ回路の回
路図である。
路図である。
【図２】従来のＤＲＡＭにおけるＷＣＢＲ初段回路の構
成ブロック図である。
成ブロック図である。
【図３】図２の動作を示すタイミングチャートである。
【図４】図２中のスタートアップ回路の回路図である。
【図５】図４の動作を示すタイミングチャートである。
【図６】図１の動作を示すタイミングチャートである。
６０ 中間電位発生手
段 ６１，６２−１〜６２−ｎ，６３ ＮＭＯＳ ６４，６５ キャパシタ ６６ ＮＭＯＳ（クラ
ンプ手段） ６７ 抵抗（抵抗手
段） ７０ 電荷引き抜き回
路 ７１，７２ ＰＭＯＳ ７３ ＮＭＯＳ ７５ ＮＭＯＳ（スイ
ッチ手段） ７６ キャパシタ ８０ インバータ ８１，８２ ＰＭＯＳ ８３，８４ ＮＭＯＳ
段 ６１，６２−１〜６２−ｎ，６３ ＮＭＯＳ ６４，６５ キャパシタ ６６ ＮＭＯＳ（クラ
ンプ手段） ６７ 抵抗（抵抗手
段） ７０ 電荷引き抜き回
路 ７１，７２ ＰＭＯＳ ７３ ＮＭＯＳ ７５ ＮＭＯＳ（スイ
ッチ手段） ７６ キャパシタ ８０ インバータ ８１，８２ ＰＭＯＳ ８３，８４ ＮＭＯＳ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭52−144230（ＪＰ，Ａ) 特開 平２−153621（ＪＰ，Ａ) 特開 平３−218064（ＪＰ，Ａ) 実開 平１−167726（ＪＰ，Ｕ)
Claims (5)
- 【請求項１】 一端がノードに他端が電源電位にそれぞ
れ接続されたキャパシタと、前記ノードの電荷を引き抜
いて電位を降下させる電荷引き抜き回路と、前記ノード
の電位降下時にスタートアップ信号を立上げ、該スター
トアップ信号を前記電源電位と共に上昇させて“Ｈ”レ
ベルに安定化させるインバータとを、備えたスタートア
ップ回路において、 前記電源電位が所定電位まで上昇すると所定の中間電位
を発生する中間電位発生手段と、 前記電荷引き抜き回路と接地電位との間に接続され、前
記中間電位によりオン状態となって前記電荷引き抜き回
路を動作させるスイッチ手段とを、 設けたことを特徴とするスタートアップ回路。 - 【請求項２】 請求項１記載のスタートアップ回路にお
いて、 前記電荷引き抜き回路は、ゲートが接地電位にソース・
ドレインが電源電位及び前記ノードにそれぞれ接続され
た第１のＰチャネル型ＭＯＳトランジスタと、ゲートが
前記接地電位にソースが前記ノードにそれぞれ接続され
た第２のＰチャネル型ＭＯＳトランジスタと、ゲート及
びドレインが前記第２のＰチャネル型ＭＯＳトランジス
タのドレインにソースが前記スイッチ手段にそれぞれ接
続されたＮチャネル型ＭＯＳトランジスタとで、構成し
たことを特徴とするスタートアップ回路。 - 【請求項３】 請求項１記載のスタートアップ回路にお
いて、 前記中間電位発生手段は、電源電位と接地電位間に直列
接続された複数のＮチャネル型ＭＯＳトランジスタと、
前記複数のＮチャネル型ＭＯＳトランジスタのいずれか
のドレインに接続されたクランプ手段と、前記いずれか
のドレインに接続され前記中間電位を出力する抵抗手段
とを、備えたことを特徴とするスタートアップ回路。 - 【請求項４】 請求項２記載のスタートアップ回路にお
いて、 前記スイッチ手段は、Ｎチャネル型ＭＯＳトランジスタ
で構成したことを特徴とするスタートアップ回路。 - 【請求項５】 請求項３記載のスタートアップ回路にお
いて、 前記クランプ手段は、ゲートとドレインが共通接続され
たＭＯＳトランジスタで構成したことを特徴とするスタ
ートアップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34123791A JP3217099B2 (ja) | 1991-12-24 | 1991-12-24 | スタートアップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34123791A JP3217099B2 (ja) | 1991-12-24 | 1991-12-24 | スタートアップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175812A JPH05175812A (ja) | 1993-07-13 |
| JP3217099B2 true JP3217099B2 (ja) | 2001-10-09 |
Family
ID=18344456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34123791A Expired - Fee Related JP3217099B2 (ja) | 1991-12-24 | 1991-12-24 | スタートアップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3217099B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960004573B1 (ko) * | 1994-02-15 | 1996-04-09 | 금성일렉트론주식회사 | 기동회로를 갖는 기준전압발생회로 |
| US6104220A (en) * | 1998-01-20 | 2000-08-15 | Vlsi Technology, Inc. | Low power undervoltage detector with power down mode |
| JP5547451B2 (ja) * | 2009-10-13 | 2014-07-16 | ラピスセミコンダクタ株式会社 | パワーオンリセット回路 |
-
1991
- 1991-12-24 JP JP34123791A patent/JP3217099B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05175812A (ja) | 1993-07-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100231951B1 (ko) | 반도체 집적회로 | |
| KR0166402B1 (ko) | 반도체 집적회로 | |
| JP2895765B2 (ja) | データ出力バッファ | |
| US5117426A (en) | Circuit, device, and method to detect voltage leakage | |
| JPH097374A (ja) | 半導体メモリ装置のデータ出力バッファ | |
| US6885216B2 (en) | Semiconductor circuit device having active and standby states | |
| US6778460B1 (en) | Semiconductor memory device and method for generation of core voltage | |
| US6480033B2 (en) | Semiconductor device | |
| JP3287248B2 (ja) | 半導体集積回路 | |
| US11342906B2 (en) | Delay circuits, and related semiconductor devices and methods | |
| JP3217099B2 (ja) | スタートアップ回路 | |
| US5881005A (en) | Semiconductor integrated circuit device having a constant delay-time circuit for different operating voltages | |
| US5376837A (en) | Semiconductor integrated circuit device having built-in voltage drop circuit | |
| EP0560623A2 (en) | A semiconductor memory | |
| KR0154755B1 (ko) | 가변플레이트전압 발생회로를 구비하는 반도체 메모리장치 | |
| JPH07239348A (ja) | パワーオンリセット回路及び電源電圧検出回路 | |
| JP3297949B2 (ja) | Ｃｍｏｓカレントセンスアンプ | |
| US4214175A (en) | High-performance address buffer for random-access memory | |
| JP2000310672A (ja) | 半導体装置 | |
| US5805519A (en) | Semiconductor memory device | |
| US5946225A (en) | SRAM device having negative voltage generator for performing stable data latch operation | |
| JP2000030438A (ja) | 同期型半導体記憶装置 | |
| JPH05314762A (ja) | 半導体装置 | |
| JP4427871B2 (ja) | 半導体装置 | |
| JP3434741B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991026 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070803 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080803 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080803 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090803 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090803 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100803 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100803 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100803 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |