JPH1079655A - パワーオンリセット回路およびモード切換回路 - Google Patents

Abstract

(57)【要約】 【課題】 電源投入時の残留電圧の有無にかかわらず、
半導体集積回路のリセットを確実に行なうためのパワー
オンリセット信号を発生させることのできるパワーオン
リセット回路を提供する。 【解決手段】 本発明に係るパワーオンリセット回路
は、電源６と、接地ノード７と、インバータ１８，２２
からなるラッチ回路と、遅延回路４とを備え、半導体集
積回路の他の内部周辺回路をなすトランジスタのしきい
値より高いしきい値を有するトランジスタから構成され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
備えられ、電源投入時に半導体集積回路の内部回路をリ
セットするパワーオンリセット信号を発生するパワーオ
ンリセット（ＰＯＲ）回路に関するものである。

【０００２】

【従来の技術】図４は、従来のタイマ型パワーオンリセ
ット回路の構成を示す回路図である。図４に示されるよ
うに、この回路は、電源６と、一端が電源６に接続され
る容量素子１と、容量素子１に接続されるインバータ２
と、インバータ２の出力端に接続されるインバータ３
と、一端がインバータ３の出力端に接続される抵抗素子
４と、抵抗素子４の他端にゲートが接続されるＮチャネ
ル型トランジスタ５とを備える。

【０００３】図５は、従来のレベル型パワーオンリセッ
ト回路の構成を示す回路図である。図５に示されるよう
に、この回路は、電源６と、ゲートとドレインが電源６
に接続されるＮチャネル型トランジスタ８と、ゲートと
ドレインがＮチャネル型トランジスタ８のソースに接続
されるＮチャネル型トランジスタ１０と、Ｎチャネル型
トランジスタ１０のソース端に接続されるインバータ１
２と、インバータ１２の出力端に接続されるインバータ
１４と、一端が電源６に他端がインバータ１２の出力端
に接続される容量素子１６とを備える。

【０００４】次に、上記のタイマ型およびレベル型パワ
ーオンリセット回路の動作を図６および図７を参照して
説明する。なお、図６および図７中のＶｃｃは電源電圧
を、ＰＯＲ１は図４に示されるタイマ型パワーオンリセ
ット回路から出力されるパワーオンリセット信号を、Ｐ
ＯＲ２は図５に示されるレベル型パワーオンリセット回
路から出力されるパワーオンリセット信号をそれぞれ示
す。

【０００５】図４において、電源６が立上がる前の状態
ではすべてのノードが接地レベル（以下「ローレベル」
または「Ｖｓｓレベル」とも記す）となっており、パワ
ーオンリセット信号ＰＯＲ１もローレベルとなってい
る。ここで、電源６が立上がると容量素子１はカップリ
ング効果によりノードＮＤの電位がＶｃｃに固定され、
回路上の各ノードの電位が決定する。具体的には、イン
バータ２から出力されるパワーオンリセット信号ＰＯＲ
１もローレベルに固定され、インバータ３の出力はハイ
レベルに変化していく。抵抗素子４の両端は、初めはロ
ーレベルであるが、インバータ３の出力がローレベルか
らハイレベルに変化するのに伴い、抵抗素子４の他端も
抵抗成分により遅延された後、ハイレベルに変化する。
これを受け、初めはオフ状態であったＮチャネル型トラ
ンジスタ５もオン状態となり、ノードＮＤの電位はＶｓ
ｓレベルとなり、これによりパワーオンリセット信号Ｐ
ＯＲ１はＶｃｃレベルとなる。

【０００６】次に、図５において、電源６が立上がる前
の状態では、すべてのノードはＶｓｓレベルとなってお
り、パワーオンリセット信号ＰＯＲ２もローレベルとな
っている。このときＮチャネル型トランジスタ８，１０
はいずれもオフ状態となっている。このとき電源６が立
上がり、ＶｃｃがＮチャネル型トランジスタ８のしきい
値（以下しきい値を「Ｖｔｈ」とも記す）以上のレベル
になった時点でＮチャネル型トランジスタ８はオン状態
となる。そしてさらにＶｃｃのレベルが上がり、このＮ
チャネル型トランジスタ８のソースの電位がＮチャネル
型トランジスタ１０のＶｔｈ以上のレベルになった時点
でＮチャネル型トランジスタ１０もオンする。

【０００７】こうしてＮチャネル型トランジスタ８，１
０がオンし、インバータ１２の入力レベルが上がり、Ｖ
ｃｃの上昇によってインバータ１２の出力もローレベル
となり、インバータ１４によってパワーオンリセット信
号ＰＯＲ２もＶｃｃレベルとなる。

【０００８】次にＶｃｃが急峻に立上がる場合と、緩や
かに立上がる場合でのパワーオンリセット信号ＰＯＲ１
とＰＯＲ２の波形について、図６および図７を用いて説
明する。

【０００９】通常、半導体集積回路を構成する内部回路
のリセットは、Ｖｃｃが立上がってからパワーオンリセ
ット信号がＶｃｃに追従するまでの時間内に行なわれ
る。ここで、図６は、Ｖｃｃが急峻に立上がったときの
波形図を示す。図６（ｂ）に示されるように、パワーオ
ンリセット信号ＰＯＲ１は抵抗素子４の効果によりパワ
ーオンリセット信号ＰＯＲ１がＶｃｃに追従するのに時
間がかかり、内部回路のリセットに十分な遅延を得るこ
とができる。一方、Ｖｃｃが急峻に立上がると、図５に
示されるＮチャネル型トランジスタ８，１０は早期にオ
ン状態となり、図６（ｃ）に示されるように、内部回路
のリセットに十分な時間を有しないままパワーオンリセ
ット信号ＰＯＲ２はＶｃｃに追従してしまう。

【００１０】図７は、Ｖｃｃが緩やかに立上がった場合
の波形図を示す。図７（ｂ）に示されるように、パワー
オンリセット信号ＰＯＲ１は、Ｖｃｃが図７（ａ）に示
されるように緩やかに立上がる場合、図４に示される抵
抗素子４に接続されるＮチャネル型トランジスタ５が早
期にオン状態となるため、内部回路のリセットに十分な
時間を有しないままＶｃｃに追従してしまう。一方、パ
ワーオンリセット信号ＰＯＲ２は、Ｖｃｃが緩やかに立
上がっても図５に示されるＮチャネル型トランジスタ
８，１０はＶｃｃが一定レベルに達するまでオン状態と
ならないため、図７（ｃ）に示されるように、内部回路
のリセットに十分な時間を有してからＶｃｃに追従す
る。

【００１１】

【発明が解決しようとする課題】従来のパワーオンリセ
ット回路は以上のように構成されているので、Ｖｃｃの
立上がりが急峻な場合と緩やかな場合の一方では内部回
路のリセットに十分な時間を有しないままパワーオンリ
セット信号をＶｃｃに追従させてしまうなどの問題点が
あった。

【００１２】この問題点を解消する対策の１つとして、
図８に示されるように、タイマ型とレベル型の混合型の
パワーオンリセット回路が考えられる。この回路は、Ｖ
ｃｃの立上がりの急峻な場合と緩やかな場合とのどちら
であっても対応できるよう、タイマ型、レベル型のそれ
ぞれのパワーオンリセット信号ＰＯＲ１，ＰＯＲ２がと
もにハイレベルになるまでローレベルのパワーオンリセ
ット信号ＰＯＲ３を出力するようにしたものである。具
体的には、図９および図１０に、それぞれ図８に示され
る回路のＶｃｃの立上がりが急峻なときおよび緩やかな
ときの動作が示される。

【００１３】しかしながら、この図８に示される回路で
は、タイマ型とレベル型の２種類のパワーオンリセット
回路を同時に動作させるため、電源投入時の消費電力の
増大、レイアウト面積の増大などの問題点がある。

【００１４】近年、半導体集積回路は高集積化、低消費
電力化が進んでいるため、上記のような問題点も無視で
きなくなりつつあり、また、システム電源投入後の動作
開始を早くするため、タイマ型のものが使用されること
が多くなりつつあるが、上記のように電源の立上がりが
緩やかな場合には、図７（ｂ）に示されるように、パワ
ーオンリセット信号ＰＯＲ１がローレベルとなる期間が
十分得られず、この結果、半導体集積回路が誤動作しや
すい問題がある。

【００１５】図１１は、最近使用されているタイマ型パ
ワーオンリセット回路の具体例を示す回路図である。こ
の回路は、図１１に示されるように、電源６と、接地ノ
ード７と、インバータ１８とインバータ２２とからなる
ラッチ回路と、インバータ２４，２６と、遅延回路４
と、電源投入時にローレベルのパワーオンリセット信号
ＰＯＲを出力するためにノードＮＢの電位が浮くのを抑
えるための容量素子２０とを含む。ここで、上記のラッ
チ回路や、遅延回路４の遅延時間の適正化により、タイ
マ型のパワーオンリセット回路が改良されてきている。

【００１６】ところが、半導体集積回路の用途も多様化
しており、電源のオン・オフを繰返すような製品（たと
えばスチルカメラなど）にも使われるようになってい
る。

【００１７】図１２は、このような製品における電源電
圧Ｖｃｃおよびパワーオンリセット信号ＰＯＲの波形を
示す図である。図１２（ａ）に示されるように、Ｖｃｃ
はその立上がりと立下がりは緩やかであるが、電源がオ
フして再びオンするまでの期間Ｔが短く、しかも残留電
圧ΔＶが生じている状態で再びオンとなり、この動作が
連続して行なわれる。このように、電源電圧Ｖｃｃが完
全に０Ｖにならない状態で電源を再度立上げると、図１
２（ｂ）に示されるように、パワーオンリセット信号Ｐ
ＯＲがＶｃｃに追従してしまうという異常が発生してし
まう。

【００１８】この問題点に対しては、図１３に示すよう
に、ノードＮＢの電位を十分に下げるためにノードＮＢ
と接地ノード間に高抵抗２３を設け、残留電圧を引抜く
手段がとられている例がある。

【００１９】図１４は、図１３に示されるパワーオンリ
セット回路の動作を示す波形図である。図１４に示され
るように、図１３の高抵抗２３がない場合には破線で示
されるようなパワーオンリセット信号ＰＯＲＡが発生さ
れるのに対し、高抵抗２３があることにより実線で示さ
れるパワーオンリセット信号ＰＯＲＡが発生される。

【００２０】しかしながら、この場合も高抵抗２３を形
成するには抵抗値が数１００ｋΩ程度必要となり、レイ
アウト面積が増大するとともに、消費電力も増加してし
まう。

【００２１】本発明は、このような問題を解消するため
になされたもので、電源投入時の残留電圧の有無に関わ
らず、半導体集積回路のリセットを確実に行なうための
パワーオンリセット信号を発生させることのできるパワ
ーオンリセット回路を提供することを目的とする。

【００２２】

【課題を解決するための手段】請求項１に係るパワーオ
ンリセット回路は、半導体集積回路に備えられ、電源投
入後パワーオンリセット信号を発生させるものであっ
て、半導体集積回路の他の内部周辺回路を構成するトラ
ンジスタのしきい値より高いしきい値を有するトランジ
スタからなるものである。

【００２３】請求項２に係るパワーオンリセット回路
は、請求項１に記載のパワーオンリセット回路であっ
て、電源と、接地ノードと、電源および接地ノードに接
続され電源の電位によってラッチするデータが決定され
るラッチ手段と、ラッチ手段から出力されるパワーオン
リセット信号を所定時間遅延させる遅延手段とを備える
ものである。

【００２４】請求項３に係るモード切換回路は、複数の
動作モードを有する半導体集積回路に備えられるもので
あって、パッドと、パッドに接続されパッドがオープン
にされるとともにパワーオンリセット信号が供給される
ことによって初期化がなされるラッチ手段とを含み、ラ
ッチ手段は半導体集積回路の他の内部周辺回路を構成す
るトランジスタのゲート長と同じ長さのゲート長を持つ
トランジスタを含むものである。

【００２５】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。

【００２６】［実施の形態１］図１は、本発明の実施の
形態１に係るパワーオンリセット回路の構成を示す回路
図である。図１に示されるように、このパワーオンリセ
ット回路は、図１１に示される従来のタイマ型パワーオ
ンリセット回路と同一の構成を有するが、回路を構成す
るトランジスタのしきい値電圧Ｖｔｈが他の周辺回路に
おけるものよりも高くされている点で相違するものであ
る。

【００２７】したがって、このパワーオンリセット回路
は、タイマ型パワーオンリセット回路の構成をなすとと
もに、レベル型パワーオンリセット回路の長所をも備え
ることにより、Ｖｃｃの立上がりの急峻な場合でも緩や
かな場合でも、半導体集積回路における内部回路のリセ
ットに必要な時間ローレベルを有するパワーオンリセッ
ト信号ＰＯＲを発生することができるものであるといえ
る。

【００２８】ここで、本実施の形態に係るパワーオンリ
セット回路を構成するトランジスタのしきい値電圧Ｖｔ
ｈを高くする手段として、まず第１に、トランジスタの
ゲート長を大きくして、トランジスタのオン抵抗を上げ
ることがある。

【００２９】図２は、本実施の形態に係るパワーオンリ
セット回路の動作を示す波形図である。

【００３０】以下において、図１および図２を参照し
て、本実施の形態に係るパワーオンリセット回路の動作
を説明する。

【００３１】このパワーオンリセット回路の構成は、論
理的にはタイマ型パワーオンリセット回路の構成をとる
ため、Ｖｃｃの立上がりが急峻な場合には、上記のよう
に問題はなく、トランジスタのしきい値電圧Ｖｔｈが高
くなった分遅延回路４の遅延時間を調整するだけでよ
い。一方、Ｖｃｃの立上がりが緩やかな場合は、パワー
オンリセット回路全体のしきい値を他の周辺回路よりも
高く設定しているため、この場合も問題は生じない。

【００３２】さらに、電源オフ時に図２（ａ）に示され
る残留電圧ΔＶが存在する場合について、以下に説明す
る。

【００３３】一度Ｖｃｃが立上がりきった状態におい
て、図１に示されるノードＮＡの電位は、Ｎチャネル型
トランジスタ５がオンした後、接地レベルに引抜かれ
る。これによりＰチャネル型トランジスタ１８０，１８
１がオンするため、ノードＮＢの電位はハイレベルにな
り、インバータ１８とインバータ２２によって形成され
るラッチ回路により、ノードＮＢの電位はハイレベル、
ノードＮＡの電位はローレベルにそれぞれ保持される。
また、このときのパワーオンリセット信号ＰＯＲは、内
部回路をリセットした後にハイレベルに保持されてい
る。そして、その後電源がオフすることによりノードＮ
Ｂの電位はハイレベルから接地レベルに近づく。またこ
れより、パワーオンリセット信号ＰＯＲもハイレベルか
ら接地レベルに近づく。

【００３４】しかしながら、図２（ａ）に示されるよう
にＶｃｃに残留電圧ΔＶが存在する状態で再びＶｃｃを
立上げると、上記ラッチ回路の一部であるノードＮＢの
電位が接地レベルとはならないため、インバータ２６か
らはローレベルのパワーオンリセット信号ＰＯＲが出力
されないこととなる。しかしながら、本発明はパワーオ
ンリセット回路を構成するトランジスタのしきい値Ｖｔ
ｈを高めにしているため、残留電圧ΔＶによるノードＮ
Ｂの電位がそのしきい値Ｖｔｈを超えないかぎり、パワ
ーオンリセット信号ＰＯＲが図２（ｂ）に示されるよう
に、Ｖｃｃに追従してしまうこともなくローレベルとな
るため、このようなパワーオンリセット信号ＰＯＲを用
いることにより周辺の内部回路を確実にリセットするこ
とが可能となる。

【００３５】次に、パワーオンリセット回路のしきい値
を周辺回路より高く設定する方法を以下に記す。

【００３６】ウェハプロセスのトランジスタ特性をコン
トロールするチャネルドープ（注入）工程において、パ
ワーオンリセット回路のみ注入量を変える写真製版用マ
スクを作成し、しきい値Ｖｔｈを高くする方向に注入量
を周辺回路用と分けることによりパワーオンリセット回
路のしきい値を周辺回路より高く設定できる。

【００３７】本手法は、既にメモリセルのトランジスタ
特性と周辺回路のトランジスタ特性を変えるなどの手法
として既に知られているものではあるが、その応用とし
てパワーオンリセット回路に適用することが考えられる
ものである。

【００３８】［実施の形態２］上記実施の形態１におい
ては、パワーオンリセット回路を改良して、パワーオン
リセット信号がＶｃｃに追従してしまうことを回避し、
内部回路を確実にリセットする方法について述べたが、
以下において、パワーオンリセット信号がＶｃｃを立上
げるときにＶｃｃに追従してしまっても、内部回路が誤
動作しなくするための回路の一例を記す。

【００３９】図３は、モード切換（パッドチェンジ）回
路の１つの構成を示す回路図である。このモード切換回
路は、ボンディングパッド２８と、インバータ３４，３
６，３８と、電源６と、電源６に接続されゲートがイン
バータ３４の出力端に接続されるＰチャネル型トランジ
スタ３２と、電源６に接続されゲートにはパワーオンリ
セット信号ＰＯＲが入力されるＰチャネル型トランジス
タ３０とを備える。ここで、Ｐチャネル型トランジスタ
３２とインバータ３４とでラッチ回路を形成する。

【００４０】このモード切換回路は、半導体集積回路の
中に多種類のモードが同一チップで形成するときに、ボ
ンディングオプションでモード選択するための回路であ
り、モードＡを選択する場合はボンディングパッド２８
をオープン状態にし、ノードＮＣをローレベルのパワー
オンリセット信号ＰＯＲによってＶｃｃ立上がり時にハ
イレベルに固定し、上記ラッチ回路においてそのレベル
を保持するものである。

【００４１】本モード切換回路においては、Ｐチャネル
型トランジスタ３０のゲートに入力するパワーオンリセ
ット信号ＰＯＲがＶｃｃに追従してしまうと、Ｐチャネ
ル型トランジスタ３０は十分オンしないためノードＮＣ
の電位が下がって、モードＡが選択されない場合でも結
果的にインバータ３８からハイレベルのモードＡ選択信
号が出力されてしまうという誤動作を引き起こす。その
ため、モードＡを選択するときはボンディングパッド２
８の電位は接地レベル（Ｖｓｓレベル）に固定されるた
め、Ｐチャネル型トランジスタ３２のゲート長サイズ
は、このモード切換回路以外の他の周辺回路を構成する
トランジスタのゲート長（以下「標準ゲート長」ともい
う）よりも太く設計されているが、ノードＮＣの電位が
しっかりＶｓｓレベルに固定されるため、Ｐチャネル型
トランジスタ３２のゲート長サイズを標準ゲート長とし
て設計しても問題はない。また、このＰチャネル型トラ
ンジスタ３２のゲート長を標準ゲート長にすることによ
り、モードＡ以外の別モード時においてノードＮＣの電
位はハイレベルになりやすくなり、パワーオンリセット
信号が多少Ｖｃｃに追従してしまいＰチャネルトランジ
スタ３０が十分オンしないことがあっても、インバータ
３８からはローレベルのモードＡ選択信号が出力され、
誤動作を防止することができる。

【００４２】

【発明の効果】請求項１および２に係るパワーオンリセ
ット回路によれば、電源投入時に電源に残留電圧が存在
しても、ローレベルのパワーオンリセット信号を出力す
ることができ、半導体集積回路を確実にリセットするこ
とができる。

【００４３】請求項３に係るモード切換回路によれば、
供給されるパワーオンリセット信号が電源電圧に追従し
てしまうことがあっても、モードの切換における誤動作
を防止することができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１に係るパワーオンリセ
ット回路の構成を示す回路図である。

【図２】 図１に示されるパワーオンリセット回路の動
作を示すタイミング図である。

【図３】 本発明の実施の形態２に係るモード切換回路
の構成を示す回路図である。

【図４】 従来のタイマ型パワーオンリセット回路の構
成を示す回路図である。

【図５】 従来のレベル型パワーオンリセット回路の構
成を示す回路図である。

【図６】 電源電圧の立上がりが急峻なときの、図４お
よび図５に示されるパワーオンリセット回路の動作を示
すタイミング図である。

【図７】 電源電圧の立上がりが緩やかなときの、図４
および図５に示されるパワーオンリセット回路の動作を
示すタイミング図である。

【図８】 従来の混合型パワーオンリセット回路の構成
を示す図である。

【図９】 電源電圧の立上がりが急峻なときの、図４、
図５、および図８に示されるパワーオンリセット回路の
動作を示すタイミング図である。

【図１０】 電源電圧の立上がりが緩やかなときの、図
４、図５、および図８に示されるパワーオンリセット回
路の動作を示すタイミング図である。

【図１１】 従来の改良されたタイマ型パワーオンリセ
ット回路の構成を示す図である。

【図１２】 電源オフ時に、電源に残留電圧が存在する
場合の、図１１に示されるタイマ型パワーオンリセット
回路の動作を示すタイミング図である。

【図１３】 図１１に示されるタイマ型パワーオンリセ
ット回路をさらに改良した、従来のパワーオンリセット
回路の構成を示す図である。

【図１４】 図１３に示されるパワーオンリセット回路
の動作を示すタイミング図である。

【符号の説明】

６ 電源、７ 接地ノード、３０，３２，１８０，１８
１，１８４ Ｐチャネル型トランジスタ、５，３４，３
６，３８，１８２，１８３，１８５ Ｎチャネル型トラ
ンジスタ、３，１８，２２，２４，２６ インバータ、
２８ ボンディングパッド、ＰＯＲ パワーオンリセッ
ト信号。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路に備えられ、電源投入後
   パワーオンリセット信号を発生させるパワーオンリセッ
   ト回路であって、 前記半導体集積回路の他の内部周辺回路を構成するトラ
   ンジスタのしきい値より高いしきい値を有するトランジ
   スタからなるパワーオンリセット回路。
2. 【請求項２】 電源と、 接地ノードと、 前記電源および前記接地ノードに接続され、前記電源の
   電位によってラッチするデータが決定されるラッチ手段
   と、 前記ラッチ手段から出力される前記パワーオンリセット
   信号を所定時間遅延させる遅延手段とを備える、請求項
   １に記載のパワーオンリセット回路。
3. 【請求項３】 複数の動作モードを有する半導体集積回
   路に備えられるモード切換回路であって、 パッドと、 前記パッドに接続され、前記パッドがオープンにされる
   とともにパワーオンリセット信号が供給されることによ
   って初期化がなされるラッチ手段とを含み、 前記ラッチ手段は、前記半導体集積回路の他の内部周辺
   回路を構成するトランジスタのゲート長と同じ長さのゲ
   ート長を持つトランジスタを含むモード切換回路。