JPH06196989A - パワーオン・リセット回路 - Google Patents
パワーオン・リセット回路Info
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- JPH06196989A JPH06196989A JP4343664A JP34366492A JPH06196989A JP H06196989 A JPH06196989 A JP H06196989A JP 4343664 A JP4343664 A JP 4343664A JP 34366492 A JP34366492 A JP 34366492A JP H06196989 A JPH06196989 A JP H06196989A
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Abstract
(57)【要約】
【目的】 電源電圧の立上がり特性にかかわらず所定の
リセット・パルスを発生することが可能であり、パター
ン面積を小さくまた素子数を少なく抑えたパワーオン・
リセット回路を提供すること。 【構成】 本発明に係るパワーオン・リセット回路は、
外部電源により与えられる所定の電圧を入力電圧とし、
予め設定された電圧を越える入力電圧に応答して前記予
め設定された電圧を出力し、予め設定された電圧以下の
入力電圧に応答して当該入力電圧を出力するための電圧
制御手段と、前記外部電源により与えられる電圧と前記
電圧制御手段の出力電圧とを入力し、前記２つの電圧の
差が所定の値に達したことに応答して、所定のパルスを
出力するためのパルス発生手段とを有する。
リセット・パルスを発生することが可能であり、パター
ン面積を小さくまた素子数を少なく抑えたパワーオン・
リセット回路を提供すること。 【構成】 本発明に係るパワーオン・リセット回路は、
外部電源により与えられる所定の電圧を入力電圧とし、
予め設定された電圧を越える入力電圧に応答して前記予
め設定された電圧を出力し、予め設定された電圧以下の
入力電圧に応答して当該入力電圧を出力するための電圧
制御手段と、前記外部電源により与えられる電圧と前記
電圧制御手段の出力電圧とを入力し、前記２つの電圧の
差が所定の値に達したことに応答して、所定のパルスを
出力するためのパルス発生手段とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、電源電圧投入時にシス
テムを初期化するパワーオン・リセット回路に関し、特
にソーラ電卓等のように電源電圧が緩やかに立ち上がる
場合があるシステムに用いられるパワーオン・リセット
回路に関する。
テムを初期化するパワーオン・リセット回路に関し、特
にソーラ電卓等のように電源電圧が緩やかに立ち上がる
場合があるシステムに用いられるパワーオン・リセット
回路に関する。
【０００２】
【従来の技術】システムを起動する場合、電源電圧が投
入された直後に、まずシステムを初期化するのが通常で
ある。この電源電圧投入時の初期化に供されるリセット
・パルスを発生するための回路がパワーオン・リセット
回路である。図１に、従来のパワーオン・リセット回路
を示す。
入された直後に、まずシステムを初期化するのが通常で
ある。この電源電圧投入時の初期化に供されるリセット
・パルスを発生するための回路がパワーオン・リセット
回路である。図１に、従来のパワーオン・リセット回路
を示す。
【０００３】この回路は、エンハンスメント型Ｐチャネ
ルＭＯＳトランジスタＰ１１と、コンデンサＣ１１と、
ＣＭＯＳインバータＩ１１により構成される。そして、
前記トランジスタＰ１１のゲートは接地され、ソースは
電源ＶDDに接続され、ドレインは前記コンデンサＣ１１
の一端および前記インバータＩ１１の入力端に接続され
ている。また、前記コンデンサＣ１１の他端は接地さ
れ、前記インバータＩ１１の出力端Ｖ１３はこの回路自
体の出力端となっている。
ルＭＯＳトランジスタＰ１１と、コンデンサＣ１１と、
ＣＭＯＳインバータＩ１１により構成される。そして、
前記トランジスタＰ１１のゲートは接地され、ソースは
電源ＶDDに接続され、ドレインは前記コンデンサＣ１１
の一端および前記インバータＩ１１の入力端に接続され
ている。また、前記コンデンサＣ１１の他端は接地さ
れ、前記インバータＩ１１の出力端Ｖ１３はこの回路自
体の出力端となっている。
【０００４】図２に、前記回路に供給される前記電源Ｖ
DDの電圧が急峻に立ち上がった時の、前記トランジスタ
Ｐ１１のドレインと前記コンデンサＣ１１との接点Ｖ１
２および出力端Ｖ１３の電圧の応答を示す。
DDの電圧が急峻に立ち上がった時の、前記トランジスタ
Ｐ１１のドレインと前記コンデンサＣ１１との接点Ｖ１
２および出力端Ｖ１３の電圧の応答を示す。
【０００５】この場合、前記接点Ｖ１２の電位は、前記
トランジスタＰ１１のオン抵抗Ｒおよび前記コンデンサ
Ｃ１１の容量Ｃにより決定される時定数ＣＲに従って、
電源電圧より緩やかに立ち上がるような過渡応答を示
す。それゆえ、接点Ｖ１２の電位がインバータＩ１１の
回路閾値ＶTH(I11) を越えるまでは、出力端Ｖ１３には
Ｈレベルが出力され、前記接点Ｖ１２の電位が前記イン
バータＩ１１の回路閾値ＶTHを越えた後は、Ｌレベルが
出力される。従って、この場合、前記電源ＶDDの電圧の
立ち上り特性、前記時定数（ＣＲ）および前記インバー
タＩ１１の回路閾値ＶTHにより決定される時間幅を有す
るリセット・パルスが出力され、このパルスによりシス
テムはリセットされる。
トランジスタＰ１１のオン抵抗Ｒおよび前記コンデンサ
Ｃ１１の容量Ｃにより決定される時定数ＣＲに従って、
電源電圧より緩やかに立ち上がるような過渡応答を示
す。それゆえ、接点Ｖ１２の電位がインバータＩ１１の
回路閾値ＶTH(I11) を越えるまでは、出力端Ｖ１３には
Ｈレベルが出力され、前記接点Ｖ１２の電位が前記イン
バータＩ１１の回路閾値ＶTHを越えた後は、Ｌレベルが
出力される。従って、この場合、前記電源ＶDDの電圧の
立ち上り特性、前記時定数（ＣＲ）および前記インバー
タＩ１１の回路閾値ＶTHにより決定される時間幅を有す
るリセット・パルスが出力され、このパルスによりシス
テムはリセットされる。
【０００６】しかし、このパワーオン・リセット回路は
次のような欠点を有する。すなわち、上記と異なり、電
源ＶDDの供給する電圧が十分緩やかに、すなわち、前記
時定数ＣＲに対してステップ入力と見なせない程度に緩
やかに立ち上がった場合、前記電源ＶDDの電圧変化に対
して前記接点Ｖ１２の電位が十分追従してしまうことが
ある。すると、前記接点Ｖ１２の電位は常に前記インバ
ータＩ１１の回路閾値ＶTHより高くなり、常に出力端Ｖ
１３の電位はＬレベルが出力される。従って、この場
合、リセット・パルスが出力されないという不都合が生
じる。このリセット・エラーは、例えば、本回路が電源
としてソーラ電源を用いるようなアプリケーション（ソ
ーラ電卓等）に用いられた場合に生じ得る。
次のような欠点を有する。すなわち、上記と異なり、電
源ＶDDの供給する電圧が十分緩やかに、すなわち、前記
時定数ＣＲに対してステップ入力と見なせない程度に緩
やかに立ち上がった場合、前記電源ＶDDの電圧変化に対
して前記接点Ｖ１２の電位が十分追従してしまうことが
ある。すると、前記接点Ｖ１２の電位は常に前記インバ
ータＩ１１の回路閾値ＶTHより高くなり、常に出力端Ｖ
１３の電位はＬレベルが出力される。従って、この場
合、リセット・パルスが出力されないという不都合が生
じる。このリセット・エラーは、例えば、本回路が電源
としてソーラ電源を用いるようなアプリケーション（ソ
ーラ電卓等）に用いられた場合に生じ得る。
【０００７】また、このエラーの回避のために前記時定
数ＣＲを十分大きくすることは、その素子面積を増大さ
せる結果となり、それゆえチップ全体の面積を増大させ
るという問題点があった。
数ＣＲを十分大きくすることは、その素子面積を増大さ
せる結果となり、それゆえチップ全体の面積を増大させ
るという問題点があった。
【０００８】また、電源ＶDDの供給する電圧が十分緩や
かに立ち上がった場合のために、上記回路に並列させ
て、投入された電源電圧が予め設定された電圧に達した
ことに応答して強制的にリセット・パルスを発生するサ
ポート的回路を設けるという対策もあるが、このサポー
ト的回路は、前記パワーオン・リセット回路のシンプル
さに比較し、極めて複雑な回路になるという欠点があっ
た。
かに立ち上がった場合のために、上記回路に並列させ
て、投入された電源電圧が予め設定された電圧に達した
ことに応答して強制的にリセット・パルスを発生するサ
ポート的回路を設けるという対策もあるが、このサポー
ト的回路は、前記パワーオン・リセット回路のシンプル
さに比較し、極めて複雑な回路になるという欠点があっ
た。
【０００９】
【発明が解決しようとする課題】本発明は、上記事情を
考慮してなされたもので、電源電圧の立上がり特性にか
かわらず所定のリセット・パルスを発生することが可能
であり、パターン面積を小さくまた素子数を少なく抑え
たパワーオン・リセット回路を提供することを目的とす
る。
考慮してなされたもので、電源電圧の立上がり特性にか
かわらず所定のリセット・パルスを発生することが可能
であり、パターン面積を小さくまた素子数を少なく抑え
たパワーオン・リセット回路を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明における課題解決
手段は、外部電源により与えられる所定の電圧を入力電
圧とし、予め設定された電圧を越える入力電圧に応答し
て前記予め設定された電圧を出力し、予め設定された電
圧以下の入力電圧に応答して当該入力電圧を出力するた
めの電圧制御手段と、前記外部電源により与えられる電
圧と前記電圧制御手段の出力電圧とを入力し、前記２つ
の電圧の差が所定の値に達したことに応答して、所定の
パルスを出力するためのパルス発生手段とを有すること
を特徴とする。
手段は、外部電源により与えられる所定の電圧を入力電
圧とし、予め設定された電圧を越える入力電圧に応答し
て前記予め設定された電圧を出力し、予め設定された電
圧以下の入力電圧に応答して当該入力電圧を出力するた
めの電圧制御手段と、前記外部電源により与えられる電
圧と前記電圧制御手段の出力電圧とを入力し、前記２つ
の電圧の差が所定の値に達したことに応答して、所定の
パルスを出力するためのパルス発生手段とを有すること
を特徴とする。
【００１１】
【作用】上記構成において、電圧制御手段は、外部電源
により与えられた入力電圧が予め設定された電圧を越え
た場合、入力電圧を前記設定電圧で打ち切る作用を施し
て、前記設定電圧を出力し、外部電源により与えられた
入力電圧が予め設定された電圧以下の場合は、当該入力
電圧を出力する。
により与えられた入力電圧が予め設定された電圧を越え
た場合、入力電圧を前記設定電圧で打ち切る作用を施し
て、前記設定電圧を出力し、外部電源により与えられた
入力電圧が予め設定された電圧以下の場合は、当該入力
電圧を出力する。
【００１２】また、電圧制御手段は、外部電源の供給電
圧と前記電圧制御手段との出力電圧を入力し、前記投入
された電源電圧が十分緩やかに上昇しても急峻に立ち上
がっても、前記電源電圧が前記設定電圧に達した後に発
生する前記２つの電圧すなわち外部電源の供給電圧と前
記電圧制御手段との出力電圧の差が所定の値に達したこ
とに応答して所定のパルスを出力する。
圧と前記電圧制御手段との出力電圧を入力し、前記投入
された電源電圧が十分緩やかに上昇しても急峻に立ち上
がっても、前記電源電圧が前記設定電圧に達した後に発
生する前記２つの電圧すなわち外部電源の供給電圧と前
記電圧制御手段との出力電圧の差が所定の値に達したこ
とに応答して所定のパルスを出力する。
【００１３】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１に、本発明の一実施例に係るパワーオン・リセ
ット回路の回路図を示す。前記回路は、パルス生成部
２、電圧制御部４および切替え制御部により構成され
る。
る。図１に、本発明の一実施例に係るパワーオン・リセ
ット回路の回路図を示す。前記回路は、パルス生成部
２、電圧制御部４および切替え制御部により構成され
る。
【００１４】パルス生成部２は、第１のエンハンスメン
ト型ＰチャネルＭＯＳトランジスタ（以下、トランジス
タＰ１）と、コンデンサＣ１と、第１のＣＭＯＳインバ
ータＩ１を含む。トランジスタＰ１のソースは電源ＶDD
に接続されており、ドレインはコンデンサＣ１の一端お
よび第１のインバータＩ１の入力側に接点Ｖ２において
接続されており、ゲートは後述する電圧制御部４の出力
端および切替え制御部のソースが接地されたトランジス
タＮ２のドレインに接続されている。前記コンデンサＣ
１の他端は接地されており、前記第１のインバータＩ１
の出力端はパルス生成部２の出力を与えすなわちこのパ
ワーオン・リセット回路の出力を与える。また、後述す
るように、この出力は接点Ｖ３から前記切替え制御部に
フィードバックされる。
ト型ＰチャネルＭＯＳトランジスタ（以下、トランジス
タＰ１）と、コンデンサＣ１と、第１のＣＭＯＳインバ
ータＩ１を含む。トランジスタＰ１のソースは電源ＶDD
に接続されており、ドレインはコンデンサＣ１の一端お
よび第１のインバータＩ１の入力側に接点Ｖ２において
接続されており、ゲートは後述する電圧制御部４の出力
端および切替え制御部のソースが接地されたトランジス
タＮ２のドレインに接続されている。前記コンデンサＣ
１の他端は接地されており、前記第１のインバータＩ１
の出力端はパルス生成部２の出力を与えすなわちこのパ
ワーオン・リセット回路の出力を与える。また、後述す
るように、この出力は接点Ｖ３から前記切替え制御部に
フィードバックされる。
【００１５】電圧制御部４は、第１のエンハンスメント
型ＮチャネルＭＯＳトランジスタ（以下、トランジスタ
Ｎ１）と、デプレッション型ＮチャネルＭＯＳＦＥＴト
ランジスタ（以下、トランジスタＮＤ）を含む。トラン
ジスタＮ１のソースは接地されている。また、前記トラ
ンジスタＮ１のゲートおよびドレインと前記トランジス
タＮＤのゲートおよびソースとの４つの端子はすべて接
続されており、この接点Ｖ１はこの電圧制御部４の出力
端をなす。前記ＤタイプのＮ型トランジスタＮＤのドレ
インは、後述する切替え制御部のソースが電源ＶDDに接
続されたトランジスタＰ２のドレインに接続されてい
る。
型ＮチャネルＭＯＳトランジスタ（以下、トランジスタ
Ｎ１）と、デプレッション型ＮチャネルＭＯＳＦＥＴト
ランジスタ（以下、トランジスタＮＤ）を含む。トラン
ジスタＮ１のソースは接地されている。また、前記トラ
ンジスタＮ１のゲートおよびドレインと前記トランジス
タＮＤのゲートおよびソースとの４つの端子はすべて接
続されており、この接点Ｖ１はこの電圧制御部４の出力
端をなす。前記ＤタイプのＮ型トランジスタＮＤのドレ
インは、後述する切替え制御部のソースが電源ＶDDに接
続されたトランジスタＰ２のドレインに接続されてい
る。
【００１６】切替え制御部は、第２のエンハンスメント
型ＮチャネルＭＯＳトランジスタ（以下、トランジスタ
Ｎ２）と、第２のエンハンスメント型ＰチャネルＭＯＳ
トランジスタ（以下、トランジスタＰ２）と、第２のＣ
ＭＯＳインバータＩ２とを含む。前記トランジスタＮ２
のソースは接地され、ドレインは前記パルス生成部２の
前記トランジスタＰ１のソースおよび電圧制御部４の出
力端に接続されている。前記トランジスタＰ２のソース
は電源ＶDDに接続され、ドレインは前記電圧制御部４の
トランジスタＮＤのドレインに接続されている。また、
前記第２のインバータＩ２の入力端は、接点Ｖ３におい
て前記パルス生成部分２の出力端に接続されており、前
記第２のインバータＩ２の出力端は、前記トランジスタ
Ｎ２のゲートおよび前記トランジスタＰ２のゲートに接
続され、このパワーオン・リセット回路の出力をフィー
ドバックしている。次に、電源ＶDDが投入され、電源電
圧が十分に緩やかに立ち上がった場合における本回路の
動作について図１および図２を参照しながら説明する。
型ＮチャネルＭＯＳトランジスタ（以下、トランジスタ
Ｎ２）と、第２のエンハンスメント型ＰチャネルＭＯＳ
トランジスタ（以下、トランジスタＰ２）と、第２のＣ
ＭＯＳインバータＩ２とを含む。前記トランジスタＮ２
のソースは接地され、ドレインは前記パルス生成部２の
前記トランジスタＰ１のソースおよび電圧制御部４の出
力端に接続されている。前記トランジスタＰ２のソース
は電源ＶDDに接続され、ドレインは前記電圧制御部４の
トランジスタＮＤのドレインに接続されている。また、
前記第２のインバータＩ２の入力端は、接点Ｖ３におい
て前記パルス生成部分２の出力端に接続されており、前
記第２のインバータＩ２の出力端は、前記トランジスタ
Ｎ２のゲートおよび前記トランジスタＰ２のゲートに接
続され、このパワーオン・リセット回路の出力をフィー
ドバックしている。次に、電源ＶDDが投入され、電源電
圧が十分に緩やかに立ち上がった場合における本回路の
動作について図１および図２を参照しながら説明する。
【００１７】図２は、前記回路の各接点における電圧の
時間変化を示す図である。なお、前記トランジスタＰ１
の閾値ＶTH(P1)の大きさあるいは各曲線の傾き等は、説
明のために多少比例関係を崩して描かれている。まず、
主として前記電圧制御部４の動作について説明する。
時間変化を示す図である。なお、前記トランジスタＰ１
の閾値ＶTH(P1)の大きさあるいは各曲線の傾き等は、説
明のために多少比例関係を崩して描かれている。まず、
主として前記電圧制御部４の動作について説明する。
【００１８】電源ＶDDが投入され、電源電圧が十分緩や
かに立ち上がった場合、前記トランジスタＰ１はオフの
状態であるので、接点Ｖ２の電位は０ｖであり、それゆ
え接点Ｖ３はＨレベルの状態にある。従って、前記イン
バータＩ２によりＬレベルの信号が前記トランジスタＮ
２および前記トランジスタＰ２のそれぞれのゲートに与
えられる。よって、このとき、前記トランジスタＮ２は
オフの状態となり、前記トランジスタＰ２はオンの状態
となる。オン状態の前記トランジスタＰ２により電源電
圧は前記電圧制御部４に与えられる。そして、図２の曲
線ＶDDとＶ１とが示すように、前記電圧制御部４の出力
端Ｖ１における電位は、前記トランジスタＮＤを流れる
電流が飽和するまでは、ほぼ電源電圧と等しくなり、電
源電圧が上昇して前記電流が飽和に達した後は前記トラ
ンジスタＮ１には一定の電流しか流れないので、出力端
Ｖ１における電位はその後の電源電圧の上昇にかかわら
ず予め設定された一定の電圧ＶC となる。この接点Ｖ１
の電圧が、前記パルス生成部２のトランジスタＰ１のゲ
ートに与えられる。次に、前記電圧制御部４の出力を受
けた前記パルス生成部２の動作について説明する。
かに立ち上がった場合、前記トランジスタＰ１はオフの
状態であるので、接点Ｖ２の電位は０ｖであり、それゆ
え接点Ｖ３はＨレベルの状態にある。従って、前記イン
バータＩ２によりＬレベルの信号が前記トランジスタＮ
２および前記トランジスタＰ２のそれぞれのゲートに与
えられる。よって、このとき、前記トランジスタＮ２は
オフの状態となり、前記トランジスタＰ２はオンの状態
となる。オン状態の前記トランジスタＰ２により電源電
圧は前記電圧制御部４に与えられる。そして、図２の曲
線ＶDDとＶ１とが示すように、前記電圧制御部４の出力
端Ｖ１における電位は、前記トランジスタＮＤを流れる
電流が飽和するまでは、ほぼ電源電圧と等しくなり、電
源電圧が上昇して前記電流が飽和に達した後は前記トラ
ンジスタＮ１には一定の電流しか流れないので、出力端
Ｖ１における電位はその後の電源電圧の上昇にかかわら
ず予め設定された一定の電圧ＶC となる。この接点Ｖ１
の電圧が、前記パルス生成部２のトランジスタＰ１のゲ
ートに与えられる。次に、前記電圧制御部４の出力を受
けた前記パルス生成部２の動作について説明する。
【００１９】前述のように、トランジスタＰ１のゲート
に与えられる電圧は、電源ＶDDが投入され電源電圧が上
昇して前記電圧ＶC に達するまでは、電源電圧とほぼ等
しく、前記トランジスタＰ１のソース・ゲート間電圧は
ほぼ０ｖであるので、この間、前記トランジスタＰ１は
オフの状態にある。また、前記インバータＩ１にはＬレ
ベルの信号が入力されるので、接点Ｖ３の電位はＨレベ
ルとなる。すなわち、このパワーオン・リセット回路の
出力としてＨレベルが出力される。そして、電源電圧が
前記電圧ＶC を越えると、前記トランジスタＰ１のソー
ス・ゲート間には、前記電圧ＶC と電源電圧との差の分
の電圧がかかり、図２の時間ｔ１におけるように、この
ソース・ゲート間電圧がそのトランジスタＰ１自身の閾
値ＶTH(P1)を（負の方向に）越えると、それはオンの状
態になる。そして、この接点Ｖ２の電位が上昇し、その
際、図２の時間ｔ２において、前記接点Ｖ２の電位が前
記インバータの回路の閾値ＶTH(I1)を越えてＨレベルと
なり、それに応答する前記インバータＩ１の作用によ
り、それまで電源電圧とともに電位が上昇しＨレベルで
あった接点Ｖ３の電位つまりこのパワーオン・リセット
回路の出力電圧はＬレベルに反転する。
に与えられる電圧は、電源ＶDDが投入され電源電圧が上
昇して前記電圧ＶC に達するまでは、電源電圧とほぼ等
しく、前記トランジスタＰ１のソース・ゲート間電圧は
ほぼ０ｖであるので、この間、前記トランジスタＰ１は
オフの状態にある。また、前記インバータＩ１にはＬレ
ベルの信号が入力されるので、接点Ｖ３の電位はＨレベ
ルとなる。すなわち、このパワーオン・リセット回路の
出力としてＨレベルが出力される。そして、電源電圧が
前記電圧ＶC を越えると、前記トランジスタＰ１のソー
ス・ゲート間には、前記電圧ＶC と電源電圧との差の分
の電圧がかかり、図２の時間ｔ１におけるように、この
ソース・ゲート間電圧がそのトランジスタＰ１自身の閾
値ＶTH(P1)を（負の方向に）越えると、それはオンの状
態になる。そして、この接点Ｖ２の電位が上昇し、その
際、図２の時間ｔ２において、前記接点Ｖ２の電位が前
記インバータの回路の閾値ＶTH(I1)を越えてＨレベルと
なり、それに応答する前記インバータＩ１の作用によ
り、それまで電源電圧とともに電位が上昇しＨレベルで
あった接点Ｖ３の電位つまりこのパワーオン・リセット
回路の出力電圧はＬレベルに反転する。
【００２０】それゆえ、本発明によれば、電源電圧ＶDD
の電圧が緩やかに立ち上がった場合でも、前記電源ＶDD
の電圧の立ち上り特性、前記トランジスタＰ１の閾値Ｖ
TH(P1)および前記インバータＩ１の回路閾値ＶTH(I1)に
より決定される時間幅を有するリセット・パルスが出力
され、このパルスによりシステムはリセットされること
が可能となる。
の電圧が緩やかに立ち上がった場合でも、前記電源ＶDD
の電圧の立ち上り特性、前記トランジスタＰ１の閾値Ｖ
TH(P1)および前記インバータＩ１の回路閾値ＶTH(I1)に
より決定される時間幅を有するリセット・パルスが出力
され、このパルスによりシステムはリセットされること
が可能となる。
【００２１】ここで、前記電圧制御部４を構成するトラ
ンジスタＮＤおよびトランジスタＮ１のデメンションを
適宜設計することにより、前記電圧制御部４の出力であ
る前記接点Ｖ１に所望の電圧を得ることが可能であり、
それにより関連するシステムへのリセット・パルスを出
力するための電源電圧を任意に設定することができる。
ンジスタＮＤおよびトランジスタＮ１のデメンションを
適宜設計することにより、前記電圧制御部４の出力であ
る前記接点Ｖ１に所望の電圧を得ることが可能であり、
それにより関連するシステムへのリセット・パルスを出
力するための電源電圧を任意に設定することができる。
【００２２】次に、前記切替え制御部の動作について説
明する。前述のように、電源が投入され、このパワーオ
ン・リセット回路からリセット・パルスが出力されるま
で、前記接点Ｖ３の電位は（そのときの電源電圧におけ
る）Ｈレベルであり、この出力は前記インバータＩ１に
より反転されて前記トランジスタＰ２および前記トラン
ジスタＮ２のそれぞれのゲートに与えられ、この間、前
記トランジスタＰ２は、オン状態となり、前記トランジ
スタＮ２はオフ状態となる。そして、前述のようなリセ
ット・パルス発生動作がなされる。ここでは、上記説明
においてこのパワーオン・リセット回路からリセット・
パルスが出力された後の動作について説明する。前記リ
セット・パルスが出力されたとき、そのＬレベルに反転
した出力電圧は同時に前記インバータＩ２に与えられ、
レベルが反転されて、前記トランジスタＰ２および前記
トランジスタＮ２に与えられる。そして、ゲートにＨレ
ベルが与えられた前記トランジスタＰ２はオフ状態にな
り、前記電圧制御部４への電源の供給が停止される。従
って、前記インバータＩ２および前記トランジスタＰ２
のみの構成により、システムがリセットされ稼動を開始
した後の前記電圧制御部４の消費電流を抑えることがで
き、パターン面積を小さく抑えることが可能である。
明する。前述のように、電源が投入され、このパワーオ
ン・リセット回路からリセット・パルスが出力されるま
で、前記接点Ｖ３の電位は（そのときの電源電圧におけ
る）Ｈレベルであり、この出力は前記インバータＩ１に
より反転されて前記トランジスタＰ２および前記トラン
ジスタＮ２のそれぞれのゲートに与えられ、この間、前
記トランジスタＰ２は、オン状態となり、前記トランジ
スタＮ２はオフ状態となる。そして、前述のようなリセ
ット・パルス発生動作がなされる。ここでは、上記説明
においてこのパワーオン・リセット回路からリセット・
パルスが出力された後の動作について説明する。前記リ
セット・パルスが出力されたとき、そのＬレベルに反転
した出力電圧は同時に前記インバータＩ２に与えられ、
レベルが反転されて、前記トランジスタＰ２および前記
トランジスタＮ２に与えられる。そして、ゲートにＨレ
ベルが与えられた前記トランジスタＰ２はオフ状態にな
り、前記電圧制御部４への電源の供給が停止される。従
って、前記インバータＩ２および前記トランジスタＰ２
のみの構成により、システムがリセットされ稼動を開始
した後の前記電圧制御部４の消費電流を抑えることがで
き、パターン面積を小さく抑えることが可能である。
【００２３】また、ゲートにＨレベルを与えて前記トラ
ンジスタＮ２をオン状態にすることにより、電源の供給
が停止された前記電圧制御部４の出力電圧を入力とする
ためにフローティング状態となった前記トランジスタの
Ｐ１ゲートをＬレベルにバイアスして安定させることが
可能となる。
ンジスタＮ２をオン状態にすることにより、電源の供給
が停止された前記電圧制御部４の出力電圧を入力とする
ためにフローティング状態となった前記トランジスタの
Ｐ１ゲートをＬレベルにバイアスして安定させることが
可能となる。
【００２４】次に、電源電圧が急峻に立ち上がった場合
の当該装置の動作について説明する。従来の回路では前
記ゲートは常に接地されているのに比較して、本実施例
においては、前述の説明のように電源電圧が投入されて
から前記トランジスタＰ１のゲートの電位つまり接点Ｖ
１の電位が前記設定電圧ＶC になるまで上昇する点が異
なる。従って、前記トランジスタＰ１がオンするタイミ
ングが若干異なるが、電源電圧は急峻に立ち上がるの
で、この相違は電源電圧の立ち上がり時間の範囲に吸収
される。それゆえ、この場合、図１の回路においても従
来の回路とほぼ同様の作用によりまたほぼ同様の応答特
性をもって（図４参照）リセット・パルスが発生され
る。なお、動作の詳細な説明については、上記相違点以
外は従来の回路における動作説明の繰り返しになるの
で、簡略化のために省略する。さらに、前記切替え制御
部の動作については、電源電圧が十分緩やかに立ち上が
った場合と全く同一である。
の当該装置の動作について説明する。従来の回路では前
記ゲートは常に接地されているのに比較して、本実施例
においては、前述の説明のように電源電圧が投入されて
から前記トランジスタＰ１のゲートの電位つまり接点Ｖ
１の電位が前記設定電圧ＶC になるまで上昇する点が異
なる。従って、前記トランジスタＰ１がオンするタイミ
ングが若干異なるが、電源電圧は急峻に立ち上がるの
で、この相違は電源電圧の立ち上がり時間の範囲に吸収
される。それゆえ、この場合、図１の回路においても従
来の回路とほぼ同様の作用によりまたほぼ同様の応答特
性をもって（図４参照）リセット・パルスが発生され
る。なお、動作の詳細な説明については、上記相違点以
外は従来の回路における動作説明の繰り返しになるの
で、簡略化のために省略する。さらに、前記切替え制御
部の動作については、電源電圧が十分緩やかに立ち上が
った場合と全く同一である。
【００２５】以上の説明のように、本発明によれば、投
入された電源電圧が十分緩やかに立ち上がった場合にお
いても、電源電圧が急峻に立ち上がった場合において
も、リセット・パルスを発生することができる。また、
本発明は上述した各実施例に限定されるものではなく、
その要旨を逸脱しない範囲で、種々変形して実施するこ
とができる。
入された電源電圧が十分緩やかに立ち上がった場合にお
いても、電源電圧が急峻に立ち上がった場合において
も、リセット・パルスを発生することができる。また、
本発明は上述した各実施例に限定されるものではなく、
その要旨を逸脱しない範囲で、種々変形して実施するこ
とができる。
【００２６】
【発明の効果】本発明により、電源電圧が急峻に立ち上
がっても、また緩やかに立ち上がっても、その立上がり
特性にかかわらず、所定のリセット・パルスを発生し、
関連するシステムをリセットすることができる。また、
本発明のパワーオン・リセット回路は、パターン面積を
小さくまた素子数を少なく抑えて構成することができ
る。
がっても、また緩やかに立ち上がっても、その立上がり
特性にかかわらず、所定のリセット・パルスを発生し、
関連するシステムをリセットすることができる。また、
本発明のパワーオン・リセット回路は、パターン面積を
小さくまた素子数を少なく抑えて構成することができ
る。
【図１】本発明の一実施例に係るパワーオン・リセット
回路を示す回路図である。
回路を示す回路図である。
【図２】図１の回路の各接点における電圧の時間変化を
示す図である。
示す図である。
【図３】従来のパワーオン・リセット回路を示す回路図
である。
である。
【図４】図３の回路の各接点における電圧の時間変化を
示す図である。
示す図である。
Ｃ１…コンデンサ、 Ｉ１…第１のインバータ、 Ｉ２…第２のインバータ、 Ｎ１…第１のエンハンスメント型ＮチャネルＭＯＳトラ
ンジスタ、 Ｎ２…第２のエンハンスメント型ＮチャネルＭＯＳトラ
ンジスタ、 ＮＤ…デプレッション型ＮチャネルＭＯＳトランジス
タ、 Ｐ１…第１のエンハンスメント型ＰチャネルＭＯＳトラ
ンジスタ、 Ｐ２…第２のエンハンスメント型ＰチャネルＭＯＳトラ
ンジスタ、 ＶDD…電源、Ｖ１，Ｖ２，Ｖ３…接点。
ンジスタ、 Ｎ２…第２のエンハンスメント型ＮチャネルＭＯＳトラ
ンジスタ、 ＮＤ…デプレッション型ＮチャネルＭＯＳトランジス
タ、 Ｐ１…第１のエンハンスメント型ＰチャネルＭＯＳトラ
ンジスタ、 Ｐ２…第２のエンハンスメント型ＰチャネルＭＯＳトラ
ンジスタ、 ＶDD…電源、Ｖ１，Ｖ２，Ｖ３…接点。
Claims (8)
- 【請求項１】外部電源により与えられる所定の電圧を入
力電圧とし、予め設定された電圧を越える入力電圧に応
答して前記予め設定された電圧を出力し、予め設定され
た電圧以下の入力電圧に応答して当該入力電圧を出力す
るための電圧制御手段と、 前記外部電源により与えられる電圧と前記電圧制御手段
の出力電圧とを入力し、前記２つの電圧の差が所定の値
に達したことに応答して、所定のパルスを出力するため
のパルス発生手段とを有することを特徴とするパワーオ
ン・リセット回路。 - 【請求項２】前記電圧制御手段は、 前記外部電源に接続されたドレインとこの電圧制御手段
の出力端子に接続されたゲートおよびソースとを有する
Ｎチャネル・デプレッション型ＭＯＳトランジスタと、 接地されたソースと前記出力端子に接続されたゲートお
よびドレインとを有する第１のＮチャネルＭＯＳトラン
ジスタとにより構成されることを特徴とする請求項１に
記載の回路。 - 【請求項３】前記パルス発生手段は、 ドレインと前記電圧制御手段の出力端子に接続されたゲ
ートと前記外部電源に接続されたソースとを有する第１
のＰチャネルＭＯＳトランジスタと、 一端が前記ＰチャネルＭＯＳトランジスタのドレインに
接続され他端が接地されたコンデンサと、 前記第１のＰチャネルＭＯＳトランジスタのドレインに
接続された入力端とこのパワーオン・リセット回路の出
力を与える出力端とを有する第１のＣＭＯＳインバータ
とにより構成されることを特徴とする請求項１または２
に記載の回路。 - 【請求項４】前記外部電源および前記電圧制御手段の間
に接続され、前記発生された所定のパルスに応答して、
前記外部電源および前記電圧制御手段の接続を遮断する
ための第１の切替え手段をさらに有することを特徴とす
る請求項１ないし３のいずれか１項に記載の回路。 - 【請求項５】前記第１の切替え手段は、 ゲートと前記外部電源に接続されたソースと前記電圧制
御手段の入力端に接続されたドレインとを有する第２の
ＰチャネルＭＯＳトランジスタと、 前記パルス発生回路の出力端に接続された入力端と前記
第２のＰチャネルＭＯＳトランジスタのゲートに接続さ
れた出力端とを有する第２のＣＭＯＳインバータにより
構成されることを特徴とする請求項４に記載の回路。 - 【請求項６】前記電圧制御手段および前記パルス発生手
段の接続点に接続され、前記発生された所定のパルスに
応答して、接続点を接地するための第２の切替え手段を
さらに有することを特徴とする請求項４または５に記載
の回路。 - 【請求項７】前記第２の切替え手段は、 ゲートと前記電圧制御手段および前記パルス発生手段の
接続点に接続されたドレインと接地されたソースとを有
する第２のＮチャネルＭＯＳトランジスタと、 前記パルス発生回路の出力端に接続された入力端と前記
第２のＮチャネルＭＯＳトランジスタのゲートに接続さ
れた出力端とを有する第３のＣＭＯＳインバータにより
構成されることを特徴とする請求項６に記載の回路。 - 【請求項８】前記第１の切替え手段および前記第２の切
替え手段の変わりに、 ゲートと前記外部電源に接続されたソースと前記電圧制
御手段の入力端に接続されたドレインとを有する第２の
ＰチャネルＭＯＳトランジスタと、 ゲートと前記電圧制御手段および前記パルス発生手段の
接続点に接続されたドレインと接地されたソースとを有
する第２のＮチャネルＭＯＳトランジスタと、 前記パルス発生回路の出力端に接続された入力端と第２
のＰチャネルＭＯＳトランジスタのゲートおよび前記第
２のＮチャネルＭＯＳトランジスタのゲートに接続され
た出力端とを有する１つのＣＭＯＳインバータにより構
成される切替え手段を有することを特徴とする請求項６
に記載の回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4343664A JPH06196989A (ja) | 1992-12-24 | 1992-12-24 | パワーオン・リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4343664A JPH06196989A (ja) | 1992-12-24 | 1992-12-24 | パワーオン・リセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196989A true JPH06196989A (ja) | 1994-07-15 |
Family
ID=18363289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4343664A Withdrawn JPH06196989A (ja) | 1992-12-24 | 1992-12-24 | パワーオン・リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196989A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5930129A (en) * | 1997-08-08 | 1999-07-27 | Oki Electric Industry Co., Ltd. | Power on reset circuit |
| US6469477B2 (en) | 2001-01-30 | 2002-10-22 | Oki Electric Industry Co., Ltd. | Power-on reset circuit |
| US6972602B2 (en) | 2003-04-23 | 2005-12-06 | Sharp Kabushiki Kaisha | Power-on reset circuit |
| US7199623B2 (en) | 2004-06-03 | 2007-04-03 | Samsung Electronics Co., Ltd. | Method and apparatus for providing a power-on reset signal |
| JP2009152693A (ja) * | 2007-12-18 | 2009-07-09 | Mitsumi Electric Co Ltd | 初期化回路及び初期化回路を有する保護検出回路 |
| CN103227626A (zh) * | 2012-01-30 | 2013-07-31 | 精工电子有限公司 | 通电复位电路 |
| CN113050740A (zh) * | 2021-03-09 | 2021-06-29 | 上海物骐微电子有限公司 | 一种低功耗启动电路 |
-
1992
- 1992-12-24 JP JP4343664A patent/JPH06196989A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5930129A (en) * | 1997-08-08 | 1999-07-27 | Oki Electric Industry Co., Ltd. | Power on reset circuit |
| US6469477B2 (en) | 2001-01-30 | 2002-10-22 | Oki Electric Industry Co., Ltd. | Power-on reset circuit |
| US6972602B2 (en) | 2003-04-23 | 2005-12-06 | Sharp Kabushiki Kaisha | Power-on reset circuit |
| US7199623B2 (en) | 2004-06-03 | 2007-04-03 | Samsung Electronics Co., Ltd. | Method and apparatus for providing a power-on reset signal |
| JP2009152693A (ja) * | 2007-12-18 | 2009-07-09 | Mitsumi Electric Co Ltd | 初期化回路及び初期化回路を有する保護検出回路 |
| CN103227626A (zh) * | 2012-01-30 | 2013-07-31 | 精工电子有限公司 | 通电复位电路 |
| CN103227626B (zh) * | 2012-01-30 | 2017-03-01 | 精工半导体有限公司 | 通电复位电路 |
| CN113050740A (zh) * | 2021-03-09 | 2021-06-29 | 上海物骐微电子有限公司 | 一种低功耗启动电路 |
| CN113050740B (zh) * | 2021-03-09 | 2022-06-17 | 上海物骐微电子有限公司 | 一种低功耗启动电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |