JPH04129416A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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- JPH04129416A JPH04129416A JP25087390A JP25087390A JPH04129416A JP H04129416 A JPH04129416 A JP H04129416A JP 25087390 A JP25087390 A JP 25087390A JP 25087390 A JP25087390 A JP 25087390A JP H04129416 A JPH04129416 A JP H04129416A
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- transistor
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- 239000003990 capacitor Substances 0.000 claims abstract description 14
- 230000000295 complement effect Effects 0.000 claims abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- MZAGXDHQGXUDDX-JSRXJHBZSA-N (e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/C(N)=O MZAGXDHQGXUDDX-JSRXJHBZSA-N 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパワーオンリセット回路に関し、特に０ＭＯ８
トランジスタを用いて構成され、電源電圧の供給に対応
して所定のリセット信号を出力するパワーオンリセット
回路に関する。
トランジスタを用いて構成され、電源電圧の供給に対応
して所定のリセット信号を出力するパワーオンリセット
回路に関する。
従来のこの種のパワーオンリセット回路は、第６図に示
されるように、Ｐ型ＭＯ８トランジスタ２７、Ｎ型ＭＯ
８トランジスタ２８．シュミットトリガ回路２９を備え
ており、端子５９に供給される電源電圧の入力に対応し
て、端子６０から所定のリセット信号が出力されるよう
に構成されている。第６図において、端子５９に供給さ
れる電源電圧が１■アｐ ｌ ＋ ｖＴＮになると、シ
ュミットトリガ回路２９の入力は０ポルトとなり、前記
電源電圧が増大してゆくにつれて、前記Ｐ型ＭＯ８トラ
ンジスタ２７およびＮ型ＭＯ８トランジスタ２８のデイ
メンジョンの設定により、０ポルトの電圧からシュミツ
））リガ回路２９に対する入力しベルが増大してゆき、
ある電圧において、シュミットトリガ回路２９の論理ス
レッショルド電圧ＶＴＣを越えると、その出力が反転さ
れ、この反転信号が端子６０からリセット信号として出
力される。
されるように、Ｐ型ＭＯ８トランジスタ２７、Ｎ型ＭＯ
８トランジスタ２８．シュミットトリガ回路２９を備え
ており、端子５９に供給される電源電圧の入力に対応し
て、端子６０から所定のリセット信号が出力されるよう
に構成されている。第６図において、端子５９に供給さ
れる電源電圧が１■アｐ ｌ ＋ ｖＴＮになると、シ
ュミットトリガ回路２９の入力は０ポルトとなり、前記
電源電圧が増大してゆくにつれて、前記Ｐ型ＭＯ８トラ
ンジスタ２７およびＮ型ＭＯ８トランジスタ２８のデイ
メンジョンの設定により、０ポルトの電圧からシュミツ
））リガ回路２９に対する入力しベルが増大してゆき、
ある電圧において、シュミットトリガ回路２９の論理ス
レッショルド電圧ＶＴＣを越えると、その出力が反転さ
れ、この反転信号が端子６０からリセット信号として出
力される。
前述した従来のパワーオンリセット回路は、電源電圧の
供給に対応しである電源電圧においてリセット信号が反
転され、リセット状態が解除された以降、常にＰ型ＭＯ
８トランジスタ２７からＮ型ＭＯ８トランジスタ２８に
と、シミツトトリガ回路２９とで電源電流が流れ続ける
という消費電流に対する障害となるという欠点がある。
供給に対応しである電源電圧においてリセット信号が反
転され、リセット状態が解除された以降、常にＰ型ＭＯ
８トランジスタ２７からＮ型ＭＯ８トランジスタ２８に
と、シミツトトリガ回路２９とで電源電流が流れ続ける
という消費電流に対する障害となるという欠点がある。
本発明の目的は、前記欠点を解決し、消費電流が増大し
ないようにしたパワーオンリセット回路を提供すること
にある。
ないようにしたパワーオンリセット回路を提供すること
にある。
本発明のパワーオンリセット回路の構成は、所定の電源
電圧が印加される入力端子と定電位との間に直列に接続
される相補型の第１．第２のＭＯＳトランジスタとを設
け、前記第１．第２のＭＯＳトランジスタの共通接続点
と圧力端子との間に直列接続されるＮＯＲゲートまたは
ＮＡＮＤゲートとＣＭＯＳインバータ２段とを設け、前
記Ｎ。
電圧が印加される入力端子と定電位との間に直列に接続
される相補型の第１．第２のＭＯＳトランジスタとを設
け、前記第１．第２のＭＯＳトランジスタの共通接続点
と圧力端子との間に直列接続されるＮＯＲゲートまたは
ＮＡＮＤゲートとＣＭＯＳインバータ２段とを設け、前
記Ｎ。
ＲゲートまたはＮＡＮＤゲートのもう一方の入力は前記
ＣＭＯＳインバータのうち１段目の出力およびコンデン
サの一端に接続され、前記コンデンサの端は前記定電位
に接続され、前記第１のＭＯＳトランジスタのゲートが
前記出力端子に接続され、前記第２のＭＯＳトランジス
タのゲートが前記共通接続点と接続されていることを特
徴とする。
ＣＭＯＳインバータのうち１段目の出力およびコンデン
サの一端に接続され、前記コンデンサの端は前記定電位
に接続され、前記第１のＭＯＳトランジスタのゲートが
前記出力端子に接続され、前記第２のＭＯＳトランジス
タのゲートが前記共通接続点と接続されていることを特
徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のパワーオンリセット回
路の回路図である。第１図に示されるように、本実施例
は、Ｐ型ＭＯ８トランジスタ１と、Ｎ型ＭＯＳトランジ
スタ２と、ＮＯＲゲート３と、ＣＭＯＳインバータ４，
５と、コンデンサ６とを備えている。
路の回路図である。第１図に示されるように、本実施例
は、Ｐ型ＭＯ８トランジスタ１と、Ｎ型ＭＯＳトランジ
スタ２と、ＮＯＲゲート３と、ＣＭＯＳインバータ４，
５と、コンデンサ６とを備えている。
ここで、端子５１から供給される電源電圧ＶＤＤが０ボ
ルトの時即ちパワーオフの状態においては、端子５１お
よび出力端子５２は０ポレトの状態にある。端子５１か
ら供給される前記電源電圧■、Ｄが０ポルト状態から所
定の設定電圧に増大してゆく段階即ちパワーオンの状態
においては、電源電圧ＶＤＤが、１ＶＴｐ＋ＶＴＮ（Ｖ
ＴｐはＰ型ＭＯＳトランジスタのスレッショルド電圧ｒ
ＶＴＮはＮ型ＭＯ８トランジスタのスレッショルド電
圧である）に上昇するまでは、Ｐ型およびＮ型の各ＭＯ
Ｓトランジスタのゲート電圧がスレッショルド電圧にま
で到達しないため、−各端子の出力は中間レベルとなる
。ただし、コンデンサ６と端子は０ボルトでＮＯＲゲー
ト３の他方の入力と、ＣＭＯＳインバータ４の出力、Ｃ
ＭＯＳインバータ５の入力はＯポルトとなる。
ルトの時即ちパワーオフの状態においては、端子５１お
よび出力端子５２は０ポレトの状態にある。端子５１か
ら供給される前記電源電圧■、Ｄが０ポルト状態から所
定の設定電圧に増大してゆく段階即ちパワーオンの状態
においては、電源電圧ＶＤＤが、１ＶＴｐ＋ＶＴＮ（Ｖ
ＴｐはＰ型ＭＯＳトランジスタのスレッショルド電圧ｒ
ＶＴＮはＮ型ＭＯ８トランジスタのスレッショルド電
圧である）に上昇するまでは、Ｐ型およびＮ型の各ＭＯ
Ｓトランジスタのゲート電圧がスレッショルド電圧にま
で到達しないため、−各端子の出力は中間レベルとなる
。ただし、コンデンサ６と端子は０ボルトでＮＯＲゲー
ト３の他方の入力と、ＣＭＯＳインバータ４の出力、Ｃ
ＭＯＳインバータ５の入力はＯポルトとなる。
次に電源電圧ＶＤＤが前記Ｉ ＶＴｐ Ｉ ＋ ＶＴＮ
を越える状態になると、ＣＭＯＳインバータ５の入力状
態がＯボルトであるため、端子５２は前記電源電圧ＶＤ
Ｄ（リセット状態）となりＮ型ＭＯ３トランジスタ２が
ＯＮすることで、ＮＯＲゲート３の一方の入力が０ボル
トになり、端子５２はＶＩ）Ｄが保持される。電源電圧
ＶＤＤを高くしてゆくと、Ｐ型ＭＯ８トランジスタ１と
Ｎ型ＭＯ３トランジスタ２のデイメンジョンの設定によ
り、任意の電圧からＮＯＲゲート３に対する一方の入力
レベルが増大してゆき、ある電圧においてＮＯＲゲート
３の論理スレッショルド電圧ＶＴＣを越えると、ＮＯ’
Ｒゲート３の出力は０ボルトとなり、ＣＭＯＳインバー
タ４の出力は電源電圧ｖＤＤとなり、ＮＯＲゲート３の
他方の入力が電源電圧ＶＤＤとなり、ＮＯＲゲート３は
ラッチ状態（常に出力は０ボルト）となり、ＣＭＯＳイ
ンバータ５の出力は０ボルトとなり、リセット状態が解
除される。Ｎ型ＭＯ８トランジスタ２はオフ状態となり
、このためＰ型ＭＯ８トランジスタ１とＮ型ＭＯ８トラ
ンジスタ２との電源リークが無くなり、ＮＯＲゲート３
の一方の入力レベルはＶＤＤ Ｉ Ｖｔｐ ｌとなる
。
を越える状態になると、ＣＭＯＳインバータ５の入力状
態がＯボルトであるため、端子５２は前記電源電圧ＶＤ
Ｄ（リセット状態）となりＮ型ＭＯ３トランジスタ２が
ＯＮすることで、ＮＯＲゲート３の一方の入力が０ボル
トになり、端子５２はＶＩ）Ｄが保持される。電源電圧
ＶＤＤを高くしてゆくと、Ｐ型ＭＯ８トランジスタ１と
Ｎ型ＭＯ３トランジスタ２のデイメンジョンの設定によ
り、任意の電圧からＮＯＲゲート３に対する一方の入力
レベルが増大してゆき、ある電圧においてＮＯＲゲート
３の論理スレッショルド電圧ＶＴＣを越えると、ＮＯ’
Ｒゲート３の出力は０ボルトとなり、ＣＭＯＳインバー
タ４の出力は電源電圧ｖＤＤとなり、ＮＯＲゲート３の
他方の入力が電源電圧ＶＤＤとなり、ＮＯＲゲート３は
ラッチ状態（常に出力は０ボルト）となり、ＣＭＯＳイ
ンバータ５の出力は０ボルトとなり、リセット状態が解
除される。Ｎ型ＭＯ８トランジスタ２はオフ状態となり
、このためＰ型ＭＯ８トランジスタ１とＮ型ＭＯ８トラ
ンジスタ２との電源リークが無くなり、ＮＯＲゲート３
の一方の入力レベルはＶＤＤ Ｉ Ｖｔｐ ｌとなる
。
勿論、ＣＭＯＳインバータ５の出力は端子５２において
０ボルトとなる。これ以降については、電原電圧■ＤＤ
がｌ ＶＴＰ ｌ ＋ ＶＴＮ以下に低下するまでは、
同じデータ及びリセット解除信号が、保持される。
０ボルトとなる。これ以降については、電原電圧■ＤＤ
がｌ ＶＴＰ ｌ ＋ ＶＴＮ以下に低下するまでは、
同じデータ及びリセット解除信号が、保持される。
第５図に示された特性図は、前述の動作過程を、端子５
１より供給される電源電圧Ｖゎゎと端子５２における出
力電圧Ｖとの関係において、示したものである。第５図
において、第１の実線１０１は端子５２における出力電
圧、第１の点線１０２は電源電圧ｖＤＤに対応する出力
電圧、第２の実線１０３はＮＯＲゲート３の一方の入力
レベル、第２の点線１０４はＮＯＲゲート３の論理スレ
ッショルド電圧ｖＴｏをそれぞれ表わしている。
１より供給される電源電圧Ｖゎゎと端子５２における出
力電圧Ｖとの関係において、示したものである。第５図
において、第１の実線１０１は端子５２における出力電
圧、第１の点線１０２は電源電圧ｖＤＤに対応する出力
電圧、第２の実線１０３はＮＯＲゲート３の一方の入力
レベル、第２の点線１０４はＮＯＲゲート３の論理スレ
ッショルド電圧ｖＴｏをそれぞれ表わしている。
次に第２図は本発明の第２の実施例の回路図である。第
２図に示されるように、本実施例は、Ｐ型ＭＯＳトラン
ジスタ７とＮ型ＭＯ８トランジスタ８と、ＮＡＮＤゲー
ト９と、ＣＭＯＳインバータ１０．１１とコンデンサ１
２とを備えている。
２図に示されるように、本実施例は、Ｐ型ＭＯＳトラン
ジスタ７とＮ型ＭＯ８トランジスタ８と、ＮＡＮＤゲー
ト９と、ＣＭＯＳインバータ１０．１１とコンデンサ１
２とを備えている。
第２の実施例が前述した第１の実施例と相違する点は、
第１図に示されるＰ型ＭＯ８トランジスタ１およびＮ型
ＭＯＳトランジスタ２と、ＮＯＲゲート３と、コンデン
サ６が第２の実施例においては、Ｐ型ＭＯ８トランジス
タフおよびＮ型ＭＯＳトランジスタ８と、ＮＡＮＤゲー
ト９とコンデンサ１２に、且つパワーオンリセット信号
の出力端子５４が、Ｐ型ＭＯ８Ｉ−ランジスタフのゲー
トに、またコンデンサ１２は端子５３に接続されている
ことである。この相違点に対応して、前述の第１の実施
例においては、Ｐ型ＭＯ８トランジスタ１とＮ型ＭＯ８
トランジスタとを用いて、ＮＯＲ３ゲートの一方の入力
が初期状態においてはＯボルトに設定され、また、第２
の実施例においてはＰ型ＭＯ８トランジスタとＮ型ＭＯ
８トランジスタ８とを用いて、ＮＡＮＤゲート９の一方
の入力が初期状態においてＶゎ。となるように設定され
る。
第１図に示されるＰ型ＭＯ８トランジスタ１およびＮ型
ＭＯＳトランジスタ２と、ＮＯＲゲート３と、コンデン
サ６が第２の実施例においては、Ｐ型ＭＯ８トランジス
タフおよびＮ型ＭＯＳトランジスタ８と、ＮＡＮＤゲー
ト９とコンデンサ１２に、且つパワーオンリセット信号
の出力端子５４が、Ｐ型ＭＯ８Ｉ−ランジスタフのゲー
トに、またコンデンサ１２は端子５３に接続されている
ことである。この相違点に対応して、前述の第１の実施
例においては、Ｐ型ＭＯ８トランジスタ１とＮ型ＭＯ８
トランジスタとを用いて、ＮＯＲ３ゲートの一方の入力
が初期状態においてはＯボルトに設定され、また、第２
の実施例においてはＰ型ＭＯ８トランジスタとＮ型ＭＯ
８トランジスタ８とを用いて、ＮＡＮＤゲート９の一方
の入力が初期状態においてＶゎ。となるように設定され
る。
次に第３図は本発明の第３の実施例の回路図である。第
３図に示されるように、本実施例はＰ型ＭＯ８トランジ
スタ１３とＮ型ＭＯ８トランジスタ１４と、ＮＯＲゲー
ト１５と、ＣＭＯＳインバータ１６，１７．１８と、コ
ンデンサ１９とを備えている。第３図の実施例が前述し
た第１の実施例と相違する点は、第１図に示されるＣＭ
ＯＳインバータ４が第３の実施例においては、ＣＭＯＳ
インバータ１６の出力から入力へＣＭＯＳインバータ１
７で帰還されている。この相違点に対応して、前述の第
１の実施例においては、ＮＯＲゲート３の出力はＣＭＯ
Ｓインバータ４の通常入力に設定され、また第３の実施
例において、Ｎ。
３図に示されるように、本実施例はＰ型ＭＯ８トランジ
スタ１３とＮ型ＭＯ８トランジスタ１４と、ＮＯＲゲー
ト１５と、ＣＭＯＳインバータ１６，１７．１８と、コ
ンデンサ１９とを備えている。第３図の実施例が前述し
た第１の実施例と相違する点は、第１図に示されるＣＭ
ＯＳインバータ４が第３の実施例においては、ＣＭＯＳ
インバータ１６の出力から入力へＣＭＯＳインバータ１
７で帰還されている。この相違点に対応して、前述の第
１の実施例においては、ＮＯＲゲート３の出力はＣＭＯ
Ｓインバータ４の通常入力に設定され、また第３の実施
例において、Ｎ。
Ｒゲート１５の出力はＣＭＯＳインバータ１６゜１７で
、帰還式シュミットトリガ−構成を用いてＮＯＲゲート
１５の一方の入力のノイズ（電源ノイズ）対策となるよ
うに設定される。
、帰還式シュミットトリガ−構成を用いてＮＯＲゲート
１５の一方の入力のノイズ（電源ノイズ）対策となるよ
うに設定される。
次に第４図は本発明の第４の実施例の回路図である。第
４図に示されるように、本実施例は、Ｐ型ＭＯ８トラン
ジスタ２０と、Ｎ型ＭＯ８トランジスタ２１とＮＡＮＤ
ゲート２２と、ＣＭＯＳインバータ２３，２４．２５と
、コンデンサ２６とを備えている。第４の実施例が前述
した第２の実施例と異なる点は、ＮＡＮＤゲート９の出
力がＣＭＯＳインバータ１００通常入力に設定されてい
る（第２の実施例）に対して、また第４の実施例におい
ては、ＮＡＮＤゲート２２の出力はＣＭＯＳインバータ
２３．２４で帰還式のシュミットトリガ−構成を用いて
、ＮＡＮＤゲート２２の一方の入力ノイズ（電源ノイズ
）対策となるように設定される。
４図に示されるように、本実施例は、Ｐ型ＭＯ８トラン
ジスタ２０と、Ｎ型ＭＯ８トランジスタ２１とＮＡＮＤ
ゲート２２と、ＣＭＯＳインバータ２３，２４．２５と
、コンデンサ２６とを備えている。第４の実施例が前述
した第２の実施例と異なる点は、ＮＡＮＤゲート９の出
力がＣＭＯＳインバータ１００通常入力に設定されてい
る（第２の実施例）に対して、また第４の実施例におい
ては、ＮＡＮＤゲート２２の出力はＣＭＯＳインバータ
２３．２４で帰還式のシュミットトリガ−構成を用いて
、ＮＡＮＤゲート２２の一方の入力ノイズ（電源ノイズ
）対策となるように設定される。
以上説明したように、本発明は、リセット信号が反転さ
れると一方のＭＯｓトランジスタがオフされ、またＮＯ
ＲゲートまたはＮＡＮＤゲートの他方の入力が電源電位
■ＤＤとなりラッチ状態にすることにより、リセット状
態が解除された以降は他方のＭＯＳトランジスタから一
方のＭＯＳトランジスタにと、シミツトトリガ回路の電
源リークによる消費電流に対する障害を排除することが
できるという効果がある。
れると一方のＭＯｓトランジスタがオフされ、またＮＯ
ＲゲートまたはＮＡＮＤゲートの他方の入力が電源電位
■ＤＤとなりラッチ状態にすることにより、リセット状
態が解除された以降は他方のＭＯＳトランジスタから一
方のＭＯＳトランジスタにと、シミツトトリガ回路の電
源リークによる消費電流に対する障害を排除することが
できるという効果がある。
第１図、第２図、第３図、第４図はそれぞれ本発明の第
１．第２．第３．第４の実施例のパワーオンリセット回
路の回路図、第５図は第１図の実施例における電源電圧
対パワーオンリセット信号電圧の関係を示す特性図、第
６図は従来のパワーオンリセット回路の回路図である。 １．７，１３，２０．２７・・・・・・Ｐ型ＭＯＳトラ
ンジスタ、２，８，１４，２１．２８・・・・・・Ｎ型
ＭＯＳトランジスタ、３，１５・・・・・・ＮＯＲゲー
ト、９゜２２・・・・・・ＮＡＮＤゲート、 ４． ５
． １０． １１゜１６．１７，１８，２３，２４．２
５・・・・・・ＣＭＯＳインバータ、６，１２，１９．
２６・・・・・・コンデンサ、２９・・・・・・シュミ
ットトリガ回路。 代理人 弁理士 内 原 晋
１．第２．第３．第４の実施例のパワーオンリセット回
路の回路図、第５図は第１図の実施例における電源電圧
対パワーオンリセット信号電圧の関係を示す特性図、第
６図は従来のパワーオンリセット回路の回路図である。 １．７，１３，２０．２７・・・・・・Ｐ型ＭＯＳトラ
ンジスタ、２，８，１４，２１．２８・・・・・・Ｎ型
ＭＯＳトランジスタ、３，１５・・・・・・ＮＯＲゲー
ト、９゜２２・・・・・・ＮＡＮＤゲート、 ４． ５
． １０． １１゜１６．１７，１８，２３，２４．２
５・・・・・・ＣＭＯＳインバータ、６，１２，１９．
２６・・・・・・コンデンサ、２９・・・・・・シュミ
ットトリガ回路。 代理人 弁理士 内 原 晋
Claims (1)
- 所定の電源電圧が印加される入力端子と定電位との間に
直列に接続される相補型の第１、第２のＭＯＳトランジ
スタとを設け、前記第１、第２のＭＯＳトランジスタの
共通接続点と出力端子との間に直列接続されるＮＯＲゲ
ートまたはＮＡＮＤゲートとＣＭＯＳインバータ２段と
を設け、前記ＮＯＲゲートまたはＮＡＮＤゲートのもう
一方の入力は前記ＣＭＯＳインバータのうち１段目の出
力およびコンデンサの一端に接続され、前記コンデンサ
の端は前記定電位に接続され、前記第１のＭＯＳトラン
ジスタのゲートが前記出力端子に接続され、前記第２の
ＭＯＳトランジスタのゲートが前記共通接続点と接続さ
れていることを特徴とするパワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25087390A JPH04129416A (ja) | 1990-09-20 | 1990-09-20 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25087390A JPH04129416A (ja) | 1990-09-20 | 1990-09-20 | パワーオンリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04129416A true JPH04129416A (ja) | 1992-04-30 |
Family
ID=17214281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25087390A Pending JPH04129416A (ja) | 1990-09-20 | 1990-09-20 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04129416A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1990
- 1990-09-20 JP JP25087390A patent/JPH04129416A/ja active Pending
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