JPH10178336A - プルアップ及びプルダウン回路及び方法 - Google Patents
プルアップ及びプルダウン回路及び方法Info
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- JPH10178336A JPH10178336A JP9276197A JP27619797A JPH10178336A JP H10178336 A JPH10178336 A JP H10178336A JP 9276197 A JP9276197 A JP 9276197A JP 27619797 A JP27619797 A JP 27619797A JP H10178336 A JPH10178336 A JP H10178336A
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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- Computer Hardware Design (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 正しい所定状態にパワーアップすることを保
証するために、異なるしきい値電圧を有するトランジス
タを用いるプルアップ／プルダウン回路を提供する。 【解決手段】 これらの回路がＤＣ電流をほとんど引き
込まずに、ノードをアップまたはダウンに保持する能力
を有する。１つの実施例では、プルアップ・ノードがハ
イで、プルダウン・ノードがロウの第１の状態にパワー
アップし、１状態から別の状態にトグルし得るプルアッ
プ／プルダウン回路が提供される。第２の実施例は、所
望の状態にパワーアップし、プルアップ・ノードをロウ
に、またはプルダウン・ノードをハイに引っ張ることに
より、不能にされ得るプルアップまたはプルダウン回路
を提供する。この回路は、回路へのパワーが巡回される
まで、不能状態を維持する。
証するために、異なるしきい値電圧を有するトランジス
タを用いるプルアップ／プルダウン回路を提供する。 【解決手段】 これらの回路がＤＣ電流をほとんど引き
込まずに、ノードをアップまたはダウンに保持する能力
を有する。１つの実施例では、プルアップ・ノードがハ
イで、プルダウン・ノードがロウの第１の状態にパワー
アップし、１状態から別の状態にトグルし得るプルアッ
プ／プルダウン回路が提供される。第２の実施例は、所
望の状態にパワーアップし、プルアップ・ノードをロウ
に、またはプルダウン・ノードをハイに引っ張ることに
より、不能にされ得るプルアップまたはプルダウン回路
を提供する。この回路は、回路へのパワーが巡回される
まで、不能状態を維持する。
Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体素子に
関し、特にプルアップ及びプルダウン回路に関する。
関し、特にプルアップ及びプルダウン回路に関する。
【０００２】
【従来の技術】プルアップ及びプルダウン回路は、ノー
ドをＤＣレベルにプルアップ及びプルダウンするために
使用され、これらは最終パッケージに実装されるとき
に、一般に未接続状態に維持される。例えば、プルアッ
プ回路は一般に、半導体素子上に形成され、入力ノード
に接続され、ノードをプルアップする外部回路の必要無
しに、そのノードがハイにプルアップされることを可能
にする。プルアップ回路はまた、外部的に接続される
が、駆動されないノードをプルアップするためにも使用
され得る。プルアップ／プルダウン回路は、半導体素子
のテストにおいて使用される。例えば、プルアップ回路
はノードをハイにプルアップし、過度な漏洩電流をテス
トするために使用され得る。テストの完了時、これらの
プルアップ素子が非活動化され、通常の素子動作のため
にノードがフローティングになることを可能にする。
ドをＤＣレベルにプルアップ及びプルダウンするために
使用され、これらは最終パッケージに実装されるとき
に、一般に未接続状態に維持される。例えば、プルアッ
プ回路は一般に、半導体素子上に形成され、入力ノード
に接続され、ノードをプルアップする外部回路の必要無
しに、そのノードがハイにプルアップされることを可能
にする。プルアップ回路はまた、外部的に接続される
が、駆動されないノードをプルアップするためにも使用
され得る。プルアップ／プルダウン回路は、半導体素子
のテストにおいて使用される。例えば、プルアップ回路
はノードをハイにプルアップし、過度な漏洩電流をテス
トするために使用され得る。テストの完了時、これらの
プルアップ素子が非活動化され、通常の素子動作のため
にノードがフローティングになることを可能にする。
【０００３】従来、ゲートがグラウンドに接続されるＰ
チャネル・トランジスタが、プルアップ回路内で使用さ
れ、ゲートが電源に接続されるＮチャネル・トランジス
タがプルダウン回路内で使用された。
チャネル・トランジスタが、プルアップ回路内で使用さ
れ、ゲートが電源に接続されるＮチャネル・トランジス
タがプルダウン回路内で使用された。
【０００４】ゲートがグラウンドに接続される従来のＰ
チャネル・トランジスタ・プルアップ回路は、外部的に
ロウ・レベルに維持されるノードをプルアップするため
に使用されるとき、電流を引き込む。プルアップ・トラ
ンジスタ回路がテスト環境において使用されるとき、こ
の電流が実際の素子内の欠陥により生じた、漏洩電流を
マスクし、正確なテストを妨害し得る。
チャネル・トランジスタ・プルアップ回路は、外部的に
ロウ・レベルに維持されるノードをプルアップするため
に使用されるとき、電流を引き込む。プルアップ・トラ
ンジスタ回路がテスト環境において使用されるとき、こ
の電流が実際の素子内の欠陥により生じた、漏洩電流を
マスクし、正確なテストを妨害し得る。
【０００５】同様に、ゲートが電源に接続されるＮチャ
ネル・トランジスタ・プルダウン回路は、外部的にハイ
・レベルに維持されるノードをプルダウンするために使
用されるとき、類似の電流を排出する。再度、このＤＣ
電流路が素子上の漏洩電流のテスト測定を妨害し得る。
ネル・トランジスタ・プルダウン回路は、外部的にハイ
・レベルに維持されるノードをプルダウンするために使
用されるとき、類似の電流を排出する。再度、このＤＣ
電流路が素子上の漏洩電流のテスト測定を妨害し得る。
【０００６】
【発明が解決しようとする課題】従来、受け入れ得る解
決策が存在しないので、この問題は通常、静止グラウン
ド電流を測定しないことにより、回避される。しかしな
がら、特に新たな設計を診断及びデバッグするために、
静止電流を測定する能力を有することが望まれる。従っ
て、ＤＣ電流を引き込むこと無しに、ノードをバイアス
するプルアップ及びプルダウン回路が待望される。
決策が存在しないので、この問題は通常、静止グラウン
ド電流を測定しないことにより、回避される。しかしな
がら、特に新たな設計を診断及びデバッグするために、
静止電流を測定する能力を有することが望まれる。従っ
て、ＤＣ電流を引き込むこと無しに、ノードをバイアス
するプルアップ及びプルダウン回路が待望される。
【０００７】
【課題を解決するための手段】本発明によれば、プルア
ップ／プルダウン回路が提供され、これは正しい所定状
態へのパワーアップを保証する異なるしきい値電圧を有
するトランジスタを使用する。更に、これらの回路は、
ノードをプルアップまたはプルダウンする間、過度な電
流を引き込まない利点を有する。
ップ／プルダウン回路が提供され、これは正しい所定状
態へのパワーアップを保証する異なるしきい値電圧を有
するトランジスタを使用する。更に、これらの回路は、
ノードをプルアップまたはプルダウンする間、過度な電
流を引き込まない利点を有する。
【０００８】１つの実施例では、プルアップ・ノードが
ハイで、プルダウン・ノードがロウの第１の状態にパワ
ーアップし、１状態から別の状態にトグルし得る、プル
アップ／プルダウン回路が提供される。第２の実施例
は、所望の状態にパワーアップし、プルアップ・ノード
をロウに引っ張るか、プルダウン・ノードをハイに引っ
張ることにより、不能にされ得る、プルアップまたはプ
ルダウン回路を提供する。回路は回路へのパワーが巡回
されるまで、不能状態を維持される。
ハイで、プルダウン・ノードがロウの第１の状態にパワ
ーアップし、１状態から別の状態にトグルし得る、プル
アップ／プルダウン回路が提供される。第２の実施例
は、所望の状態にパワーアップし、プルアップ・ノード
をロウに引っ張るか、プルダウン・ノードをハイに引っ
張ることにより、不能にされ得る、プルアップまたはプ
ルダウン回路を提供する。回路は回路へのパワーが巡回
されるまで、不能状態を維持される。
【０００９】本発明の前述の及び他の特長及び利点が、
添付の図面で表される本発明の好適な実施例の詳細説明
から明らかとなろう。
添付の図面で表される本発明の好適な実施例の詳細説明
から明らかとなろう。
【００１０】
【発明の実施の形態】本発明の好適な実施例は、ラッチ
回路を含むプルアップ／プルダウン回路を提供すること
により、従来技術の制限を克服し、このラッチ回路は、
パワーアップ時に正しい状態にセットされるように保証
され、ＣＭＯＳ回路内で見い出される正規の漏洩電流レ
ベルを越えるＤＣ電流を引き込まない。第１の実施例
は、回路のプルアップ及びプルダウン・ノードがトグル
されることを可能にし、それらはそれぞれアップまたは
ダウンに維持される。別の実施例は、ラッチ回路を含む
プルアップ回路を提供し、このラッチ回路は、パワーア
ップ時にプルアップ状態にセットされるように保証さ
れ、通常ほとんどＤＣ電流を引き込まない。この実施例
は更に、プルアップ・ノードがプルダウンされる場合
に、プルアップ・トランジスタがターンオフし、このオ
フ状態が、パワーがターンオフされ、再度ターンオンさ
れるまで、維持されることを保証する。この実施例はま
た、プルダウン構成においても使用され得る。従って、
上述の２つの実施例は、ＤＣ電流を引き込むこと無し
に、ノードをアップまたはダウンに保持する能力を提供
する。
回路を含むプルアップ／プルダウン回路を提供すること
により、従来技術の制限を克服し、このラッチ回路は、
パワーアップ時に正しい状態にセットされるように保証
され、ＣＭＯＳ回路内で見い出される正規の漏洩電流レ
ベルを越えるＤＣ電流を引き込まない。第１の実施例
は、回路のプルアップ及びプルダウン・ノードがトグル
されることを可能にし、それらはそれぞれアップまたは
ダウンに維持される。別の実施例は、ラッチ回路を含む
プルアップ回路を提供し、このラッチ回路は、パワーア
ップ時にプルアップ状態にセットされるように保証さ
れ、通常ほとんどＤＣ電流を引き込まない。この実施例
は更に、プルアップ・ノードがプルダウンされる場合
に、プルアップ・トランジスタがターンオフし、このオ
フ状態が、パワーがターンオフされ、再度ターンオンさ
れるまで、維持されることを保証する。この実施例はま
た、プルダウン構成においても使用され得る。従って、
上述の２つの実施例は、ＤＣ電流を引き込むこと無し
に、ノードをアップまたはダウンに保持する能力を提供
する。
【００１１】図１を参照すると、図１は本発明の第１の
実施例に従うプルアップ／プルダウン回路１００を示
す。回路１００は第１のトランジスタ１０４、第２のト
ランジスタ１０６、第３のトランジスタ１０８、及び第
４のトランジスタ１１０を含む。第１のトランジスタ１
０４及び第２のトランジスタ１０６は、電源Ｖｄｄとグ
ラウンドとの間に、直列に接続される。更に、第３のト
ランジスタ１０８及び第４のトランジスタ１１０は、電
源Ｖｄｄとグラウンドとの間に、直列に接続される。プ
ルアップ・ノードは、第１のトランジスタ１０４と第２
のトランジスタ１０６との間に接続される。同様に、プ
ルダウン・ノードは、第３のトランジスタ１０８と第４
のトランジスタ１１０との間に接続される。
実施例に従うプルアップ／プルダウン回路１００を示
す。回路１００は第１のトランジスタ１０４、第２のト
ランジスタ１０６、第３のトランジスタ１０８、及び第
４のトランジスタ１１０を含む。第１のトランジスタ１
０４及び第２のトランジスタ１０６は、電源Ｖｄｄとグ
ラウンドとの間に、直列に接続される。更に、第３のト
ランジスタ１０８及び第４のトランジスタ１１０は、電
源Ｖｄｄとグラウンドとの間に、直列に接続される。プ
ルアップ・ノードは、第１のトランジスタ１０４と第２
のトランジスタ１０６との間に接続される。同様に、プ
ルダウン・ノードは、第３のトランジスタ１０８と第４
のトランジスタ１１０との間に接続される。
【００１２】第１のトランジスタ１０４及び第２のトラ
ンジスタ１０６のゲートは、プルダウン・ノードに接続
され、第３のトランジスタ１０８及び第４のトランジス
タ１１０のゲートは、プルアップ・ノードに接続され
る。従って、トランジスタは静的ラッチを形成する２つ
の相互結合インバータとして構成される。
ンジスタ１０６のゲートは、プルダウン・ノードに接続
され、第３のトランジスタ１０８及び第４のトランジス
タ１１０のゲートは、プルアップ・ノードに接続され
る。従って、トランジスタは静的ラッチを形成する２つ
の相互結合インバータとして構成される。
【００１３】第１のトランジスタ１０４及び第３のトラ
ンジスタ１０８は、好適にはＰチャネルＦＥＴであり、
第２のトランジスタ１０６及び第４のトランジスタ１１
０は、好適にはＮチャネルＦＥＴである。第２のトラン
ジスタ１０６及び第３のトランジスタ１０８は、好適に
は第１のトランジスタ１０４及び第４のトランジスタ１
１０よりも高いしきい値電圧（Ｖｔ）を有するように選
択される。
ンジスタ１０８は、好適にはＰチャネルＦＥＴであり、
第２のトランジスタ１０６及び第４のトランジスタ１１
０は、好適にはＮチャネルＦＥＴである。第２のトラン
ジスタ１０６及び第３のトランジスタ１０８は、好適に
は第１のトランジスタ１０４及び第４のトランジスタ１
１０よりも高いしきい値電圧（Ｖｔ）を有するように選
択される。
【００１４】この高いしきい値電圧は、様々な方法によ
り達成され得る。第２のトランジスタ１０６及び第３の
トランジスタ１０８のしきい値電圧を、シリコンの禁止
帯の幅にほぼ等しい量、すなわち約１ボルト増加するた
めに、例えば相補ゲートのドーピングが使用され得る。
もちろん、チャネル適合化打込みなどの他の方法も、し
きい値電圧を増加するために使用され得る。
り達成され得る。第２のトランジスタ１０６及び第３の
トランジスタ１０８のしきい値電圧を、シリコンの禁止
帯の幅にほぼ等しい量、すなわち約１ボルト増加するた
めに、例えば相補ゲートのドーピングが使用され得る。
もちろん、チャネル適合化打込みなどの他の方法も、し
きい値電圧を増加するために使用され得る。
【００１５】第２のトランジスタ１０６及び第３のトラ
ンジスタ１０８は、好適には、通常それらのそれぞれの
サイズによって、第１のトランジスタ１０４及び第４の
トランジスタ１１０よりも高い利得を有する。特に、第
１のトランジスタ１０４及び第４のトランジスタ１１０
は、好適には、第２のトランジスタ１０６及び第３のト
ランジスタ１０８よりも大きな、幅対長さの比を有す
る。
ンジスタ１０８は、好適には、通常それらのそれぞれの
サイズによって、第１のトランジスタ１０４及び第４の
トランジスタ１１０よりも高い利得を有する。特に、第
１のトランジスタ１０４及び第４のトランジスタ１１０
は、好適には、第２のトランジスタ１０６及び第３のト
ランジスタ１０８よりも大きな、幅対長さの比を有す
る。
【００１６】動作上、２つのノードの１つ、すなわちプ
ルアップ・ノードまたはプルダウン・ノードのいずれか
が、素子上の入力ピンなどの、適切な素子上のノードに
接続される。例えば、プルダウン・ノードが入力ピンに
接続されると仮定しよう。これはパワーアップ時に、プ
ルダウン・ノードに接続される入力が、ロウに引っ張ら
れる場合に相当する。
ルアップ・ノードまたはプルダウン・ノードのいずれか
が、素子上の入力ピンなどの、適切な素子上のノードに
接続される。例えば、プルダウン・ノードが入力ピンに
接続されると仮定しよう。これはパワーアップ時に、プ
ルダウン・ノードに接続される入力が、ロウに引っ張ら
れる場合に相当する。
【００１７】正しい状態への初期化は、好適にはトラン
ジスタ間のしきい値電圧差により達成される。特に、電
源がパワーアップ時に立ち上がるとき、低いしきい値の
トランジスタ（１０４及び１１０）が最初に導通する。
従って、これらのトランジスタが最初に導通し、他のト
ランジスタ（１０６及び１０８）が導通するのを阻止す
る。トランジスタ１０４及び１１０がオンし、トランジ
スタ１０６及び１０８がオフのとき、プルダウン・ノー
ドはグラウンドに引っ張られ、プルアップ・ノードはＶ
ｄｄに引っ張られる。従って、回路１００はパワーアッ
プ時に正しい状態にセットされるように設計される。更
に、静的ラッチ構成により、好適な実施例は、ノードを
第１の状態に保持するように動作する間に流れる、非常
に低い静止電流を有する。
ジスタ間のしきい値電圧差により達成される。特に、電
源がパワーアップ時に立ち上がるとき、低いしきい値の
トランジスタ（１０４及び１１０）が最初に導通する。
従って、これらのトランジスタが最初に導通し、他のト
ランジスタ（１０６及び１０８）が導通するのを阻止す
る。トランジスタ１０４及び１１０がオンし、トランジ
スタ１０６及び１０８がオフのとき、プルダウン・ノー
ドはグラウンドに引っ張られ、プルアップ・ノードはＶ
ｄｄに引っ張られる。従って、回路１００はパワーアッ
プ時に正しい状態にセットされるように設計される。更
に、静的ラッチ構成により、好適な実施例は、ノードを
第１の状態に保持するように動作する間に流れる、非常
に低い静止電流を有する。
【００１８】更に、回路１００は、テストまたは他のア
プリケーションのために所望される場合、第２の状態に
セットされ得る。回路１００は、プルダウン・ノードを
Ｖｄｄに引っ張るか、プルアップ・ノードをグラウンド
に引っ張ることにより、第２の状態にセットされ得る。
これが発生する場合、トランジスタ１０６及び１０８が
ターンオンし、トランジスタ１０４及び１１０がターン
オフする。回路１００は、ノードが引き戻されるまで、
この第２の状態に保持される。更に、好適な実施例は、
ノードを第２の状態に保持するように動作する間に流れ
る、非常に低い静止電流を有する。
プリケーションのために所望される場合、第２の状態に
セットされ得る。回路１００は、プルダウン・ノードを
Ｖｄｄに引っ張るか、プルアップ・ノードをグラウンド
に引っ張ることにより、第２の状態にセットされ得る。
これが発生する場合、トランジスタ１０６及び１０８が
ターンオンし、トランジスタ１０４及び１１０がターン
オフする。回路１００は、ノードが引き戻されるまで、
この第２の状態に保持される。更に、好適な実施例は、
ノードを第２の状態に保持するように動作する間に流れ
る、非常に低い静止電流を有する。
【００１９】トランジスタ１０４及び１１０は、好適に
は標準サイズのトランジスタであるので（すなわち、プ
ルアップ及びプルダウン・レベルを提供する制御電圧に
接続される、従来のプルアップ・トランジスタと同じサ
イズ）これらは容易にこの第２の状態に駆動され得る。
は標準サイズのトランジスタであるので（すなわち、プ
ルアップ及びプルダウン・レベルを提供する制御電圧に
接続される、従来のプルアップ・トランジスタと同じサ
イズ）これらは容易にこの第２の状態に駆動され得る。
【００２０】トランジスタ１０６及び１０８は、好適に
は、大きなＤＣ電流も任意の論理制御回路も要求するこ
と無しに、正規の入力電流レベルが、ノードをいずれか
の電圧レベルに駆動できるように、小電流を要求するよ
うに選択され得る。従って、トランジスタ１０６及び１
０８は、これらが容易に克服され得るように、サイズ化
されるべきである。
は、大きなＤＣ電流も任意の論理制御回路も要求するこ
と無しに、正規の入力電流レベルが、ノードをいずれか
の電圧レベルに駆動できるように、小電流を要求するよ
うに選択され得る。従って、トランジスタ１０６及び１
０８は、これらが容易に克服され得るように、サイズ化
されるべきである。
【００２１】従って、回路１００はプルアップまたはプ
ルダウン回路として機能する。回路１００は、プルアッ
プ・ノードがハイで、プルダウン・ノードがロウの第１
の状態に初期化される。更に、回路１００が第２の状
態、すなわちプルアップ・ノードがロウで、プルダウン
・ノードがハイの状態に強要される場合、回路１００
は、ノードがその元の状態に戻されるか、或いは回路が
パワーオフされ、再度パワーオンされるまで、その状態
を保持する。回路１００はまた、いずれの状態において
もＤＣ電流を引き込まず、状態変化の間に、僅かな過渡
電流だけを引き込む利点を有する。
ルダウン回路として機能する。回路１００は、プルアッ
プ・ノードがハイで、プルダウン・ノードがロウの第１
の状態に初期化される。更に、回路１００が第２の状
態、すなわちプルアップ・ノードがロウで、プルダウン
・ノードがハイの状態に強要される場合、回路１００
は、ノードがその元の状態に戻されるか、或いは回路が
パワーオフされ、再度パワーオンされるまで、その状態
を保持する。回路１００はまた、いずれの状態において
もＤＣ電流を引き込まず、状態変化の間に、僅かな過渡
電流だけを引き込む利点を有する。
【００２２】図２を参照すると、図２はプルアップ回路
２００の構成図を示す。一般に、プルアップ回路２００
は、ラッチとして一緒に結合されるインバータ２０１及
びＮＡＮＤ回路２０３を含む。インバータ２０１はトラ
ンジスタ２０２及び２０４を含み、トランジスタ２０２
は好適にはＰチャネル・トランジスタを含み、トランジ
スタ２０４は好適にはＮチャネル・トランジスタを含
む。ＮＡＮＤ回路２０３は、トランジスタ２０６、２０
８、２１０及び２１２を含む。トランジスタ２０６及び
２０８は、好適にはＰチャネル・トランジスタであり、
トランジスタ２１０及び２１２は、好適にはＮチャネル
・トランジスタである。プルアップ回路２００は更に、
レベル設定トランジスタ２１４を含み、この実施例で
は、プルアップ・トランジスタ２１４がそれに相当す
る。プルアップ・トランジスタ２１４は好適にはＰチャ
ネル素子を含み、そのドレインはプルアップ・ノード２
１６に接続される。
２００の構成図を示す。一般に、プルアップ回路２００
は、ラッチとして一緒に結合されるインバータ２０１及
びＮＡＮＤ回路２０３を含む。インバータ２０１はトラ
ンジスタ２０２及び２０４を含み、トランジスタ２０２
は好適にはＰチャネル・トランジスタを含み、トランジ
スタ２０４は好適にはＮチャネル・トランジスタを含
む。ＮＡＮＤ回路２０３は、トランジスタ２０６、２０
８、２１０及び２１２を含む。トランジスタ２０６及び
２０８は、好適にはＰチャネル・トランジスタであり、
トランジスタ２１０及び２１２は、好適にはＮチャネル
・トランジスタである。プルアップ回路２００は更に、
レベル設定トランジスタ２１４を含み、この実施例で
は、プルアップ・トランジスタ２１４がそれに相当す
る。プルアップ・トランジスタ２１４は好適にはＰチャ
ネル素子を含み、そのドレインはプルアップ・ノード２
１６に接続される。
【００２３】プルアップ回路２００はパワーアップ時
に、プルアップ・ノード２１６がハイの既知の状態に初
期化するように設計される。プルアップ・ノード２１６
は、それがプルダウンされるまで、ハイに維持される。
プルダウンされると、パワー・サイクルにより再初期化
されるまで、回路はハイ・インピーダンス状態となる。
ハイ・インピーダンス状態の間、プルアップ回路２００
に任意の電流を供給すること無しに、ノードが外部回路
により制御され得る。
に、プルアップ・ノード２１６がハイの既知の状態に初
期化するように設計される。プルアップ・ノード２１６
は、それがプルダウンされるまで、ハイに維持される。
プルダウンされると、パワー・サイクルにより再初期化
されるまで、回路はハイ・インピーダンス状態となる。
ハイ・インピーダンス状態の間、プルアップ回路２００
に任意の電流を供給すること無しに、ノードが外部回路
により制御され得る。
【００２４】回路１００の場合同様、回路２００は好適
には、正しい状態にパワーアップすることを容易にする
ために、幾つかのトランジスタが高いしきい値電圧を有
するように構成される。特に、トランジスタ２０４、２
０６及び２０８は、好適には高いしきい値電圧を有す
る。この高いしきい値電圧は、好適には相補ゲート・ド
ーピングの使用により容易に実現されるが、他の技術に
よっても達成され得る。
には、正しい状態にパワーアップすることを容易にする
ために、幾つかのトランジスタが高いしきい値電圧を有
するように構成される。特に、トランジスタ２０４、２
０６及び２０８は、好適には高いしきい値電圧を有す
る。この高いしきい値電圧は、好適には相補ゲート・ド
ーピングの使用により容易に実現されるが、他の技術に
よっても達成され得る。
【００２５】回路２００がパワーアップされるとき、信
号ノードがそれらのゲートを通じる容量結合により、電
源定格の約半分に立ち上がる。トランジスタ２１０、２
１２及び２０２は低いしきい値電圧を有するので、これ
らはパワーアップ時に最初に導通するように保証され、
このことは他のトランジスタをオフさせる。その結果、
ノード２２０及びノード２２２がハイになる。ノード２
２２がロウのとき、トランジスタ２１４が導通し、プル
アップ・ノード２１６をハイにする。
号ノードがそれらのゲートを通じる容量結合により、電
源定格の約半分に立ち上がる。トランジスタ２１０、２
１２及び２０２は低いしきい値電圧を有するので、これ
らはパワーアップ時に最初に導通するように保証され、
このことは他のトランジスタをオフさせる。その結果、
ノード２２０及びノード２２２がハイになる。ノード２
２２がロウのとき、トランジスタ２１４が導通し、プル
アップ・ノード２１６をハイにする。
【００２６】回路２００が初期化された後、プルアップ
・ノード２１６はプルダウンされ得る。プルアップ・ノ
ード２１６をプルダウンすると、トランジスタ２１２が
ターンオフし、トランジスタ２０８がターンオンする。
その結果、ノード２２２がハイになる。インバータ２０
１において、トランジスタ２０４がターンオンし、ノー
ド２２０をロウに引っ張る。ノード２２０がロウになる
とき、トランジスタ２１０がターンオフされる。従っ
て、プルアップ・ノード２１６が再度ハイになるとき、
回路２００は状態を変化しない。特に、プルアップ・ノ
ード２１６をハイに引っ張ることにより、たとえトラン
ジスタ２１２が再度反転され、導通しても、このことは
単にノード２２４をグラウンドに引っ張るだけで、ノー
ド２２２はロウを維持する。なぜなら、トランジスタ２
１０がオフを維持するからである。ノード２２２がハイ
のとき、トランジスタ２１４はターンオフされる。トラ
ンジスタ２１４がオフのとき、プルアップ・ノード２１
６は開回路として振る舞い、それに接続される素子に影
響しない。従って、プルアップ回路２００はテスト及び
他の目的のために、ノードを既知の状態に設定するため
に非常に有用であり、プルアップ・ノード２１６が１度
ロウに駆動されると、プルアップ回路が効果的に不能に
なる。
・ノード２１６はプルダウンされ得る。プルアップ・ノ
ード２１６をプルダウンすると、トランジスタ２１２が
ターンオフし、トランジスタ２０８がターンオンする。
その結果、ノード２２２がハイになる。インバータ２０
１において、トランジスタ２０４がターンオンし、ノー
ド２２０をロウに引っ張る。ノード２２０がロウになる
とき、トランジスタ２１０がターンオフされる。従っ
て、プルアップ・ノード２１６が再度ハイになるとき、
回路２００は状態を変化しない。特に、プルアップ・ノ
ード２１６をハイに引っ張ることにより、たとえトラン
ジスタ２１２が再度反転され、導通しても、このことは
単にノード２２４をグラウンドに引っ張るだけで、ノー
ド２２２はロウを維持する。なぜなら、トランジスタ２
１０がオフを維持するからである。ノード２２２がハイ
のとき、トランジスタ２１４はターンオフされる。トラ
ンジスタ２１４がオフのとき、プルアップ・ノード２１
６は開回路として振る舞い、それに接続される素子に影
響しない。従って、プルアップ回路２００はテスト及び
他の目的のために、ノードを既知の状態に設定するため
に非常に有用であり、プルアップ・ノード２１６が１度
ロウに駆動されると、プルアップ回路が効果的に不能に
なる。
【００２７】図３を参照しながら、回路２００の動作に
ついて、インバータ２０１及びＮＡＮＤ回路２０３に関
連して述べることにする。ノード２２０はインバータ回
路２０１の出力であり、ＮＡＮＤ回路２０３の第１の入
力に接続される。同様に、ノード２２２はＮＡＮＤ回路
２０３の出力であり、プルアップ・ノード２１６はＮＡ
ＮＤ回路２０３の第２の入力に接続される。回路２００
のパワーアップ時、ＮＡＮＤ回路２０３の入力は両方と
もハイとなり、このことがＮＡＮＤ回路２０３の出力を
ロウにする。その結果、トランジスタ２１４がターンオ
ンし、プルアップ・ノード２１６をハイに保持する。従
って、パワーアップ時、回路２００は自動的にターンオ
ンし、プルアップ・ノード２１６をハイに駆動する。
ついて、インバータ２０１及びＮＡＮＤ回路２０３に関
連して述べることにする。ノード２２０はインバータ回
路２０１の出力であり、ＮＡＮＤ回路２０３の第１の入
力に接続される。同様に、ノード２２２はＮＡＮＤ回路
２０３の出力であり、プルアップ・ノード２１６はＮＡ
ＮＤ回路２０３の第２の入力に接続される。回路２００
のパワーアップ時、ＮＡＮＤ回路２０３の入力は両方と
もハイとなり、このことがＮＡＮＤ回路２０３の出力を
ロウにする。その結果、トランジスタ２１４がターンオ
ンし、プルアップ・ノード２１６をハイに保持する。従
って、パワーアップ時、回路２００は自動的にターンオ
ンし、プルアップ・ノード２１６をハイに駆動する。
【００２８】プルアップ・ノード２１６がプルダウンさ
れるとき、ＮＡＮＤ回路２０３への第２の入力がロウに
引っ張られる。その結果、ＮＡＮＤ回路２０３の出力
（ノード２２２）がハイになる。これにより、トランジ
スタ２１４がターンオフし、プルアップ・ノード２１６
がフローティングになる。ＮＡＮＤ回路２０３の出力は
インバータ２０１の入力に帰還されるので、ノード２２
０がロウになる。ノード２２０上のロウ入力は、ＮＡＮ
Ｄ回路２０３の出力をハイに維持し、このことがノード
２２０上の入力をロウに維持する。従って、外部回路に
より、プルアップ・ノード２１６をロウに駆動すると、
プルアップ回路２００を不能にする。
れるとき、ＮＡＮＤ回路２０３への第２の入力がロウに
引っ張られる。その結果、ＮＡＮＤ回路２０３の出力
（ノード２２２）がハイになる。これにより、トランジ
スタ２１４がターンオフし、プルアップ・ノード２１６
がフローティングになる。ＮＡＮＤ回路２０３の出力は
インバータ２０１の入力に帰還されるので、ノード２２
０がロウになる。ノード２２０上のロウ入力は、ＮＡＮ
Ｄ回路２０３の出力をハイに維持し、このことがノード
２２０上の入力をロウに維持する。従って、外部回路に
より、プルアップ・ノード２１６をロウに駆動すると、
プルアップ回路２００を不能にする。
【００２９】プルアップ・ノード２１６が外部的に再度
プルアップされると、ＮＡＮＤ回路２０３への第２の入
力がハイに引っ張られる。しかしながら、第１の入力
（ノード２２０）がロウを維持するので、ＮＡＮＤ２０
３の出力（ノード２２２）はハイを維持し、トランジス
タ２１４はオフを維持する。従って、プルアップ・ノー
ド２１６がプルダウンされた後、再度それをプルアップ
しても、ＮＡＮＤ回路２０３及びインバータ２０１によ
り形成されるラッチの状態に影響しない。
プルアップされると、ＮＡＮＤ回路２０３への第２の入
力がハイに引っ張られる。しかしながら、第１の入力
（ノード２２０）がロウを維持するので、ＮＡＮＤ２０
３の出力（ノード２２２）はハイを維持し、トランジス
タ２１４はオフを維持する。従って、プルアップ・ノー
ド２１６がプルダウンされた後、再度それをプルアップ
しても、ＮＡＮＤ回路２０３及びインバータ２０１によ
り形成されるラッチの状態に影響しない。
【００３０】図４を参照すると、図４はプルダウン回路
３００の構成図を示す。一般に、プルダウン回路３００
は、ラッチとして一緒に結合されるインバータ３０１及
びＮＯＲ回路３０３を含む。インバータ３０１はトラン
ジスタ３０２及び３０４を含み、トランジスタ３０２は
好適にはＰチャネル・トランジスタを含み、トランジス
タ３０４は好適にはＮチャネル・トランジスタを含む。
ＮＯＲ回路３０３はトランジスタ３０６、３０８、３１
０及び３１２を含む。トランジスタ３０６及び３０８
は、好適にはＰチャネル・トランジスタであり、トラン
ジスタ３１０及び３１２は、好適にはＮチャネル・トラ
ンジスタである。プルダウン回路３００は更に、レベル
設定トランジスタ３１４を含み、この実施例では、プル
ダウン・トランジスタ３１４がそれに相当する。プルダ
ウン・トランジスタ３１４は好適にはＮチャネル素子を
含み、そのドレインはプルダウン・ノード３１６に接続
される。
３００の構成図を示す。一般に、プルダウン回路３００
は、ラッチとして一緒に結合されるインバータ３０１及
びＮＯＲ回路３０３を含む。インバータ３０１はトラン
ジスタ３０２及び３０４を含み、トランジスタ３０２は
好適にはＰチャネル・トランジスタを含み、トランジス
タ３０４は好適にはＮチャネル・トランジスタを含む。
ＮＯＲ回路３０３はトランジスタ３０６、３０８、３１
０及び３１２を含む。トランジスタ３０６及び３０８
は、好適にはＰチャネル・トランジスタであり、トラン
ジスタ３１０及び３１２は、好適にはＮチャネル・トラ
ンジスタである。プルダウン回路３００は更に、レベル
設定トランジスタ３１４を含み、この実施例では、プル
ダウン・トランジスタ３１４がそれに相当する。プルダ
ウン・トランジスタ３１４は好適にはＮチャネル素子を
含み、そのドレインはプルダウン・ノード３１６に接続
される。
【００３１】プルダウン回路３００はパワーアップ時
に、プルダウン・ノード３１６がロウの既知の状態に初
期化するように設計される。プルダウン・ノード３１６
は、それがプルアップされるまで、ロウに維持され、ト
ランジスタ３１４はパワーが巡回されるまで、不能にさ
れる。
に、プルダウン・ノード３１６がロウの既知の状態に初
期化するように設計される。プルダウン・ノード３１６
は、それがプルアップされるまで、ロウに維持され、ト
ランジスタ３１４はパワーが巡回されるまで、不能にさ
れる。
【００３２】回路１００及び２００の場合同様、回路３
００は好適には、所望の状態にパワーアップすることを
容易にするために、幾つかのトランジスタが高いしきい
値電圧を有するように構成される。特に、トランジスタ
３０２、３１０及び３１２は、好適には高いしきい値電
圧を有する。再度、この高いしきい値電圧は、好適には
相補ゲート・ドーピングの使用により容易に実現される
が、他の技術によっても達成され得る。
００は好適には、所望の状態にパワーアップすることを
容易にするために、幾つかのトランジスタが高いしきい
値電圧を有するように構成される。特に、トランジスタ
３０２、３１０及び３１２は、好適には高いしきい値電
圧を有する。再度、この高いしきい値電圧は、好適には
相補ゲート・ドーピングの使用により容易に実現される
が、他の技術によっても達成され得る。
【００３３】回路３００がパワーアップされるとき、信
号ノードがそれらのゲートを通じる容量結合により、電
源定格の約半分に立ち上がる。トランジスタ３０４、３
０６及び３０８は低いしきい値電圧を有するので、これ
らはパワーアップ時に最初に導通するように保証され、
このことは他のトランジスタをオフさせる。その結果、
ノード３２０がロウ、ノード３２２がハイになる。ノー
ド３２２がハイのとき、トランジスタ３１４が導通し、
プルダウン・ノード３１６をロウにする。
号ノードがそれらのゲートを通じる容量結合により、電
源定格の約半分に立ち上がる。トランジスタ３０４、３
０６及び３０８は低いしきい値電圧を有するので、これ
らはパワーアップ時に最初に導通するように保証され、
このことは他のトランジスタをオフさせる。その結果、
ノード３２０がロウ、ノード３２２がハイになる。ノー
ド３２２がハイのとき、トランジスタ３１４が導通し、
プルダウン・ノード３１６をロウにする。
【００３４】回路３００が初期化された後、プルダウン
・ノード３１６はプルアップされ得る（すなわちハイに
駆動される）。プルダウン・ノード３１６をプルアップ
すると、トランジスタ３０６がターンオフし、トランジ
スタ３１２がターンオンする。その結果、ノード３２２
がロウになる。インバータ３０１において、トランジス
タ３０４がターンオフし、トランジスタ３０２がターン
オンし、ノード３２０をハイに引っ張る。ノード３２０
がハイになるとき、トランジスタ３０８がターンオフさ
れる。従って、プルダウン・ノード３１６が再度ロウに
なるとき、回路３００は影響を受けない。特に、プルダ
ウン・ノード３１６がロウに駆動されるときに、たとえ
トランジスタ３０６がターンオンしても、このことは単
にノード３２４をハイに引っ張り、ノード３２２はロウ
を維持する。ノード３２２がロウのとき、トランジスタ
３１４はターンオフされる。トランジスタ３１４がオフ
のとき、プルダウン・ノード３１６は開回路として振る
舞い、それに接続される素子に影響しない。
・ノード３１６はプルアップされ得る（すなわちハイに
駆動される）。プルダウン・ノード３１６をプルアップ
すると、トランジスタ３０６がターンオフし、トランジ
スタ３１２がターンオンする。その結果、ノード３２２
がロウになる。インバータ３０１において、トランジス
タ３０４がターンオフし、トランジスタ３０２がターン
オンし、ノード３２０をハイに引っ張る。ノード３２０
がハイになるとき、トランジスタ３０８がターンオフさ
れる。従って、プルダウン・ノード３１６が再度ロウに
なるとき、回路３００は影響を受けない。特に、プルダ
ウン・ノード３１６がロウに駆動されるときに、たとえ
トランジスタ３０６がターンオンしても、このことは単
にノード３２４をハイに引っ張り、ノード３２２はロウ
を維持する。ノード３２２がロウのとき、トランジスタ
３１４はターンオフされる。トランジスタ３１４がオフ
のとき、プルダウン・ノード３１６は開回路として振る
舞い、それに接続される素子に影響しない。
【００３５】回路３００はプルアップ回路２００と同様
に動作する。特に、この素子は、プルダウン・ノード３
１６がロウに引っ張られる初期状態にパワーアップし、
プルダウン・ノード３１６がハイに駆動されるとき、回
路３００はパワーが巡回されるまで、ハイ・インピーダ
ンス状態を維持する。
に動作する。特に、この素子は、プルダウン・ノード３
１６がロウに引っ張られる初期状態にパワーアップし、
プルダウン・ノード３１６がハイに駆動されるとき、回
路３００はパワーが巡回されるまで、ハイ・インピーダ
ンス状態を維持する。
【００３６】図５を参照しながら、回路３００の動作に
ついて、インバータ３０１及びＮＯＲ回路３０３に関連
して述べることにする。ノード３２０はインバータ回路
３０１の出力であり、ＮＯＲ回路３０３の第１の入力に
接続される。同様に、ノード３２２はＮＯＲ回路３０３
の出力であり、インバータ３０１の入力及びトランジス
タ３１４のゲートに接続される。トランジスタ３１４の
ドレインは、プルダウン・ノード３１６及びＮＯＲ回路
３０３の第２の入力に接続される。回路３００のパワー
アップ時、ＮＯＲ回路３０３の入力は両方ともロウとな
り、このことがＮＯＲ回路３０３の出力をハイにする。
その結果、トランジスタ３１４が導通し、プルダウン・
ノード３１６をロウに保持する。従って、パワーアップ
時、回路３００は自動的にターンオンし、プルダウン・
ノード３１６がロウに引っ張られる。
ついて、インバータ３０１及びＮＯＲ回路３０３に関連
して述べることにする。ノード３２０はインバータ回路
３０１の出力であり、ＮＯＲ回路３０３の第１の入力に
接続される。同様に、ノード３２２はＮＯＲ回路３０３
の出力であり、インバータ３０１の入力及びトランジス
タ３１４のゲートに接続される。トランジスタ３１４の
ドレインは、プルダウン・ノード３１６及びＮＯＲ回路
３０３の第２の入力に接続される。回路３００のパワー
アップ時、ＮＯＲ回路３０３の入力は両方ともロウとな
り、このことがＮＯＲ回路３０３の出力をハイにする。
その結果、トランジスタ３１４が導通し、プルダウン・
ノード３１６をロウに保持する。従って、パワーアップ
時、回路３００は自動的にターンオンし、プルダウン・
ノード３１６がロウに引っ張られる。
【００３７】プルダウン・ノード３１６がハイに駆動さ
れるとき、ＮＯＲ回路３０３への第２の入力がハイに駆
動される。その結果、ＮＯＲ回路３０３の出力（ノード
３２２）がロウになる。これにより、トランジスタ３１
４がターンオフし、プルダウン・ノード３１６がフロー
ティングになる。ＮＯＲ回路３０３の出力はインバータ
３０１の入力に帰還されるので、ノード３２０がハイに
駆動され、それによりＮＯＲ回路３０３が安定状態に維
持され、プルダウン・ノード３１６が非駆動状態に維持
される。従って、プルダウン回路３００は、パワーアッ
プ時に信号をロウ状態に初期化するのに有用であり、し
かもノードをハイに駆動することにより、容易に不能に
され得る。
れるとき、ＮＯＲ回路３０３への第２の入力がハイに駆
動される。その結果、ＮＯＲ回路３０３の出力（ノード
３２２）がロウになる。これにより、トランジスタ３１
４がターンオフし、プルダウン・ノード３１６がフロー
ティングになる。ＮＯＲ回路３０３の出力はインバータ
３０１の入力に帰還されるので、ノード３２０がハイに
駆動され、それによりＮＯＲ回路３０３が安定状態に維
持され、プルダウン・ノード３１６が非駆動状態に維持
される。従って、プルダウン回路３００は、パワーアッ
プ時に信号をロウ状態に初期化するのに有用であり、し
かもノードをハイに駆動することにより、容易に不能に
され得る。
【００３８】プルダウン・ノード３１６が外部的に再度
プルダウンされると、ＮＯＲ回路３０３への第２の入力
がロウに引っ張られる。しかしながら、第１の入力（ノ
ード３２０）がハイを維持するので、ＮＯＲ３０３の出
力（ノード３２２）はロウを維持し、トランジスタ３１
４はオフを維持する。従って、プルダウン・ノード３１
６がプルアップされた後、再度それをプルダウンして
も、ＮＯＲ回路３０３の状態に影響を与えない。
プルダウンされると、ＮＯＲ回路３０３への第２の入力
がロウに引っ張られる。しかしながら、第１の入力（ノ
ード３２０）がハイを維持するので、ＮＯＲ３０３の出
力（ノード３２２）はロウを維持し、トランジスタ３１
４はオフを維持する。従って、プルダウン・ノード３１
６がプルアップされた後、再度それをプルダウンして
も、ＮＯＲ回路３０３の状態に影響を与えない。
【００３９】従って、本発明の第１の実施例では、回路
のプルアップ及びプルダウン・ノードがトグルされ、そ
れぞれアップまたはダウン状態を維持する。第２の実施
例では、プルアップ（またはプルダウン）回路がラッチ
回路を含み、これがパワーアップ時にプルアップ状態
（またはプルダウン状態）にセットされるように保証さ
れ、通常は正規の漏洩電流を越えるＤＣ電流を引き込ま
ない。この実施例は更に、プルアップ・ノードがロウに
駆動される（またはプルダウン・ノードがハイに駆動さ
れる）場合、出力トランジスタがターンオフし、パワー
が巡回されるまで、オフ状態を維持することを保証す
る。
のプルアップ及びプルダウン・ノードがトグルされ、そ
れぞれアップまたはダウン状態を維持する。第２の実施
例では、プルアップ（またはプルダウン）回路がラッチ
回路を含み、これがパワーアップ時にプルアップ状態
（またはプルダウン状態）にセットされるように保証さ
れ、通常は正規の漏洩電流を越えるＤＣ電流を引き込ま
ない。この実施例は更に、プルアップ・ノードがロウに
駆動される（またはプルダウン・ノードがハイに駆動さ
れる）場合、出力トランジスタがターンオフし、パワー
が巡回されるまで、オフ状態を維持することを保証す
る。
【００４０】本発明は特に、好適な実施例に関連して述
べられてきたが、当業者には、本発明の趣旨から逸脱す
ること無しに、その形態及び詳細に関する様々な変更が
可能であることが理解されよう。また、様々な導体が図
面では単線として示されたが、これらは制限的な意味で
示されたものではなく、複数の導体を含んでもよい。
べられてきたが、当業者には、本発明の趣旨から逸脱す
ること無しに、その形態及び詳細に関する様々な変更が
可能であることが理解されよう。また、様々な導体が図
面では単線として示されたが、これらは制限的な意味で
示されたものではなく、複数の導体を含んでもよい。
【００４１】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４２】（１）ノードの論理レベルを設定する回路
であって、出力が第１の状態にパワーアップするように
構成されるラッチ回路を含み、前記ラッチ回路の出力が
前記ノードに接続され、前記ラッチ回路の出力が前記第
１の状態のとき、前記ノードを第１の論理レベルに駆動
し、前記ノードが外部的に第２の論理レベルに駆動され
るとき、前記ラッチ回路の出力が第２の状態に切り替え
られる、回路。 （２）前記第１の状態が、前記ラッチ回路出力がロウで
あることを含み、前記第２の状態が、前記ラッチ回路出
力がハイであることを含み、前記第１の論理レベルがロ
ウ論理レベルを含み、前記ラッチ回路出力が前記第２の
状態のとき、前記ラッチ回路出力が前記ノードをハイ論
理レベルに駆動する、前記（１）記載のレベル設定回
路。 （３）前記第１の状態が、前記ラッチ回路出力がハイで
あることを含み、前記第２の状態が、前記ラッチ回路出
力がロウであることを含み、前記第１の論理レベルがハ
イ論理レベルを含み、前記ラッチ回路出力が前記第２の
状態のとき、前記ラッチ回路出力が前記ノードをロウ論
理レベルに駆動する、前記（１）記載のレベル設定回
路。 （４）前記第１の状態が、前記ラッチ回路出力がロウで
あることを含み、前記第２の状態が、前記ラッチ回路出
力がハイであることを含み、前記第１の論理レベルがハ
イ論理レベルを含み、前記第２の論理レベルがロウ論理
レベルを含み、前記ラッチ回路出力が前記第２の状態の
とき、前記ノードが前記レベル設定回路により駆動され
ない、前記（１）記載のレベル設定回路。 （５）前記第１の状態が、前記ラッチ回路出力がハイで
あることを含み、前記第２の状態が、前記ラッチ回路出
力がロウであることを含み、前記第１の論理レベルがロ
ウ論理レベルを含み、前記第２の論理レベルがハイ論理
レベルを含み、前記ラッチ回路出力が前記第２の状態の
とき、前記ノードが前記レベル設定回路により駆動され
ない、前記（１）記載のレベル設定回路。 （６）前記ラッチ回路が相互結合ラッチ回路を含む、前
記（１）記載のレベル設定回路。 （７）前記相互結合ラッチ回路が、 ａ）直列に接続される第１及び第２のトランジスタであ
って、前記第１のトランジスタが前記第２のトランジス
タよりも低いしきい値電圧を有する、第１及び第２のト
ランジスタと、 ｂ）直列に接続される第３及び第４のトランジスタであ
って、前記第４のトランジスタが前記第３のトランジス
タよりも低いしきい値電圧を有する、第３及び第４のト
ランジスタと、を含む、前記（６）記載のレベル設定回
路。 （８）レベル設定トランジスタを含み、前記ラッチ回路
出力が前記レベル設定トランジスタを通じ前記ノードに
接続される、前記（１）記載のレベル設定回路。 （９）前記ラッチ回路が、 ａ）入力及び出力を有するインバータと、 ｂ）第１の入力、第２の入力、及び出力を有するＮＡＮ
Ｄ回路であって、前記第１の入力が前記インバータの前
記出力に接続され、前記ＮＡＮＤ回路の前記出力が前記
ラッチ回路出力であり、前記インバータ入力に接続さ
れ、前記ＮＡＮＤ回路の前記第２の入力が前記ノードに
接続される、ＮＡＮＤ回路と、を含む、前記（１）記載
のレベル設定回路。 （１０）前記ラッチ回路がゲート及びドレインを有する
レベル設定トランジスタを含み、前記ゲートが前記ＮＡ
ＮＤ回路の前記出力に接続され、前記ドレインが前記ノ
ード及び前記ＮＡＮＤ回路の前記第２の入力に接続され
る、前記（９）記載のレベル設定回路。 （１１）前記レベル設定トランジスタがＰタイプ・トラ
ンジスタであり、前記第１の状態が前記ラッチ回路出力
がロウであることを含み、前記第２の状態が前記ラッチ
回路出力がハイであることを含み、前記第１の論理レベ
ルがハイ論理レベルを含み、前記第２の論理レベルがロ
ウ論理レベルを含み、前記ラッチ回路出力が前記第２の
状態のとき、前記Ｐタイプ・トランジスタがターンオフ
される、前記（１０）記載のレベル設定回路。 （１２）ｉ）前記インバータが、直列に接続される第１
及び第２のトランジスタを含み、前記第２のトランジス
タが前記第１のトランジスタよりも低いしきい値電圧を
有し、 ｉｉ）前記ＮＡＮＤ回路が第３、第４、第５及び第６の
トランジスタを含み、前記第３及び第４のトランジスタ
が互いに並列に、且つ前記第５及び第６のトランジスタ
と直列に接続され、前記第５及び第６のトランジスタ
が、前記第３及び第４のトランジスタよりも低いしきい
値電圧を有する、前記（１０）記載のレベル設定回路。 （１３）前記ラッチ回路が、 ａ）入力及び出力を有するインバータと、 ｂ）第１の入力、第２の入力、及び出力を有するＮＯＲ
回路であって、前記第１の入力が前記インバータの前記
出力に接続され、前記ＮＯＲ回路の前記出力が前記ラッ
チ回路出力であり、前記インバータ入力に接続され、前
記ＮＯＲ回路の前記第２の入力が前記ノードに接続され
る、ＮＯＲ回路と、を含む、前記（１）記載のレベル設
定回路。 （１４）前記ラッチ回路がゲート及びドレインを有する
レベル設定トランジスタを含み、前記ゲートが前記ＮＯ
Ｒ回路の前記出力に接続され、前記ドレインが前記ノー
ド及び前記ＮＯＲ回路の前記第２の入力に接続される、
前記（１３）記載のレベル設定回路。 （１５）前記レベル設定トランジスタがＮタイプ・トラ
ンジスタであり、前記第１の状態が前記ラッチ回路出力
がハイであることを含み、前記第２の状態が前記ラッチ
回路出力がロウであることを含み、前記第１の論理レベ
ルがロウ論理レベルを含み、前記第２の論理レベルがハ
イ論理レベルを含み、前記ラッチ回路出力が前記第２の
状態のとき、前記Ｎタイプ・トランジスタがターンオフ
される、前記（１４）記載のレベル設定回路。 （１６）ｉ）前記インバータが、直列に接続される第１
及び第２のトランジスタを含み、前記第２のトランジス
タが前記第１のトランジスタよりも低いしきい値電圧を
有し、 ｉｉ）前記ＮＯＲ回路が第３、第４、第５及び第６のト
ランジスタを含み、前記第５及び第６のトランジスタが
互いに並列に、且つ前記第３及び第４のトランジスタと
直列に接続され、前記第３及び第４のトランジスタが、
前記第５及び第６のトランジスタよりも低いしきい値電
圧を有する、前記（１４）記載のレベル設定回路。 （１７）プルアップ／プルダウン回路であって、 ａ）第１の供給電位と第２の供給電位との間に直列に接
続される第１のトランジスタ及び第２のトランジスタで
あって、前記第１のトランジスタが前記第２のトランジ
スタよりも低いしきい値電圧を有する、第１及び第２の
トランジスタと、 ｂ）前記第１の供給電位と前記第２の供給電位との間に
直列に接続される第３のトランジスタ及び第４のトラン
ジスタであって、前記第４のトランジスタが前記第３の
トランジスタよりも低いしきい値電圧を有する、第３及
び第４のトランジスタと、 ｃ）前記第３及び第４のトランジスタのゲートに接続さ
れる、前記第１及び第２のトランジスタ間のプルアップ
・ノードと、 ｄ）前記第１及び第２のトランジスタのゲートに接続さ
れる、前記第３及び第４のトランジスタ間のプルダウン
・ノードと、 を含み、前記プルアップ／プルダウン回路のパワーアッ
プ時に、前記プルアップ・ノードがハイに、前記プルダ
ウン・ノードがロウに遷移する、回路。 （１８）前記第１及び第３のトランジスタがＰタイプ・
トランジスタであり、前記第２及び第４のトランジスタ
がＮタイプ・トランジスタである、前記（１７）記載の
回路。 （１９）パワーアップ時に最小のＤＣ静止電流により、
回路ノードを所定の第１の状態に駆動し、パワーアップ
後に駆動を中断する方法であって、 ａ）前記回路ノードに接続される出力を有するラッチ回
路を提供するステップと、 ｂ）前記ラッチ回路のパワーアップ時に、前記出力が前
記回路ノードを前記第１の状態に駆動するように、前記
ラッチ回路をパワーアップするステップと、 ｃ）前記ラッチ回路が前記回路ノードを前記第１の状態
に駆動するのを中断するように、前記回路ノードを第２
の状態に外部的に駆動するステップと、を含む、方法。 （２０）前記回路が、 ｉ）第１の供給電位と第２の供給電位との間に直列に接
続される第１のＰタイプ・トランジスタ及び第２のＮタ
イプ・トランジスタであって、前記第１のＰタイプ・ト
ランジスタが前記第２のＮタイプ・トランジスタよりも
低いしきい値電圧を有する、前記第１のＰタイプ・トラ
ンジスタ及び第２のＮタイプ・トランジスタと、 ｉｉ）前記第１の供給電位と前記第２の供給電位との間
に直列に接続される第３のＰタイプ・トランジスタ及び
第４のＮタイプ・トランジスタであって、前記第４のＮ
タイプ・トランジスタが前記第３のＰタイプ・トランジ
スタよりも低いしきい値電圧を有する、第３のＰタイプ
・トランジスタ及び第４のＮタイプ・トランジスタと、 ｉｉｉ）前記第３のＰタイプ・トランジスタ及び前記第
４のＮタイプ・トランジスタのゲートに接続される、前
記第１のＰタイプ・トランジスタ及び前記第２のＮタイ
プ・トランジスタ間のプルアップ・ノードと、 ｉｖ）前記第１のＰタイプ・トランジスタ及び前記第２
のＮタイプ・トランジスタのゲートに接続される、前記
第３のＰタイプ・トランジスタ及び前記第４のＮタイプ
・トランジスタ間のプルダウン・ノードと、を含む、前
記（１９）記載の方法。 （２１）前記回路ノードがプルアップ・ノードに接続さ
れ、前記第１の状態が前記回路ノードがロウに駆動され
ることを含み、前記ラッチ回路が前記回路ノードを前記
第１の状態に駆動するのを中断するとき、前記回路ノー
ドがハイに駆動される、前記（２０）記載の方法。 （２２）前記回路ノードがプルアップ・ノードに接続さ
れ、前記第１の状態が前記回路ノードがハイに駆動され
ることを含み、前記ラッチ回路が前記回路ノードを前記
第１の状態に駆動するのを中断するとき、前記回路ノー
ドがロウに駆動される、前記（２０）記載の方法。 （２３）前記ラッチ回路が、 ｉ）入力及び出力を有するインバータと、 ｉｉ）第１の入力、第２の入力、及び出力を有するＮＡ
ＮＤ回路であって、前記第１の入力が前記インバータの
前記出力に接続され、前記ＮＡＮＤ回路の前記出力が前
記インバータの前記入力に接続される、ＮＡＮＤ回路
と、 ｉｉｉ）ゲート及びドレインを有するプルアップ・トラ
ンジスタであって、前記プルアップ・トランジスタの前
記ゲートが、前記ＮＡＮＤ回路の前記出力に接続され、
前記プルアップ・トランジスタの前記ドレインが、前記
回路ノード及び前記ＮＡＮＤ回路の前記第２の入力に接
続される、プルアップ・トランジスタと、を含み、前記
インバータがその出力がハイの状態にパワーアップし、
前記ＮＡＮＤ回路が、その出力がロウの状態にパワーア
ップすることにより、パワーアップ時に、前記プルアッ
プ・トランジスタがターンオンされ、前記回路ノードが
ハイに駆動される、前記（１９）記載の方法。 （２４）前記回路ノードを第２の状態に外部的に駆動す
るステップが、前記回路ノードをロウに外部的に駆動す
るステップを含み、前記ＮＡＮＤ回路の前記第２の入力
がロウに駆動され、前記ＮＡＮＤ回路の前記出力がハイ
に駆動され、前記プルアップ・トランジスタがターンオ
フされ、前記インバータの前記入力がハイに駆動され
る、前記（２３）記載の方法。 （２５）前記ラッチ回路が、 ｉ）入力及び出力を有するインバータと、 ｉｉ）第１の入力、第２の入力、及び出力を有するＮＯ
Ｒ回路であって、前記第１の入力が前記インバータの前
記出力に接続され、前記ＮＯＲ回路の前記出力が前記イ
ンバータの前記入力に接続される、ＮＯＲ回路と、 ｉｉｉ）ゲート及びドレインを有するプルダウン・トラ
ンジスタであって、前記プルダウン・トランジスタの前
記ゲートが、前記ＮＯＲ回路の前記出力に接続され、前
記プルダウン・トランジスタの前記ドレインが、前記回
路ノード及び前記ＮＯＲ回路の前記第２の入力に接続さ
れる、プルダウン・トランジスタと、を含み、前記イン
バータがその出力がロウの状態にパワーアップし、前記
ＮＯＲ回路がその出力がハイの状態にパワーアップする
ことにより、パワーアップ時に、前記プルダウン・トラ
ンジスタがターンオンされ、前記回路ノードがロウに駆
動される、前記（１９）記載の方法。 （２６）前記回路ノードを第２の状態に外部的に駆動す
るステップが、前記回路ノードをハイに外部的に駆動す
るステップを含み、前記ＮＯＲ回路の前記第２の入力が
ハイに駆動され、前記ＮＯＲ回路の前記出力がロウに駆
動され、前記プルダウン・トランジスタがターンオフさ
れ、前記インバータの前記入力がロウに駆動される、前
記（２５）記載の方法。 （２７）プルアップ回路であって、 ａ）入力及び出力を有するインバータと、 ｂ）第１の入力、第２の入力、及び出力を有するＮＡＮ
Ｄ回路であって、前記第１の入力が前記インバータの前
記出力に接続され、前記ＮＡＮＤ回路の前記出力が前記
インバータの前記入力に接続される、ＮＡＮＤ回路と、 ｃ）ゲート及びドレインを有するプルアップ・トランジ
スタであって、前記プルアップ・トランジスタの前記ゲ
ートが、前記ＮＡＮＤ回路の前記出力に接続され、前記
プルアップ・トランジスタの前記ドレインが、プルアッ
プ・ノード及び前記ＮＡＮＤ回路の前記第２の入力に接
続される、プルアップ・トランジスタと、を含み、 ｄ）前記インバータがその出力がハイの状態にパワーア
ップし、前記ＮＡＮＤ回路がその出力がロウの状態にパ
ワーアップするように構成されることにより、パワーア
ップ時に、前記プルアップ・トランジスタがターンオン
され、前記プルアップ・ノードがハイに駆動される、プ
ルアップ回路。 （２８）前記インバータが、直列に接続される第１のト
ランジスタ及び第２のトランジスタを含み、前記第２の
トランジスタが前記第１のトランジスタよりも低いしき
い値電圧を有する、前記（２７）記載のプルアップ回
路。 （２９）前記ＮＡＮＤ回路が第３、第４、第５及び第６
のトランジスタを含み、前記第３及び第４のトランジス
タが互いに並列に、且つ前記第５及び第６のトランジス
タと直列に接続され、前記第５及び第６のトランジスタ
が、前記第３及び第４のトランジスタよりも低いしきい
値電圧を有する、前記（２７）記載のプルアップ回路。 （３０）プルアップ回路であって、 ａ）入力及び出力を有し、直列に接続される第１及び第
２のトランジスタを含むインバータであって、前記第２
のトランジスタが前記第１のトランジスタよりも低いし
きい値電圧を有することにより、前記プルアップ回路の
パワーアップ時に、前記インバータ出力がハイに遷移す
る、インバータと、 ｂ）第１の入力、第２の入力、及び出力を有するＮＡＮ
Ｄ回路であって、前記ＮＡＮＤ回路の前記出力が前記イ
ンバータ入力に接続され、前記第１の入力が前記インバ
ータの前記出力を受信し、前記ＮＡＮＤ回路が第３、第
４、第５及び第６のトランジスタを含み、前記第３及び
第４のトランジスタが互いに並列に、且つ前記第５及び
第６のトランジスタと直列に接続され、前記第５及び第
６のトランジスタが、前記第３及び第４のトランジスタ
よりも低いしきい値電圧を有し、前記プルアップ回路の
パワーアップ時に、前記ＮＡＮＤ回路出力がロウに遷移
する、ＮＡＮＤ回路と、 ｃ）プルアップ・トランジスタであって、前記プルアッ
プ・トランジスタの前記ゲートが、前記ＮＡＮＤ回路の
前記出力に接続され、前記プルアップ・トランジスタが
前記プルアップ回路のパワーアップ時に導通し、前記プ
ルアップ・トランジスタの前記ドレインが、プルアップ
・ノード及び前記ＮＡＮＤ回路の前記第２の入力に接続
される、プルアップ・トランジスタと、を含む、プルア
ップ回路。 （３１）プルダウン回路であって、 ａ）入力及び出力を有するインバータと、 ｂ）第１の入力、第２の入力、及び出力を有するＮＯＲ
回路であって、前記第１の入力が前記インバータの前記
出力に接続され、前記ＮＯＲ回路の前記出力が前記イン
バータの前記入力に接続される、ＮＯＲ回路と、 ｃ）ゲート及びドレインを有するプルダウン・トランジ
スタであって、前記プルダウン・トランジスタの前記ゲ
ートが、前記ＮＯＲ回路の前記出力に接続され、前記プ
ルダウン・トランジスタの前記ドレインが、プルダウン
・ノード及び前記ＮＯＲ回路の前記第２の入力に接続さ
れる、プルダウン・トランジスタと、を含み、 ｄ）前記インバータがその出力がロウの状態にパワーア
ップし、前記ＮＯＲ回路がその出力がハイの状態にパワ
ーアップするように構成されることにより、パワーアッ
プ時に、前記プルダウン・トランジスタがターンオンさ
れ、前記プルダウン・ノードがロウに駆動される、プル
ダウン回路。 （３２）前記インバータが、直列に接続される第１のト
ランジスタ及び第２のトランジスタを含み、前記第２の
トランジスタが前記第１のトランジスタよりも低いしき
い値電圧を有する、前記（３１）記載のプルダウン回
路。 （３３）前記ＮＯＲ回路が第３、第４、第５及び第６の
トランジスタを含み、前記第５及び第６のトランジスタ
が互いに並列に、且つ前記第３及び第４のトランジスタ
と直列に接続され、前記第３及び第４のトランジスタ
が、前記第５及び第６のトランジスタよりも低いしきい
値電圧を有する、前記（３１）記載のプルダウン回路。 （３４）プルダウン回路であって、 ａ）入力及び出力を有し、直列に接続される第１及び第
２のトランジスタを含むインバータであって、前記第２
のトランジスタが前記第１のトランジスタよりも低いし
きい値電圧を有することにより、前記プルダウン回路の
パワーアップ時に、前記インバータ出力がロウに遷移す
る、インバータと、 ｂ）第１の入力、第２の入力、及び出力を有するＮＯＲ
回路であって、前記ＮＯＲ回路の前記出力が前記インバ
ータ入力に接続され、前記第１の入力が前記インバータ
の前記出力を受信し、前記ＮＯＲ回路が第３、第４、第
５及び第６のトランジスタを含み、前記第５及び第６の
トランジスタが互いに並列に、且つ前記第３及び第４の
トランジスタと直列に接続され、前記第３及び第４のト
ランジスタが、前記第５及び第６のトランジスタよりも
低いしきい値電圧を有し、前記プルダウン回路のパワー
アップ時に、前記ＮＯＲ回路出力がハイに遷移する、Ｎ
ＯＲ回路と、 ｃ）プルダウン・トランジスタであって、前記プルダウ
ン・トランジスタの前記ゲートが、前記ＮＯＲ回路の前
記出力に接続され、前記プルダウン・トランジスタが前
記プルダウン回路のパワーアップ時に導通し、前記プル
ダウン・トランジスタの前記ドレインが、プルダウン・
ノード及び前記ＮＯＲ回路の前記第２の入力に接続され
る、プルダウン・トランジスタと、を含む、プルダウン
回路。
であって、出力が第１の状態にパワーアップするように
構成されるラッチ回路を含み、前記ラッチ回路の出力が
前記ノードに接続され、前記ラッチ回路の出力が前記第
１の状態のとき、前記ノードを第１の論理レベルに駆動
し、前記ノードが外部的に第２の論理レベルに駆動され
るとき、前記ラッチ回路の出力が第２の状態に切り替え
られる、回路。 （２）前記第１の状態が、前記ラッチ回路出力がロウで
あることを含み、前記第２の状態が、前記ラッチ回路出
力がハイであることを含み、前記第１の論理レベルがロ
ウ論理レベルを含み、前記ラッチ回路出力が前記第２の
状態のとき、前記ラッチ回路出力が前記ノードをハイ論
理レベルに駆動する、前記（１）記載のレベル設定回
路。 （３）前記第１の状態が、前記ラッチ回路出力がハイで
あることを含み、前記第２の状態が、前記ラッチ回路出
力がロウであることを含み、前記第１の論理レベルがハ
イ論理レベルを含み、前記ラッチ回路出力が前記第２の
状態のとき、前記ラッチ回路出力が前記ノードをロウ論
理レベルに駆動する、前記（１）記載のレベル設定回
路。 （４）前記第１の状態が、前記ラッチ回路出力がロウで
あることを含み、前記第２の状態が、前記ラッチ回路出
力がハイであることを含み、前記第１の論理レベルがハ
イ論理レベルを含み、前記第２の論理レベルがロウ論理
レベルを含み、前記ラッチ回路出力が前記第２の状態の
とき、前記ノードが前記レベル設定回路により駆動され
ない、前記（１）記載のレベル設定回路。 （５）前記第１の状態が、前記ラッチ回路出力がハイで
あることを含み、前記第２の状態が、前記ラッチ回路出
力がロウであることを含み、前記第１の論理レベルがロ
ウ論理レベルを含み、前記第２の論理レベルがハイ論理
レベルを含み、前記ラッチ回路出力が前記第２の状態の
とき、前記ノードが前記レベル設定回路により駆動され
ない、前記（１）記載のレベル設定回路。 （６）前記ラッチ回路が相互結合ラッチ回路を含む、前
記（１）記載のレベル設定回路。 （７）前記相互結合ラッチ回路が、 ａ）直列に接続される第１及び第２のトランジスタであ
って、前記第１のトランジスタが前記第２のトランジス
タよりも低いしきい値電圧を有する、第１及び第２のト
ランジスタと、 ｂ）直列に接続される第３及び第４のトランジスタであ
って、前記第４のトランジスタが前記第３のトランジス
タよりも低いしきい値電圧を有する、第３及び第４のト
ランジスタと、を含む、前記（６）記載のレベル設定回
路。 （８）レベル設定トランジスタを含み、前記ラッチ回路
出力が前記レベル設定トランジスタを通じ前記ノードに
接続される、前記（１）記載のレベル設定回路。 （９）前記ラッチ回路が、 ａ）入力及び出力を有するインバータと、 ｂ）第１の入力、第２の入力、及び出力を有するＮＡＮ
Ｄ回路であって、前記第１の入力が前記インバータの前
記出力に接続され、前記ＮＡＮＤ回路の前記出力が前記
ラッチ回路出力であり、前記インバータ入力に接続さ
れ、前記ＮＡＮＤ回路の前記第２の入力が前記ノードに
接続される、ＮＡＮＤ回路と、を含む、前記（１）記載
のレベル設定回路。 （１０）前記ラッチ回路がゲート及びドレインを有する
レベル設定トランジスタを含み、前記ゲートが前記ＮＡ
ＮＤ回路の前記出力に接続され、前記ドレインが前記ノ
ード及び前記ＮＡＮＤ回路の前記第２の入力に接続され
る、前記（９）記載のレベル設定回路。 （１１）前記レベル設定トランジスタがＰタイプ・トラ
ンジスタであり、前記第１の状態が前記ラッチ回路出力
がロウであることを含み、前記第２の状態が前記ラッチ
回路出力がハイであることを含み、前記第１の論理レベ
ルがハイ論理レベルを含み、前記第２の論理レベルがロ
ウ論理レベルを含み、前記ラッチ回路出力が前記第２の
状態のとき、前記Ｐタイプ・トランジスタがターンオフ
される、前記（１０）記載のレベル設定回路。 （１２）ｉ）前記インバータが、直列に接続される第１
及び第２のトランジスタを含み、前記第２のトランジス
タが前記第１のトランジスタよりも低いしきい値電圧を
有し、 ｉｉ）前記ＮＡＮＤ回路が第３、第４、第５及び第６の
トランジスタを含み、前記第３及び第４のトランジスタ
が互いに並列に、且つ前記第５及び第６のトランジスタ
と直列に接続され、前記第５及び第６のトランジスタ
が、前記第３及び第４のトランジスタよりも低いしきい
値電圧を有する、前記（１０）記載のレベル設定回路。 （１３）前記ラッチ回路が、 ａ）入力及び出力を有するインバータと、 ｂ）第１の入力、第２の入力、及び出力を有するＮＯＲ
回路であって、前記第１の入力が前記インバータの前記
出力に接続され、前記ＮＯＲ回路の前記出力が前記ラッ
チ回路出力であり、前記インバータ入力に接続され、前
記ＮＯＲ回路の前記第２の入力が前記ノードに接続され
る、ＮＯＲ回路と、を含む、前記（１）記載のレベル設
定回路。 （１４）前記ラッチ回路がゲート及びドレインを有する
レベル設定トランジスタを含み、前記ゲートが前記ＮＯ
Ｒ回路の前記出力に接続され、前記ドレインが前記ノー
ド及び前記ＮＯＲ回路の前記第２の入力に接続される、
前記（１３）記載のレベル設定回路。 （１５）前記レベル設定トランジスタがＮタイプ・トラ
ンジスタであり、前記第１の状態が前記ラッチ回路出力
がハイであることを含み、前記第２の状態が前記ラッチ
回路出力がロウであることを含み、前記第１の論理レベ
ルがロウ論理レベルを含み、前記第２の論理レベルがハ
イ論理レベルを含み、前記ラッチ回路出力が前記第２の
状態のとき、前記Ｎタイプ・トランジスタがターンオフ
される、前記（１４）記載のレベル設定回路。 （１６）ｉ）前記インバータが、直列に接続される第１
及び第２のトランジスタを含み、前記第２のトランジス
タが前記第１のトランジスタよりも低いしきい値電圧を
有し、 ｉｉ）前記ＮＯＲ回路が第３、第４、第５及び第６のト
ランジスタを含み、前記第５及び第６のトランジスタが
互いに並列に、且つ前記第３及び第４のトランジスタと
直列に接続され、前記第３及び第４のトランジスタが、
前記第５及び第６のトランジスタよりも低いしきい値電
圧を有する、前記（１４）記載のレベル設定回路。 （１７）プルアップ／プルダウン回路であって、 ａ）第１の供給電位と第２の供給電位との間に直列に接
続される第１のトランジスタ及び第２のトランジスタで
あって、前記第１のトランジスタが前記第２のトランジ
スタよりも低いしきい値電圧を有する、第１及び第２の
トランジスタと、 ｂ）前記第１の供給電位と前記第２の供給電位との間に
直列に接続される第３のトランジスタ及び第４のトラン
ジスタであって、前記第４のトランジスタが前記第３の
トランジスタよりも低いしきい値電圧を有する、第３及
び第４のトランジスタと、 ｃ）前記第３及び第４のトランジスタのゲートに接続さ
れる、前記第１及び第２のトランジスタ間のプルアップ
・ノードと、 ｄ）前記第１及び第２のトランジスタのゲートに接続さ
れる、前記第３及び第４のトランジスタ間のプルダウン
・ノードと、 を含み、前記プルアップ／プルダウン回路のパワーアッ
プ時に、前記プルアップ・ノードがハイに、前記プルダ
ウン・ノードがロウに遷移する、回路。 （１８）前記第１及び第３のトランジスタがＰタイプ・
トランジスタであり、前記第２及び第４のトランジスタ
がＮタイプ・トランジスタである、前記（１７）記載の
回路。 （１９）パワーアップ時に最小のＤＣ静止電流により、
回路ノードを所定の第１の状態に駆動し、パワーアップ
後に駆動を中断する方法であって、 ａ）前記回路ノードに接続される出力を有するラッチ回
路を提供するステップと、 ｂ）前記ラッチ回路のパワーアップ時に、前記出力が前
記回路ノードを前記第１の状態に駆動するように、前記
ラッチ回路をパワーアップするステップと、 ｃ）前記ラッチ回路が前記回路ノードを前記第１の状態
に駆動するのを中断するように、前記回路ノードを第２
の状態に外部的に駆動するステップと、を含む、方法。 （２０）前記回路が、 ｉ）第１の供給電位と第２の供給電位との間に直列に接
続される第１のＰタイプ・トランジスタ及び第２のＮタ
イプ・トランジスタであって、前記第１のＰタイプ・ト
ランジスタが前記第２のＮタイプ・トランジスタよりも
低いしきい値電圧を有する、前記第１のＰタイプ・トラ
ンジスタ及び第２のＮタイプ・トランジスタと、 ｉｉ）前記第１の供給電位と前記第２の供給電位との間
に直列に接続される第３のＰタイプ・トランジスタ及び
第４のＮタイプ・トランジスタであって、前記第４のＮ
タイプ・トランジスタが前記第３のＰタイプ・トランジ
スタよりも低いしきい値電圧を有する、第３のＰタイプ
・トランジスタ及び第４のＮタイプ・トランジスタと、 ｉｉｉ）前記第３のＰタイプ・トランジスタ及び前記第
４のＮタイプ・トランジスタのゲートに接続される、前
記第１のＰタイプ・トランジスタ及び前記第２のＮタイ
プ・トランジスタ間のプルアップ・ノードと、 ｉｖ）前記第１のＰタイプ・トランジスタ及び前記第２
のＮタイプ・トランジスタのゲートに接続される、前記
第３のＰタイプ・トランジスタ及び前記第４のＮタイプ
・トランジスタ間のプルダウン・ノードと、を含む、前
記（１９）記載の方法。 （２１）前記回路ノードがプルアップ・ノードに接続さ
れ、前記第１の状態が前記回路ノードがロウに駆動され
ることを含み、前記ラッチ回路が前記回路ノードを前記
第１の状態に駆動するのを中断するとき、前記回路ノー
ドがハイに駆動される、前記（２０）記載の方法。 （２２）前記回路ノードがプルアップ・ノードに接続さ
れ、前記第１の状態が前記回路ノードがハイに駆動され
ることを含み、前記ラッチ回路が前記回路ノードを前記
第１の状態に駆動するのを中断するとき、前記回路ノー
ドがロウに駆動される、前記（２０）記載の方法。 （２３）前記ラッチ回路が、 ｉ）入力及び出力を有するインバータと、 ｉｉ）第１の入力、第２の入力、及び出力を有するＮＡ
ＮＤ回路であって、前記第１の入力が前記インバータの
前記出力に接続され、前記ＮＡＮＤ回路の前記出力が前
記インバータの前記入力に接続される、ＮＡＮＤ回路
と、 ｉｉｉ）ゲート及びドレインを有するプルアップ・トラ
ンジスタであって、前記プルアップ・トランジスタの前
記ゲートが、前記ＮＡＮＤ回路の前記出力に接続され、
前記プルアップ・トランジスタの前記ドレインが、前記
回路ノード及び前記ＮＡＮＤ回路の前記第２の入力に接
続される、プルアップ・トランジスタと、を含み、前記
インバータがその出力がハイの状態にパワーアップし、
前記ＮＡＮＤ回路が、その出力がロウの状態にパワーア
ップすることにより、パワーアップ時に、前記プルアッ
プ・トランジスタがターンオンされ、前記回路ノードが
ハイに駆動される、前記（１９）記載の方法。 （２４）前記回路ノードを第２の状態に外部的に駆動す
るステップが、前記回路ノードをロウに外部的に駆動す
るステップを含み、前記ＮＡＮＤ回路の前記第２の入力
がロウに駆動され、前記ＮＡＮＤ回路の前記出力がハイ
に駆動され、前記プルアップ・トランジスタがターンオ
フされ、前記インバータの前記入力がハイに駆動され
る、前記（２３）記載の方法。 （２５）前記ラッチ回路が、 ｉ）入力及び出力を有するインバータと、 ｉｉ）第１の入力、第２の入力、及び出力を有するＮＯ
Ｒ回路であって、前記第１の入力が前記インバータの前
記出力に接続され、前記ＮＯＲ回路の前記出力が前記イ
ンバータの前記入力に接続される、ＮＯＲ回路と、 ｉｉｉ）ゲート及びドレインを有するプルダウン・トラ
ンジスタであって、前記プルダウン・トランジスタの前
記ゲートが、前記ＮＯＲ回路の前記出力に接続され、前
記プルダウン・トランジスタの前記ドレインが、前記回
路ノード及び前記ＮＯＲ回路の前記第２の入力に接続さ
れる、プルダウン・トランジスタと、を含み、前記イン
バータがその出力がロウの状態にパワーアップし、前記
ＮＯＲ回路がその出力がハイの状態にパワーアップする
ことにより、パワーアップ時に、前記プルダウン・トラ
ンジスタがターンオンされ、前記回路ノードがロウに駆
動される、前記（１９）記載の方法。 （２６）前記回路ノードを第２の状態に外部的に駆動す
るステップが、前記回路ノードをハイに外部的に駆動す
るステップを含み、前記ＮＯＲ回路の前記第２の入力が
ハイに駆動され、前記ＮＯＲ回路の前記出力がロウに駆
動され、前記プルダウン・トランジスタがターンオフさ
れ、前記インバータの前記入力がロウに駆動される、前
記（２５）記載の方法。 （２７）プルアップ回路であって、 ａ）入力及び出力を有するインバータと、 ｂ）第１の入力、第２の入力、及び出力を有するＮＡＮ
Ｄ回路であって、前記第１の入力が前記インバータの前
記出力に接続され、前記ＮＡＮＤ回路の前記出力が前記
インバータの前記入力に接続される、ＮＡＮＤ回路と、 ｃ）ゲート及びドレインを有するプルアップ・トランジ
スタであって、前記プルアップ・トランジスタの前記ゲ
ートが、前記ＮＡＮＤ回路の前記出力に接続され、前記
プルアップ・トランジスタの前記ドレインが、プルアッ
プ・ノード及び前記ＮＡＮＤ回路の前記第２の入力に接
続される、プルアップ・トランジスタと、を含み、 ｄ）前記インバータがその出力がハイの状態にパワーア
ップし、前記ＮＡＮＤ回路がその出力がロウの状態にパ
ワーアップするように構成されることにより、パワーア
ップ時に、前記プルアップ・トランジスタがターンオン
され、前記プルアップ・ノードがハイに駆動される、プ
ルアップ回路。 （２８）前記インバータが、直列に接続される第１のト
ランジスタ及び第２のトランジスタを含み、前記第２の
トランジスタが前記第１のトランジスタよりも低いしき
い値電圧を有する、前記（２７）記載のプルアップ回
路。 （２９）前記ＮＡＮＤ回路が第３、第４、第５及び第６
のトランジスタを含み、前記第３及び第４のトランジス
タが互いに並列に、且つ前記第５及び第６のトランジス
タと直列に接続され、前記第５及び第６のトランジスタ
が、前記第３及び第４のトランジスタよりも低いしきい
値電圧を有する、前記（２７）記載のプルアップ回路。 （３０）プルアップ回路であって、 ａ）入力及び出力を有し、直列に接続される第１及び第
２のトランジスタを含むインバータであって、前記第２
のトランジスタが前記第１のトランジスタよりも低いし
きい値電圧を有することにより、前記プルアップ回路の
パワーアップ時に、前記インバータ出力がハイに遷移す
る、インバータと、 ｂ）第１の入力、第２の入力、及び出力を有するＮＡＮ
Ｄ回路であって、前記ＮＡＮＤ回路の前記出力が前記イ
ンバータ入力に接続され、前記第１の入力が前記インバ
ータの前記出力を受信し、前記ＮＡＮＤ回路が第３、第
４、第５及び第６のトランジスタを含み、前記第３及び
第４のトランジスタが互いに並列に、且つ前記第５及び
第６のトランジスタと直列に接続され、前記第５及び第
６のトランジスタが、前記第３及び第４のトランジスタ
よりも低いしきい値電圧を有し、前記プルアップ回路の
パワーアップ時に、前記ＮＡＮＤ回路出力がロウに遷移
する、ＮＡＮＤ回路と、 ｃ）プルアップ・トランジスタであって、前記プルアッ
プ・トランジスタの前記ゲートが、前記ＮＡＮＤ回路の
前記出力に接続され、前記プルアップ・トランジスタが
前記プルアップ回路のパワーアップ時に導通し、前記プ
ルアップ・トランジスタの前記ドレインが、プルアップ
・ノード及び前記ＮＡＮＤ回路の前記第２の入力に接続
される、プルアップ・トランジスタと、を含む、プルア
ップ回路。 （３１）プルダウン回路であって、 ａ）入力及び出力を有するインバータと、 ｂ）第１の入力、第２の入力、及び出力を有するＮＯＲ
回路であって、前記第１の入力が前記インバータの前記
出力に接続され、前記ＮＯＲ回路の前記出力が前記イン
バータの前記入力に接続される、ＮＯＲ回路と、 ｃ）ゲート及びドレインを有するプルダウン・トランジ
スタであって、前記プルダウン・トランジスタの前記ゲ
ートが、前記ＮＯＲ回路の前記出力に接続され、前記プ
ルダウン・トランジスタの前記ドレインが、プルダウン
・ノード及び前記ＮＯＲ回路の前記第２の入力に接続さ
れる、プルダウン・トランジスタと、を含み、 ｄ）前記インバータがその出力がロウの状態にパワーア
ップし、前記ＮＯＲ回路がその出力がハイの状態にパワ
ーアップするように構成されることにより、パワーアッ
プ時に、前記プルダウン・トランジスタがターンオンさ
れ、前記プルダウン・ノードがロウに駆動される、プル
ダウン回路。 （３２）前記インバータが、直列に接続される第１のト
ランジスタ及び第２のトランジスタを含み、前記第２の
トランジスタが前記第１のトランジスタよりも低いしき
い値電圧を有する、前記（３１）記載のプルダウン回
路。 （３３）前記ＮＯＲ回路が第３、第４、第５及び第６の
トランジスタを含み、前記第５及び第６のトランジスタ
が互いに並列に、且つ前記第３及び第４のトランジスタ
と直列に接続され、前記第３及び第４のトランジスタ
が、前記第５及び第６のトランジスタよりも低いしきい
値電圧を有する、前記（３１）記載のプルダウン回路。 （３４）プルダウン回路であって、 ａ）入力及び出力を有し、直列に接続される第１及び第
２のトランジスタを含むインバータであって、前記第２
のトランジスタが前記第１のトランジスタよりも低いし
きい値電圧を有することにより、前記プルダウン回路の
パワーアップ時に、前記インバータ出力がロウに遷移す
る、インバータと、 ｂ）第１の入力、第２の入力、及び出力を有するＮＯＲ
回路であって、前記ＮＯＲ回路の前記出力が前記インバ
ータ入力に接続され、前記第１の入力が前記インバータ
の前記出力を受信し、前記ＮＯＲ回路が第３、第４、第
５及び第６のトランジスタを含み、前記第５及び第６の
トランジスタが互いに並列に、且つ前記第３及び第４の
トランジスタと直列に接続され、前記第３及び第４のト
ランジスタが、前記第５及び第６のトランジスタよりも
低いしきい値電圧を有し、前記プルダウン回路のパワー
アップ時に、前記ＮＯＲ回路出力がハイに遷移する、Ｎ
ＯＲ回路と、 ｃ）プルダウン・トランジスタであって、前記プルダウ
ン・トランジスタの前記ゲートが、前記ＮＯＲ回路の前
記出力に接続され、前記プルダウン・トランジスタが前
記プルダウン回路のパワーアップ時に導通し、前記プル
ダウン・トランジスタの前記ドレインが、プルダウン・
ノード及び前記ＮＯＲ回路の前記第２の入力に接続され
る、プルダウン・トランジスタと、を含む、プルダウン
回路。
【図１】本発明の第１の実施例に従うプルアップ／プル
ダウン回路１００の構成図である。
ダウン回路１００の構成図である。
【図２】本発明の第２の実施例に従うプルアップ回路２
００の構成図である。
００の構成図である。
【図３】プルアップ回路２００の第２の構成図である。
【図４】プルダウン回路３００の構成図である。
【図５】プルダウン回路３００の第２の構成図である。
１００ プルアップ／プルダウン回路 １０４、１０６、１０８、１１０、２０２、２０４、２
０６、２０８、２１０、２１２、３０２、３０４、３０
６、３０８、３１０、３１２ トランジスタ ２００ プルアップ回路 ２０１、３０１ インバータ ２０３ ＮＡＮＤ回路 ２１４ プルアップ・トランジスタ ２１６ プルアップ・ノード ２２０、２２２、２２４、３２０、３２２、３２４ ノ
ード ３００ プルダウン回路 ３０３ ＮＯＲ回路 ３１４ プルダウン・トランジスタ ３１６ プルダウン・ノード
０６、２０８、２１０、２１２、３０２、３０４、３０
６、３０８、３１０、３１２ トランジスタ ２００ プルアップ回路 ２０１、３０１ インバータ ２０３ ＮＡＮＤ回路 ２１４ プルアップ・トランジスタ ２１６ プルアップ・ノード ２２０、２２２、２２４、３２０、３２２、３２４ ノ
ード ３００ プルダウン回路 ３０３ ＮＯＲ回路 ３１４ プルダウン・トランジスタ ３１６ プルダウン・ノード
Claims (34)
- 【請求項１】ノードの論理レベルを設定する回路であっ
て、 出力が第１の状態にパワーアップするように構成される
ラッチ回路を含み、前記ラッチ回路の出力が前記ノード
に接続され、前記ラッチ回路の出力が前記第１の状態の
とき、前記ノードを第１の論理レベルに駆動し、前記ノ
ードが外部的に第２の論理レベルに駆動されるとき、前
記ラッチ回路の出力が第２の状態に切り替えられる、回
路。 - 【請求項２】前記第１の状態が、前記ラッチ回路出力が
ロウであることを含み、前記第２の状態が、前記ラッチ
回路出力がハイであることを含み、前記第１の論理レベ
ルがロウ論理レベルを含み、前記ラッチ回路出力が前記
第２の状態のとき、前記ラッチ回路出力が前記ノードを
ハイ論理レベルに駆動する、請求項１記載のレベル設定
回路。 - 【請求項３】前記第１の状態が、前記ラッチ回路出力が
ハイであることを含み、前記第２の状態が、前記ラッチ
回路出力がロウであることを含み、前記第１の論理レベ
ルがハイ論理レベルを含み、前記ラッチ回路出力が前記
第２の状態のとき、前記ラッチ回路出力が前記ノードを
ロウ論理レベルに駆動する、請求項１記載のレベル設定
回路。 - 【請求項４】前記第１の状態が、前記ラッチ回路出力が
ロウであることを含み、前記第２の状態が、前記ラッチ
回路出力がハイであることを含み、前記第１の論理レベ
ルがハイ論理レベルを含み、前記第２の論理レベルがロ
ウ論理レベルを含み、前記ラッチ回路出力が前記第２の
状態のとき、前記ノードが前記レベル設定回路により駆
動されない、請求項１記載のレベル設定回路。 - 【請求項５】前記第１の状態が、前記ラッチ回路出力が
ハイであることを含み、前記第２の状態が、前記ラッチ
回路出力がロウであることを含み、前記第１の論理レベ
ルがロウ論理レベルを含み、前記第２の論理レベルがハ
イ論理レベルを含み、前記ラッチ回路出力が前記第２の
状態のとき、前記ノードが前記レベル設定回路により駆
動されない、請求項１記載のレベル設定回路。 - 【請求項６】前記ラッチ回路が相互結合ラッチ回路を含
む、請求項１記載のレベル設定回路。 - 【請求項７】前記相互結合ラッチ回路が、 ａ）直列に接続される第１及び第２のトランジスタであ
って、前記第１のトランジスタが前記第２のトランジス
タよりも低いしきい値電圧を有する、第１及び第２のト
ランジスタと、 ｂ）直列に接続される第３及び第４のトランジスタであ
って、前記第４のトランジスタが前記第３のトランジス
タよりも低いしきい値電圧を有する、第３及び第４のト
ランジスタと、 を含む、請求項６記載のレベル設定回路。 - 【請求項８】レベル設定トランジスタを含み、前記ラッ
チ回路出力が前記レベル設定トランジスタを通じ前記ノ
ードに接続される、請求項１記載のレベル設定回路。 - 【請求項９】前記ラッチ回路が、 ａ）入力及び出力を有するインバータと、 ｂ）第１の入力、第２の入力、及び出力を有するＮＡＮ
Ｄ回路であって、前記第１の入力が前記インバータの前
記出力に接続され、前記ＮＡＮＤ回路の前記出力が前記
ラッチ回路出力であり、前記インバータ入力に接続さ
れ、前記ＮＡＮＤ回路の前記第２の入力が前記ノードに
接続される、ＮＡＮＤ回路と、 を含む、請求項１記載のレベル設定回路。 - 【請求項１０】前記ラッチ回路がゲート及びドレインを
有するレベル設定トランジスタを含み、前記ゲートが前
記ＮＡＮＤ回路の前記出力に接続され、前記ドレインが
前記ノード及び前記ＮＡＮＤ回路の前記第２の入力に接
続される、請求項９記載のレベル設定回路。 - 【請求項１１】前記レベル設定トランジスタがＰタイプ
・トランジスタであり、前記第１の状態が前記ラッチ回
路出力がロウであることを含み、前記第２の状態が前記
ラッチ回路出力がハイであることを含み、前記第１の論
理レベルがハイ論理レベルを含み、前記第２の論理レベ
ルがロウ論理レベルを含み、前記ラッチ回路出力が前記
第２の状態のとき、前記Ｐタイプ・トランジスタがター
ンオフされる、請求項１０記載のレベル設定回路。 - 【請求項１２】ｉ）前記インバータが、直列に接続され
る第１及び第２のトランジスタを含み、前記第２のトラ
ンジスタが前記第１のトランジスタよりも低いしきい値
電圧を有し、 ｉｉ）前記ＮＡＮＤ回路が第３、第４、第５及び第６の
トランジスタを含み、前記第３及び第４のトランジスタ
が互いに並列に、且つ前記第５及び第６のトランジスタ
と直列に接続され、前記第５及び第６のトランジスタ
が、前記第３及び第４のトランジスタよりも低いしきい
値電圧を有する、 請求項１０記載のレベル設定回路。 - 【請求項１３】前記ラッチ回路が、 ａ）入力及び出力を有するインバータと、 ｂ）第１の入力、第２の入力、及び出力を有するＮＯＲ
回路であって、前記第１の入力が前記インバータの前記
出力に接続され、前記ＮＯＲ回路の前記出力が前記ラッ
チ回路出力であり、前記インバータ入力に接続され、前
記ＮＯＲ回路の前記第２の入力が前記ノードに接続され
る、ＮＯＲ回路と、 を含む、請求項１記載のレベル設定回路。 - 【請求項１４】前記ラッチ回路がゲート及びドレインを
有するレベル設定トランジスタを含み、前記ゲートが前
記ＮＯＲ回路の前記出力に接続され、前記ドレインが前
記ノード及び前記ＮＯＲ回路の前記第２の入力に接続さ
れる、請求項１３記載のレベル設定回路。 - 【請求項１５】前記レベル設定トランジスタがＮタイプ
・トランジスタであり、前記第１の状態が前記ラッチ回
路出力がハイであることを含み、前記第２の状態が前記
ラッチ回路出力がロウであることを含み、前記第１の論
理レベルがロウ論理レベルを含み、前記第２の論理レベ
ルがハイ論理レベルを含み、前記ラッチ回路出力が前記
第２の状態のとき、前記Ｎタイプ・トランジスタがター
ンオフされる、請求項１４記載のレベル設定回路。 - 【請求項１６】ｉ）前記インバータが、直列に接続され
る第１及び第２のトランジスタを含み、前記第２のトラ
ンジスタが前記第１のトランジスタよりも低いしきい値
電圧を有し、 ｉｉ）前記ＮＯＲ回路が第３、第４、第５及び第６のト
ランジスタを含み、前記第５及び第６のトランジスタが
互いに並列に、且つ前記第３及び第４のトランジスタと
直列に接続され、前記第３及び第４のトランジスタが、
前記第５及び第６のトランジスタよりも低いしきい値電
圧を有する、 請求項１４記載のレベル設定回路。 - 【請求項１７】プルアップ／プルダウン回路であって、 ａ）第１の供給電位と第２の供給電位との間に直列に接
続される第１のトランジスタ及び第２のトランジスタで
あって、前記第１のトランジスタが前記第２のトランジ
スタよりも低いしきい値電圧を有する、第１及び第２の
トランジスタと、 ｂ）前記第１の供給電位と前記第２の供給電位との間に
直列に接続される第３のトランジスタ及び第４のトラン
ジスタであって、前記第４のトランジスタが前記第３の
トランジスタよりも低いしきい値電圧を有する、第３及
び第４のトランジスタと、 ｃ）前記第３及び第４のトランジスタのゲートに接続さ
れる、前記第１及び第２のトランジスタ間のプルアップ
・ノードと、 ｄ）前記第１及び第２のトランジスタのゲートに接続さ
れる、前記第３及び第４のトランジスタ間のプルダウン
・ノードと、 を含み、前記プルアップ／プルダウン回路のパワーアッ
プ時に、前記プルアップ・ノードがハイに、前記プルダ
ウン・ノードがロウに遷移する、回路。 - 【請求項１８】前記第１及び第３のトランジスタがＰタ
イプ・トランジスタであり、前記第２及び第４のトラン
ジスタがＮタイプ・トランジスタである、請求項１７記
載の回路。 - 【請求項１９】パワーアップ時に最小のＤＣ静止電流に
より、回路ノードを所定の第１の状態に駆動し、パワー
アップ後に駆動を中断する方法であって、 ａ）前記回路ノードに接続される出力を有するラッチ回
路を提供するステップと、 ｂ）前記ラッチ回路のパワーアップ時に、前記出力が前
記回路ノードを前記第１の状態に駆動するように、前記
ラッチ回路をパワーアップするステップと、 ｃ）前記ラッチ回路が前記回路ノードを前記第１の状態
に駆動するのを中断するように、前記回路ノードを第２
の状態に外部的に駆動するステップと、 を含む、方法。 - 【請求項２０】前記回路が、 ｉ）第１の供給電位と第２の供給電位との間に直列に接
続される第１のＰタイプ・トランジスタ及び第２のＮタ
イプ・トランジスタであって、前記第１のＰタイプ・ト
ランジスタが前記第２のＮタイプ・トランジスタよりも
低いしきい値電圧を有する、前記第１のＰタイプ・トラ
ンジスタ及び第２のＮタイプ・トランジスタと、 ｉｉ）前記第１の供給電位と前記第２の供給電位との間
に直列に接続される第３のＰタイプ・トランジスタ及び
第４のＮタイプ・トランジスタであって、前記第４のＮ
タイプ・トランジスタが前記第３のＰタイプ・トランジ
スタよりも低いしきい値電圧を有する、第３のＰタイプ
・トランジスタ及び第４のＮタイプ・トランジスタと、 ｉｉｉ）前記第３のＰタイプ・トランジスタ及び前記第
４のＮタイプ・トランジスタのゲートに接続される、前
記第１のＰタイプ・トランジスタ及び前記第２のＮタイ
プ・トランジスタ間のプルアップ・ノードと、 ｉｖ）前記第１のＰタイプ・トランジスタ及び前記第２
のＮタイプ・トランジスタのゲートに接続される、前記
第３のＰタイプ・トランジスタ及び前記第４のＮタイプ
・トランジスタ間のプルダウン・ノードと、 を含む、請求項１９記載の方法。 - 【請求項２１】前記回路ノードがプルアップ・ノードに
接続され、前記第１の状態が前記回路ノードがロウに駆
動されることを含み、前記ラッチ回路が前記回路ノード
を前記第１の状態に駆動するのを中断するとき、前記回
路ノードがハイに駆動される、請求項２０記載の方法。 - 【請求項２２】前記回路ノードがプルアップ・ノードに
接続され、前記第１の状態が前記回路ノードがハイに駆
動されることを含み、前記ラッチ回路が前記回路ノード
を前記第１の状態に駆動するのを中断するとき、前記回
路ノードがロウに駆動される、請求項２０記載の方法。 - 【請求項２３】前記ラッチ回路が、 ｉ）入力及び出力を有するインバータと、 ｉｉ）第１の入力、第２の入力、及び出力を有するＮＡ
ＮＤ回路であって、前記第１の入力が前記インバータの
前記出力に接続され、前記ＮＡＮＤ回路の前記出力が前
記インバータの前記入力に接続される、ＮＡＮＤ回路
と、 ｉｉｉ）ゲート及びドレインを有するプルアップ・トラ
ンジスタであって、前記プルアップ・トランジスタの前
記ゲートが、前記ＮＡＮＤ回路の前記出力に接続され、
前記プルアップ・トランジスタの前記ドレインが、前記
回路ノード及び前記ＮＡＮＤ回路の前記第２の入力に接
続される、プルアップ・トランジスタと、 を含み、前記インバータがその出力がハイの状態にパワ
ーアップし、前記ＮＡＮＤ回路が、その出力がロウの状
態にパワーアップすることにより、パワーアップ時に、
前記プルアップ・トランジスタがターンオンされ、前記
回路ノードがハイに駆動される、請求項１９記載の方
法。 - 【請求項２４】前記回路ノードを第２の状態に外部的に
駆動するステップが、前記回路ノードをロウに外部的に
駆動するステップを含み、前記ＮＡＮＤ回路の前記第２
の入力がロウに駆動され、前記ＮＡＮＤ回路の前記出力
がハイに駆動され、前記プルアップ・トランジスタがタ
ーンオフされ、前記インバータの前記入力がハイに駆動
される、請求項２３記載の方法。 - 【請求項２５】前記ラッチ回路が、 ｉ）入力及び出力を有するインバータと、 ｉｉ）第１の入力、第２の入力、及び出力を有するＮＯ
Ｒ回路であって、前記第１の入力が前記インバータの前
記出力に接続され、前記ＮＯＲ回路の前記出力が前記イ
ンバータの前記入力に接続される、ＮＯＲ回路と、 ｉｉｉ）ゲート及びドレインを有するプルダウン・トラ
ンジスタであって、前記プルダウン・トランジスタの前
記ゲートが、前記ＮＯＲ回路の前記出力に接続され、前
記プルダウン・トランジスタの前記ドレインが、前記回
路ノード及び前記ＮＯＲ回路の前記第２の入力に接続さ
れる、プルダウン・トランジスタと、 を含み、前記インバータがその出力がロウの状態にパワ
ーアップし、前記ＮＯＲ回路がその出力がハイの状態に
パワーアップすることにより、パワーアップ時に、前記
プルダウン・トランジスタがターンオンされ、前記回路
ノードがロウに駆動される、請求項１９記載の方法。 - 【請求項２６】前記回路ノードを第２の状態に外部的に
駆動するステップが、前記回路ノードをハイに外部的に
駆動するステップを含み、前記ＮＯＲ回路の前記第２の
入力がハイに駆動され、前記ＮＯＲ回路の前記出力がロ
ウに駆動され、前記プルダウン・トランジスタがターン
オフされ、前記インバータの前記入力がロウに駆動され
る、請求項２５記載の方法。 - 【請求項２７】プルアップ回路であって、 ａ）入力及び出力を有するインバータと、 ｂ）第１の入力、第２の入力、及び出力を有するＮＡＮ
Ｄ回路であって、前記第１の入力が前記インバータの前
記出力に接続され、前記ＮＡＮＤ回路の前記出力が前記
インバータの前記入力に接続される、ＮＡＮＤ回路と、 ｃ）ゲート及びドレインを有するプルアップ・トランジ
スタであって、前記プルアップ・トランジスタの前記ゲ
ートが、前記ＮＡＮＤ回路の前記出力に接続され、前記
プルアップ・トランジスタの前記ドレインが、プルアッ
プ・ノード及び前記ＮＡＮＤ回路の前記第２の入力に接
続される、プルアップ・トランジスタと、 を含み、 ｄ）前記インバータがその出力がハイの状態にパワーア
ップし、前記ＮＡＮＤ回路がその出力がロウの状態にパ
ワーアップするように構成されることにより、パワーア
ップ時に、前記プルアップ・トランジスタがターンオン
され、前記プルアップ・ノードがハイに駆動される、 プルアップ回路。 - 【請求項２８】前記インバータが、直列に接続される第
１のトランジスタ及び第２のトランジスタを含み、前記
第２のトランジスタが前記第１のトランジスタよりも低
いしきい値電圧を有する、請求項２７記載のプルアップ
回路。 - 【請求項２９】前記ＮＡＮＤ回路が第３、第４、第５及
び第６のトランジスタを含み、前記第３及び第４のトラ
ンジスタが互いに並列に、且つ前記第５及び第６のトラ
ンジスタと直列に接続され、前記第５及び第６のトラン
ジスタが、前記第３及び第４のトランジスタよりも低い
しきい値電圧を有する、請求項２７記載のプルアップ回
路。 - 【請求項３０】プルアップ回路であって、 ａ）入力及び出力を有し、直列に接続される第１及び第
２のトランジスタを含むインバータであって、前記第２
のトランジスタが前記第１のトランジスタよりも低いし
きい値電圧を有することにより、前記プルアップ回路の
パワーアップ時に、前記インバータ出力がハイに遷移す
る、インバータと、 ｂ）第１の入力、第２の入力、及び出力を有するＮＡＮ
Ｄ回路であって、前記ＮＡＮＤ回路の前記出力が前記イ
ンバータ入力に接続され、前記第１の入力が前記インバ
ータの前記出力を受信し、前記ＮＡＮＤ回路が第３、第
４、第５及び第６のトランジスタを含み、前記第３及び
第４のトランジスタが互いに並列に、且つ前記第５及び
第６のトランジスタと直列に接続され、前記第５及び第
６のトランジスタが、前記第３及び第４のトランジスタ
よりも低いしきい値電圧を有し、前記プルアップ回路の
パワーアップ時に、前記ＮＡＮＤ回路出力がロウに遷移
する、ＮＡＮＤ回路と、 ｃ）プルアップ・トランジスタであって、前記プルアッ
プ・トランジスタの前記ゲートが、前記ＮＡＮＤ回路の
前記出力に接続され、前記プルアップ・トランジスタが
前記プルアップ回路のパワーアップ時に導通し、前記プ
ルアップ・トランジスタの前記ドレインが、プルアップ
・ノード及び前記ＮＡＮＤ回路の前記第２の入力に接続
される、プルアップ・トランジスタと、 を含む、プルアップ回路。 - 【請求項３１】プルダウン回路であって、 ａ）入力及び出力を有するインバータと、 ｂ）第１の入力、第２の入力、及び出力を有するＮＯＲ
回路であって、前記第１の入力が前記インバータの前記
出力に接続され、前記ＮＯＲ回路の前記出力が前記イン
バータの前記入力に接続される、ＮＯＲ回路と、 ｃ）ゲート及びドレインを有するプルダウン・トランジ
スタであって、前記プルダウン・トランジスタの前記ゲ
ートが、前記ＮＯＲ回路の前記出力に接続され、前記プ
ルダウン・トランジスタの前記ドレインが、プルダウン
・ノード及び前記ＮＯＲ回路の前記第２の入力に接続さ
れる、プルダウン・トランジスタと、 を含み、 ｄ）前記インバータがその出力がロウの状態にパワーア
ップし、前記ＮＯＲ回路がその出力がハイの状態にパワ
ーアップするように構成されることにより、パワーアッ
プ時に、前記プルダウン・トランジスタがターンオンさ
れ、前記プルダウン・ノードがロウに駆動される、 プルダウン回路。 - 【請求項３２】前記インバータが、直列に接続される第
１のトランジスタ及び第２のトランジスタを含み、前記
第２のトランジスタが前記第１のトランジスタよりも低
いしきい値電圧を有する、請求項３１記載のプルダウン
回路。 - 【請求項３３】前記ＮＯＲ回路が第３、第４、第５及び
第６のトランジスタを含み、前記第５及び第６のトラン
ジスタが互いに並列に、且つ前記第３及び第４のトラン
ジスタと直列に接続され、前記第３及び第４のトランジ
スタが、前記第５及び第６のトランジスタよりも低いし
きい値電圧を有する、請求項３１記載のプルダウン回
路。 - 【請求項３４】プルダウン回路であって、 ａ）入力及び出力を有し、直列に接続される第１及び第
２のトランジスタを含むインバータであって、前記第２
のトランジスタが前記第１のトランジスタよりも低いし
きい値電圧を有することにより、前記プルダウン回路の
パワーアップ時に、前記インバータ出力がロウに遷移す
る、インバータと、 ｂ）第１の入力、第２の入力、及び出力を有するＮＯＲ
回路であって、前記ＮＯＲ回路の前記出力が前記インバ
ータ入力に接続され、前記第１の入力が前記インバータ
の前記出力を受信し、前記ＮＯＲ回路が第３、第４、第
５及び第６のトランジスタを含み、前記第５及び第６の
トランジスタが互いに並列に、且つ前記第３及び第４の
トランジスタと直列に接続され、前記第３及び第４のト
ランジスタが、前記第５及び第６のトランジスタよりも
低いしきい値電圧を有し、前記プルダウン回路のパワー
アップ時に、前記ＮＯＲ回路出力がハイに遷移する、Ｎ
ＯＲ回路と、 ｃ）プルダウン・トランジスタであって、前記プルダウ
ン・トランジスタの前記ゲートが、前記ＮＯＲ回路の前
記出力に接続され、前記プルダウン・トランジスタが前
記プルダウン回路のパワーアップ時に導通し、前記プル
ダウン・トランジスタの前記ドレインが、プルダウン・
ノード及び前記ＮＯＲ回路の前記第２の入力に接続され
る、プルダウン・トランジスタと、 を含む、プルダウン回路。
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