KR100295728B1 - 레벨설정회로및풀업/풀다운회로 - Google Patents

레벨설정회로및풀업/풀다운회로 Download PDF

Info

Publication number
KR100295728B1
KR100295728B1 KR1019970050702A KR19970050702A KR100295728B1 KR 100295728 B1 KR100295728 B1 KR 100295728B1 KR 1019970050702 A KR1019970050702 A KR 1019970050702A KR 19970050702 A KR19970050702 A KR 19970050702A KR 100295728 B1 KR100295728 B1 KR 100295728B1
Authority
KR
South Korea
Prior art keywords
circuit
transistor
node
pull
output
Prior art date
Application number
KR1019970050702A
Other languages
English (en)
Other versions
KR19980041914A (ko
Inventor
저스바치존에드윈
Original Assignee
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포만 제프리 엘, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 포만 제프리 엘
Publication of KR19980041914A publication Critical patent/KR19980041914A/ko
Application granted granted Critical
Publication of KR100295728B1 publication Critical patent/KR100295728B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명의 바람직한 실시예에 따라, 정확한 사전결정된 상태로 전력을 상승시키기 위해 임계 전압이 서로 다른 트랜지스터들을 사용하는 풀 업/풀 다운 회로가 제공된다. 이들 회로는, 거의 DC 전류를 유입하지 않으면서도 노드를 업 또는 다운 상태로 유지시키는 능력을 갖는다. 제 1 실시예에서, 풀 업 노드가 하이이며 풀 다운 노드가 로우인 제 1 상태로 전력을 상승시키며 하나의 상태에서 다른 상태로 토글될 수 있는 풀 업/풀 다운 회로가 제공된다. 제 2 실시예에서, 소망하는 상태로 전력을 상승시키고, 풀 업 노드를 로우로 하거나 풀 다운 노드를 하이로 함으로써 디스에이블될 수 있는 풀 업 또는 풀 다운 회로를 제공한다. 회로의 전력이 순환될 때까지 회로들은 디스에이블된 채로 유지된다.

Description

레벨 설정 회로 및 풀 업/풀 다운 회로{PULL-UP AND PULL-DOWN CIRCUITS}
본 발명은 전반적으로 반도체 소자에 관한 것으로, 특히 풀 업 및 풀 다운 회로(pull-up and pull-down circuits)에 관한 것이다.
풀 업 및 풀 다운 회로는 노드를 DC 레벨로 풀 업 및 풀 다운시키는데 이용되며, 이렇게 이용되지 않을 경우에는 최종 패키지에 장착될 때 일반적으로 접속되지 않은 채로 있다. 예를 들면, 풀 업 회로는 통상 반도체 소자상에 형성되고, 입력 노드에 접속되어서, 노드를 풀 업시키기 위한 외부 회로를 필요로 하지 않고서도 노드가 풀 업되게 한다. 풀 업 회로는 또한, 외부에 접속되지만 구동되지 않는 노드를 하이로 풀 업시키는데 사용될 수 있다. 풀 업/풀 다운 회로의 한 가지 용도는 반도체 소자의 테스트에 있다. 예를 들면, 과도한 누설 전류에 대한 테스트를 행하기 위해 노드를 하이로 풀 업시키는데 풀 업 회로가 사용될 수 있다. 테스트가 완료되면, 이들 풀 업 소자는 비활성화되어서, 노드가 통상의 소자 동작을 위해 부동(float) 상태로 될 수 있게 한다.
전형적으로, 게이트가 접지에 접속된 P-채널 트랜지스터는 풀 업 회로에 사용되며, 게이트가 전원에 접속된 N-채널 트랜지스터는 풀 다운 회로에 사용된다.
게이트가 접지에 접속된 전형적인 P-채널 트랜지스터 풀 업 회로는, 외부적으로 로우 레벨로 유지되어 있는 노드를 풀 업시키는데 사용될 때 전류를 유입한다. 이 전류는, 풀 업 트랜지스터 회로가 테스트 환경에서 사용될 때, 실질적인 소자의 결함으로 인한 누설 전류를 엄폐시켜 정확한 테스트를 방해할 수 있다.
마찬가지로, 게이트가 전원에 고정된 N-채널 트랜지스터 풀 다운 회로는 외부적으로 하이 레벨로 유지되어 있는 노드를 풀 다운시키는데 사용될 때 마찬가지전류를 유출한다. 또, 이 DC 전류 경로는 소자상의 누설 전류에 대한 측정 테스트를 방해할 수 있다.
종래에는 만족할만한 해결책이 없었으므로, 이 문제는 통상, 영 입력 접지 전류(quiescent ground currents)를 측정하지 않음으로써 방지했다. 그러나, 특히 새로운 구성을 진단하고 디버깅할 때 영 입력 전류를 측정하는 능력을 가질 것이 여전히 요망된다. 따라서, DC 전류의 유입없이 노드를 바이어싱하는 풀 업 및 풀 다운 회로에 대한 필요성이 여전히 존재한다.
본 발명에 따르면, 정확한 사전결정된 상태로 전력을 상승시키기 위해 상이한 임계 전압을 갖는 트랜지스터를 사용하는 풀 업/풀 다운 회로가 제공된다. 또한, 이들 회로는 노드를 풀 업 또는 풀 다운시킬 동안 과도한 전류를 유입하지 않는 이점을 갖는다.
제 1 실시예에서는, 풀 업 노드가 하이이며 풀 다운 노드가 로우인 제 1 상태로 전력을 상승시키며, 하나의 상태에서 다른 상태로 토글(toggle)될 수 있는 풀 업/풀 다운 회로를 제공한다. 제 2 실시예에서는, 소망하는 상태로 전력을 상승시키며, 풀 업 노드를 로우 상태로 하거나 풀 다운 노드를 하이 상태로 함으로써 디스에이블될 수 있는 풀 업 또는 풀 다운 회로를 제공한다. 이 회로는 회로로 전력이 순환될 때까지 디스에이블된 채로 유지된다.
본 발명의 전술한 특징 및 이점과 그 밖의 다른 특징 및 이점은, 첨부된 도면에 도시된 바와 같이, 이하의 본 발명의 바람직한 실시예의 상세한 설명으로부터 명백해질 것이다.
도 1은 본 발명의 제 1 실시예에 따른 풀 업/풀 다운 회로(100)의 개략도,
도 2는 본 발명의 제 2 실시예에 따른 풀 업 회로(200)의 개략도,
도 3은 풀 업 회로(200)의 제 2 개략도,
도 4는 풀 다운 회로(300)의 개략도,
도 5는 풀 다운 회로(300)의 제 2 개략도.
도면의 주요 부분에 대한 부호의 설명
100 : 풀 업/풀 다운 회로 200 : 풀 업 회로
201, 301 : 인버터 203 : NAND 회로
216 : 풀 업 노드 300 : 풀 다운 회로
303 : NOR 회로 316 : 풀 다운 노드
본 발명의 바람직한 실시예는, 전력을 상승시킬 때 정확한 상태로 설정되며, CMOS에서 발견되는 정상 누설 전류 레벨 이상의 DC 전류를 유입하지 않는 래치 회로를 포함한 풀 업/풀 다운 회로를 제공함으로써 종래 기술의 제약 요인을 극복한다. 제 1 실시예에서는, 회로의 풀 업 및 풀 다운 노드가 토글 업 및 토글 다운되도록 하여, 이들을 각각 업 또는 다운 상태로 머물게 할 것이다. 다른 실시예에서는, 전력을 상승시킬 때 풀 업 상태로 설정되도록 하며, 통상 거의 DC 전류를 유입하지 않는 래치 회로를 포함한 풀 업 회로를 제공한다. 이 실시예에서는 또한, 풀 업 노드가 풀 다운될 경우, 전원이 턴 오프되고 다시 턴 온될 때까지 풀 업 트랜지스터가 턴 오프되어 오프된 채로 유지된다. 이 실시예는 풀 다운 구성에도 또한 사용될 수 있다. 따라서, 상기 두 실시예는 DC 전류를 유입하지 않으면서 노드를 업 또는 다운 상태로 유지하는 능력을 제공한다.
도 1을 참조하면, 도 1은 본 발명의 제 1 실시예에 따른 풀 업/풀 다운 회로(100)의 개략도이다. 회로(100)는 제 1 트랜지스터(104), 제 2 트랜지스터(106), 제 3 트랜지스터(108), 제 4 트랜지스터(110)를 포함한다. 제 1 트랜지스터(104) 및 제 2 트랜지스터(106)는 전원 Vdd 및 접지 사이에 직렬로 접속된다. 또한, 제 3 트랜지스터(108) 및 제 4 트랜지스터(110)는 전원 Vdd 및 접지 사이에 직렬로 접속된다. 제 1 트랜지스터(104) 및 제 2 트랜지스터(106) 사이에 풀 업 노드가 접속된다. 마찬가지로, 제 3 트랜지스터(108) 및 제 4 트랜지스터(110) 사이에 풀 다운 노드가 접속된다.
제 1 트랜지스터(104) 및 제 2 트랜지스터(106)의 게이트가 풀 다운 노드에 접속되며, 제 3 트랜지스터(108) 및 제 4 트랜지스터(110)의 게이트는 풀 업 노드에 접속된다. 따라서, 트랜지스터들은 스태틱 래치(static latch)를 형성하는 두 개의 교차 결합된 인버터로서 배열된다.
제 1 트랜지스터(104) 및 제 3 트랜지스터(108)는 P-채널 FET인 것이 바람직하며, 제 2 트랜지스터(106) 및 제 4 트랜지스터(110)는 N-채널 FET인 것이 바람직하다. 또한, 제 2 트랜지스터(106) 및 제 3 트랜지스터(108)는 제 1 트랜지스터(104) 및 제 4 트랜지스터(110)보다 더 높은 임계 전압(Vt)을 갖도록 선택되는 것이 바람직하다.
이 더 높은 임계 전압은 여러 가지 방법으로 달성될 수 있다. 예를 들면, 실리콘의 밴드 갭과 거의 동일한 양, 또는 거의 1 볼트 만큼 제 2 트랜지스터(106) 및 제 3 트랜지스터(108)의 임계 전압을 증가시키는데 상보 게이트 도핑이 사용될 수 있다. 물론, 임계 전압을 증가시키는데 채널 맞춤 주입(channel tailoring implants)과 같은 다른 방법이 사용될 수 있다.
제 2 트랜지스터(106) 및 제 3 트랜지스터(108)는 제 1 트랜지스터(104) 및 제 4 트랜지스터(110)보다 더 높은 이득을 갖는 것이 바람직하며, 전형적으로 이는 이들의 각 사이즈에 의해 달성된다. 특히, 제 1 트랜지스터(104) 및 제 4 트랜지스터(11)는 제 2 트랜지스터(106) 및 제 3 트랜지스터(108)보다 더 큰 폭 대 길이 비율(width to length ratio)을 갖는 것이 바람직하다.
동작에서, 두 노드중 하나, 즉 풀 업 노드 또는 풀 다운 노드가 소자상의 입력 핀과 같은, 디바이스상의 적절한 노드에 접속된다. 예를 들어, 풀 다운 노드가 입력 핀에 접속되는 것으로 가정한다. 이 경우, 전력을 상승시킬 때, 풀 다운 노드에 결합된 입력단이 로우로 될 것이다.
정확한 상태로의 초기화는 트랜지스터들간의 임계 전압 차에 의해 달성되는 것이 바람직하다. 특히, 전력을 상승시킬 때, 더 낮은 임계 전압을 갖는 트랜지스터(104 및 110)가 먼저 도통될 것이다. 따라서, 이들 트랜지스터는 먼저 도통되어서, 다른 트랜지스터(106 및 108)가 도통되는 것을 방지할 것이다. 트랜지스터(104, 110)가 온되고, 트랜지스터(106, 108)가 오프되면, 풀 다운 노드는 접지 상태로 될 것이며, 풀 업 노드는 Vdd로 될 것이다. 따라서, 회로(100)는 전력을 상승시킬 때 정확한 상태로 설정되도록 설계된다. 또한, 스태틱 래치 구성에 의해, 바람직한 실시예는 노드를 제 1 상태로 유지하기 위해 동작하는 동안 매우 낮은 영 입력 전류 흐름을 갖는다.
또한, 회로(100)는 테스트 및 그 밖의 다른 응용에 사용하고자 할 때 제 2 상태로 설정될 수 있다. 회로(100)는 풀 다운 노드를 Vdd로 하거나 또는 풀 업 노드를 접지로 함으로써 제 2 상태로 설정될 수 있다. 이 경우, 트랜지스터(106, 108)는 턴 온되고, 트랜지스터(104, 110)는 턴 오프될 것이다. 그 후, 회로(100)는 노드가 원래의 상태로 될 때까지 이 제 2 상태로 유지될 것이다. 또한, 바람직한 실시예는 노드를 제 2 상태로 유지하기 위해 동작하는 동안 매우 낮은 영 입력 전류 흐름을 갖는다.
트랜지스터(104, 110)는 바람직하게, 표준 크기(즉, 풀 업 및 풀 다운 레벨을 제공하는 제어 전압에 접속된 종래의 풀 업 트랜지스터와 동일한 크기)의 트랜지스터이기 때문에, 이 제 2 상태로 용이하게 구동될 수 있다.
트랜지스터(106, 108)는, 바람직하게는, 큰 DC 전류도 임의의 논리 제어 회로도 요구함이 없이, 정규의 입력 전류 레벨(normal input current levels)이 노드를 어느 한 쪽의(either) 전압 레벨로 구동할 수 있도록 하기 위해, 작은 전류를 요구하도록 선택될 수 있다. 따라서, 트랜지스터(106, 108)는 이들이 용이하게 극복될 수 있도록 크기가 설정될 수 있다.
따라서, 회로(100)는 풀 업 또는 풀 다운 회로로서 동작한다. 회로(100)는, 풀 업 노드가 하이 상태이며, 풀 다운 노드가 로우 상태인 제 1 상태로 초기화된다. 또한, 회로(100)가, 풀 업 노드가 다운되며 풀 다운 노드가 업되는 제 2 상태로 될 경우, 회로(100)는 노드가 원래의 상태로 다시 강제구동되거나(forced back) 혹은 회로가 파워 오프되고 다시 온될 때까지 제 2 상태를 유지할 것이다. 회로(100)는 또한 두 상태중 임의의 상태에서 DC전류를 유입하지 않고, 다만 상태들간의 스위칭 동안 간단한 과도 전류만을 유입하는 이점을 갖는다.
도 2를 참조하면, 도 2는 풀 업 회로(200)의 개략도이다. 일반적으로, 풀 업 회로(200)는 하나의 래치로서 함께 결합된 인버터(201) 및 NAND 회로(203)를 구비한다. 인버터(201)는 트랜지스터(202, 204)를 포함하며, 트랜지스터(202)는 P-채널 트랜지스터를 포함하고, 트랜지스터(204)는 N-채널 트랜지스터를 포함하는 것이 바람직하다. NAND 회로(203)는 트랜지스터(206, 208, 210, 212)를 포함한다. 트랜지스터(206, 208)는 P-채널 트랜지스터이며, 트랜지스터(210, 212)는 N-채널 트랜지스터인 것이 바람직하다. 풀 업 회로(200)는 또한, 레벨 설정 트랜지스터(214), 즉 이 실시예에서는 풀 업 트랜지스터(214)를 포함한다. 풀 업 트랜지스터(214)는 드레인이 풀 업 노드(216)에 접속된 P-채널 소자를 포함하는 것이 바람직하다.
풀 업 회로(200)는 전력 상승시에 풀 업 노드(216)가 하이인 알려진 상태로 초기화되도록 설계된다. 풀 업 노드(216)는 풀 다운될 때까지 하이 상태로 유지된다. 풀 다운될 경우, 회로는 전력 순환에 의해 재초기화될 때까지 하이 임피던스 상태로 될 것이다. 하이 임피던스 상태에 있는 동안, 풀 업 회로(200)로 임의의 전류를 공급하지 않고서도 외부 회로에 의해 노드가 제어될 수 있다.
회로(100)에서와 같이, 회로(200)는 정확한 상태로 용이하게 전력을 상승시키기 위해 더 높은 임계 전압을 갖는 몇몇 트랜지스터로 구성되는 것이 바람직하다. 특히, 트랜지스터(204, 206, 208)는 더 높은 임계 전압을 갖는 것이 바람직하다. 이 더 높은 임계 전압은 상보 게이트 도핑을 사용함으로써 달성되는 것이 바람직하지만, 그 밖의 다른 기법에 의해 또한 달성될 수 있다.
회로(200)의 전력이 상승될 때, 신호 노드들은 그들의 게이트를 통한 용량성 결합으로 인해 공급 전력의 대략 절반 정도로 상승된다. 트랜지스터(210, 212, 202)가 더 낮은 임계 전압을 가지기 때문에, 이들은 전력을 상승시킬 때 먼저 도통되며, 이로 인해 그 밖의 다른 트랜지스터는 오프된다. 이에 따라 노드(220)가 하이로 되며, 노드(222)도 하이로 된다. 노드(222)가 로우로 되면, 트랜지스터(214)가 도통되어서, 풀 업 노드(216)가 하이로 된다.
회로(200)가 초기화된 후, 풀 업 노드(216)가 풀 다운될 수 있다. 풀 업 노드(216)의 풀 다운으로 트랜지스터(212)가 턴 오프되며, 트랜지스터(208)가 턴 온된다. 이로 인해 노드(222)가 하이로 된다. 인버터(201)에서, 트랜지스터(204)가 턴 온 되어, 노드(220)가 로우로 된다. 노드(220)가 로우로 되면, 트랜지스터(210)가 턴 오프된다. 따라서, 풀 업 노드(216)가 다시 하이 상태로 될 경우, 회로(200)의 상태는 변하지 않을 것이다. 특히, 풀 업 노드(216)가 하이로 됨으로써, 트랜지스터(212)가 다시 인버트되고 도통되어도, 트랜지스터(210)가 오프된 채로 유지되기 때문에 단순히 노드(224)가 접지로 될 것이며, 노드(222)는 하이로 유지될 것이다. 노드(222)가 하이로 되면, 트랜지스터(214)가 턴 오프된다. 트랜지스터(214)가 오프되면, 풀 업 노드(216)가 개로(open circuit)로서 동작하며, 그에 결합된 소자에 영향을 끼치지 않을 것이다. 따라서, 회로(200)는 테스트 및 그 밖의 다른 목적을 위한 알려진 상태로 노드를 설정하는 데 매우 유용하며, 풀 업 노드(216)가 일단 로우로 구동되면 풀 업 회로를 효과적으로 디스에이블시킨다.
도 3을 참조하면, 회로(200)의 동작은 인버터(201) 및 NAND 회로(203)를 참조하여 또한 기술될 수 있다. 노드(220)는 인버터 회로(201)의 출력단이며, NAND 회로(203)의 제 1 입력단에 결합된다. 마찬가지로, 노드(222)는 NAND 회로(203)의 출력단이며, 풀 업 노드(216)는 NAND 회로(203)의 제 2 입력단에 접속된다. 회로(200)의 전력을 상승시킬 때, NAND 회로(203)의 입력단 모두는 하이로 되어서, NAND 회로(203)의 출력은 로우로 된다. 이로 인해 트랜지스터(214)가 턴 온되어, 풀 업 노드(216)가 하이로 유지된다. 따라서, 전력을 상승시킬 때, 회로(200)는 자동적으로 턴 온되어 풀 업 노드를 하이로 구동시킨다.
풀 업 노드(216)가 풀 다운되면, NAND 회로(203)로의 제 2 입력은 로우로 된다. 이로 인해 NAND 회로(203)(노드(222))의 출력은 하이로 된다. 이는 트랜지스터(214)를 턴 오프시켜서, 풀 업 노드(216)가 부동 상태로 되게 한다. NAND 회로(203)의 출력단이 인버터(201)의 입력단에 다시 접속되기 때문에 노드(220)는 로우로 된다. 노드(220)상의 로우 입력으로 인해 NAND 회로(203)의 출력은 하이로 유지되며, 이에 따라 노드(220)상의 입력은 로우로 유지된다. 따라서, 외부 회로에 의해 풀 업 노드(216)를 로우로 구동시킴으로써, 풀 업 회로(200)가 디스에이블된다.
풀 업 노드(216)가 외부로부터 다시 풀 업될 경우, NAND 회로(203)로의 제 2 입력은 하이로 된다. 그러나, 제 1 입력(노드(220))이 로우로 유지되기 때문에, NAND 회로(203)의 출력(노드(222))은 하이로 유지되어, 트랜지스터(214)는 오프로 유지된다. 따라서, 풀 다운된 후에 풀 업 노드(216)를 백 업(back up)하는 것은 NAND 회로(203) 및 인버터(201)에 의해 형성된 래치의 상태에 영향을 끼치지 않는다.
도 4를 참조하면, 도 4는 풀 다운 회로(300)의 개략도이다. 일반적으로,풀 다운 회로(300)는 하나의 래치로서 함께 결합된 인버터(301) 및 NOR 회로(303)를 포함한다. 인버터(301)는 트랜지스터(302, 304)를 포함하며, 트랜지스터(302)는 P-채널 트랜지스터를 포함하고, 트랜지스터(304)는 N-채널 트랜지스터를 포함하는 것이 바람직하다. NOR 회로(303)는 트랜지스터(306, 308, 310, 312)를 포함한다. 트랜지스터(306, 308)는 P-채널 트랜지스터인 것이 바람직하며, 트랜지스터(310, 312)는 N-채널 트랜지스터인 것이 바람직하다. 풀 다운 회로(300)는 또한 레벨 설정 트랜지스터(314), 즉 이 실시예에서의 풀 다운 트랜지스터(314)를 포함한다. 풀 다운 트랜지스터(314)는 드레인이 풀 다운 노드(316)에 접속된 N-채널 소자를 포함하는 것이 바람직하다.
풀 다운 회로(300)는 풀 다운 노드(316)를 로우인 알려진 상태로 전력을 상승시키도록 설계된다. 풀 다운 노드(316)는 풀 업될 때까지 로우로 유지되며, 그 후 트랜지스터(314)는 전력이 순환될 때까지 디스에이블될 것이다.
회로(100, 200)에서와 마찬가지로, 회로(300)는 원하는 상태로 용이하게 전력을 상승시키기 위해 더 높은 임계 전압을 갖는 몇몇 트랜지스터로 구성되는 것이 바람직하다. 특히, 트랜지스터(302, 310, 312)는 더 높은 임계 전압을 갖는 것이 바람직하다. 또, 이 더 높은 임계 전압은 상보 게이트 도핑의 사용에 의해 달성되지만, 그 밖의 다른 기법에 의해 또한 달성될 수 있다.
회로(300)의 전력이 상승될 때, 신호 노드들은 그들의 게이트를 통한 용량성 결합으로 인해 공급 전력의 대략 절반 정도로 상승한다. 트랜지스터(304, 306, 308)가 더 낮은 임계 전압을 가지기 때문에, 이들은 전력을 상승시킬 때 먼저 도통되며, 이로 인해 그 밖의 다른 트랜지스터가 오프된다. 이에 따라, 노드(320)가 로우로 되며, 노드(322)가 하이로 된다. 노드(322)가 하이로 되면, 트랜지스터(314)가 도통되어, 풀 다운 노드(316)를 다운시킨다.
회로(300)가 초기화된 후, 풀 다운 노드(316)는 풀 업(하이로 구동)될 수 있다. 풀 다운 노드(316)가 풀 업됨으로써 트랜지스터(306)가 턴 오프되며, 트랜지스터(312)가 턴 온된다. 이로 인해 노드(322)가 로우로 된다. 인버터(301)에서, 트랜지스터(304)가 턴 오프되며, 트랜지스터(302)가 턴 온되어, 노드(320)가 하이로 된다. 노드(320)가 하이로 되면, 트랜지스터(308)가 오프된다. 따라서, 풀 다운 노드가 다시 로우로 될 경우, 회로(300)에는 아무런 영향을 끼치지 않는다. 특히, 풀 다운 노드(316)가 로우로 구동될 때 트랜지스터(306)가 턴 온되어도, 단순히 노드(324)가 하이로 되며, 노드(322)는 로우로 유지된다. 노드(322)가 로우로 되면, 트랜지스터(314)가 턴 오프된다. 트랜지스터(314)가 오프되면, 풀 다운 노드(316)는 개로로서 동작하며, 그에 결합되어 있는 소자에 영향을 끼치지 않을 것이다.
따라서, 회로(300)는 풀 업 회로(200)와 동일한 방식으로 동작한다. 특히, 이 소자는 풀 다운 노드(316)가 로우로 되는 초기 상태로 전력을 상승시키며, 풀 다운 노드(316)가 하이로 구동될 때, 회로(300)는 전력이 순환될 때까지 하이 임피던스 상태로 유지된다.
도 5를 참조하면, 회로(300)의 동작이 인버터(301) 및 NOR 회로(303)를 참조하여 또한 기술될 것이다. 노드(320)는 인버터(301)의 출력단이며, NOR회로(303)의 제 1 입력단에 접속된다. 마찬가지로, 노드(322)는 NOR 회로(303)의 출력단이며, 인버터(301)의 입력단 및 트랜지스터(314)의 게이트에 접속된다. 트랜지스터(314)의 드레인은 풀 다운 노드(316) 및 NOR 회로(303)의 제 2 입력단에 접속된다. 회로(300)의 전력을 상승시킬 때, NOR 회로(303)의 두 입력 모두 로우로 되어서, NOR 회로(303)의 출력이 하이로 된다. 이로 인해 트랜지스터(314)가 도통되어, 풀 다운 노드(316)를 로우로 유지한다. 따라서, 전력을 상승시킬 때, 회로(300)는 자동적으로 턴 온되어, 풀 다운 노드(316)가 로우로 된다.
풀 다운 노드(316)가 하이로 구동되면, NOR 회로(303)로의 제 2 입력은 하이로 된다. 이로 인해 NOR 회로(303)(노드(322))의 출력은 로우로 된다. 이에 따라, 트랜지스터(314)가 턴 오프되며, 풀 다운 노드(316)가 부동 상태로 된다. NOR 회로(303)의 출력단이 인버터(301)의 입력단에 다시 접속되기 때문에, 노드(320)는 하이로 구동되며, 이로 인해 NOR 회로(303)는 풀 다운 노드(316)가 구동되지 않는 안정 상태로 유지된다. 따라서, 풀 다운 회로(300)는 전력을 상승시킬 때 신호를 로우 상태로 초기화하는데 유용하며, 노드를 하이로 구동시킴으로써 쉽게 디스에이블될 수 있다.
풀 다운 노드(316)가 외부로부터 다시 풀 다운될 경우, NOR 회로(303)로의 제 2 입력이 로우로 된다. 그러나, 제 1 입력(노드(320))이 하이로 유지되기 때문에, NOR 회로(303)의 출력(노드(322))은 로우로 유지되며, 트랜지스터(314)는 오프로 유지된다. 따라서, 풀 다운 노드(316)를 풀 업한 후 다시 풀 다운으로 하는 것은 회로(300)의 상태에 영향을 끼치지 않는다.
따라서, 본 발명의 제 1 실시예에서, 회로의 풀 업 및 풀 다운 노드는 토글 업 및 토글 다운될 수 있으며, 이들은 각각 업 또는 다운 상태로 유지될 것이다. 제 2 실시예에서, 풀 업(또는 풀 다운) 회로는, 전력을 상승시킬 때 풀 업 상태(또는 풀 다운 상태)로 설정되며 통상 정상 누설 전류 이상의 DC 전류를 유입하지 않는 래치 회로를 포함한다. 이 실시예에서는 또한, 풀 업 노드가 로우로 구동될 경우(또는 풀 다운 노드가 하이로 구동될 경우), 출력 트랜지스터가 턴 오프되어, 전력이 순환될 때까지 오프로 유지된다.
본 발명이 바람직한 실시예를 참조하여 특별히 도시되고 기술되었지만, 본 기술 분야에 통상의 지식을 가진 자라면, 본 발명의 정신 및 범주를 벗어나지 않고 형식 및 세부 사항의 여러 가지 변경이 행해질 수 있음을 이해할 것이다. 또한, 본 기술 분야에서 이해되는 바와 같이, 도면에서 여러 가지 도선들이 단선으로 도시되었지만, 이들은 제한적인 의미로서 도시된 것이 아니며, 다수의 도선들을 포함할 수 있음을 이해할 것이다.
본 발명에 따른 풀 업/풀 다운 회로에 의하면, 정확한 사전결정된 상태로 전력을 상승시키기 위해 임계 전압이 서로 다른 트랜지스터를 사용함으로써 거의 DC 전류의 유입없이도 노드를 업 또는 다운 상태로 유지시킬 수 있다.

Claims (18)

  1. 노드의 논리 레벨을 설정하기 위한 회로에 있어서,
    출력단을 구비하고 상기 출력단이 제 1 상태로 전력을 상승시키도록 구성된 래치 회로를 포함하며,
    상기 래치 회로 출력단은 상기 노드에 결합되며, 상기 래치 회로 출력단이 상기 제 1 상태에 있을 때 상기 노드를 제 1 논리 레벨로 구동시키며,
    상기 노드가 외부에 의해 제 2 논리 레벨로 구동되는 때, 상기 래치 회로 출력단이 제 2 상태로 스위칭되며,
    상기 래치 회로는,
    a) 입력단 및 출력단을 갖는 인버터와,
    b) 제 1 입력단, 제 2 입력단, 출력단을 구비하며, 상기 제 1 입력단이 상기 인버터의 출력단에 접속되어 있고, 상기 출력단이 상기 래치 회로 출력단으로서 상기 인버터의 입력단에 결합되어 있으며, 상기 제 2 입력단이 상기 노드에 결합되어 있는 NAND 회로와,
    c) 게이트가 상기 NAND 회로의 출력단에 접속되어 있고 드레인이 상기 노드 및 상기 NAND 회로의 제 2 입력단에 접속되어 있는 레벨 설정 트랜지스터를 포함하는
    레벨 설정 회로.
  2. 제 1 항에 있어서,
    상기 레벨 설정 트랜지스터는 P-형 트랜지스터이며, 상기 제 1 상태는 상기 래치 회로 출력단이 로우인 것을 포함하며, 상기 제 2 상태는 상기 래치 회로 출력단이 하이인 것을 포함하고, 상기 제 1 논리 레벨은 하이 논리 레벨을 포함하며, 상기 제 2 논리 레벨은 로우 논리 레벨을 포함하고, 상기 P-형 트랜지스터는 상기 래치 회로 출력단이 상기 제 2 상태에 있을 때 턴 오프되는 레벨 설정 회로.
  3. 제 1 항에 있어서,
    ⅰ) 상기 인버터는 직렬로 접속된 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고, 상기 제 2 트랜지스터는 상기 제 1 트랜지스터보다 더 낮은 임계 전압을 가지며,
    ⅱ) 상기 NAND 회로는 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터를 포함하며, 상기 제 3 및 제 4 트랜지스터는 서로 병렬로 접속되고 상기 제 5 및 제 6 트랜지스터와 직렬로 접속되며, 상기 제 5 및 제 6 트랜지스터는 상기 제 3 및 제 4 트랜지스터보다 더 낮은 임계 전압을 갖는 레벨 설정 회로.
  4. 노드의 논리 레벨을 설정하기 위한 회로에 있어서,
    출력단을 구비하고 상기 출력단이 제 1 상태로 전력을 상승시키도록 구성된 래치 회로를 포함하며,
    상기 래치 회로 출력단은 상기 노드에 결합되며, 상기 래치 회로 출력단이 상기 제 1 상태에 있을 때 상기 노드를 제 1 논리 레벨로 구동시키고,
    상기 노드가 외부에 의해 제 2 논리 레벨로 구동되는 때, 상기 래치 회로 출력단이 제 2 상태로 스위칭되며,
    상기 래치 회로는,
    a) 입력단 및 출력단을 갖는 인버터와,
    b) 제 1 입력단, 제 2 입력단, 출력단을 구비하며, 상기 제 1 입력단이 상기 인버터의 출력단에 접속되어 있고, 상기 출력단이 상기 래치 회로 출력단으로서 상기 인버터의 입력단에 결합되어 있으며, 상기 제 2 입력단이 상기 노드에 결합되어 있는 NOR 회로와,
    c) 게이트가 상기 NOR 회로의 출력단에 접속되어 있고 드레인이 상기 노드 및 상기 NOR 회로의 제 2 입력단에 접속되어 있는 레벨 설정 트랜지스터를 포함하는
    레벨 설정 회로.
  5. 제 4 항에 있어서,
    상기 레벨 설정 트랜지스터는 N-형 트랜지스터이며, 상기 제 1 상태는 상기 래치 회로 출력단이 하이인 것을 포함하며, 상기 제 2 상태는 상기 래치 회로 출력단이 로우인 것을 포함하고, 상기 제 1 논리 레벨은 로우 논리 레벨을 포함하며, 상기 제 2 논리 레벨은 하이 논리 레벨을 포함하고, 상기 N-형 트랜지스터는 상기 래치 회로 출력단이 상기 제 2 상태에 있을 때 턴 오프되는 레벨 설정 회로.
  6. 제 4 항에 있어서,
    ⅰ) 상기 인버터는 직렬로 접속된 제 1 트랜지스터 및 제 2 트랜지스터를 포함하며, 상기 제 2 트랜지스터는 상기 제 1 트랜지스터보다 더 낮은 임계 전압을 가지며,
    ⅱ) 상기 NOR 회로는 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터를 포함하며, 상기 제 5 및 제 6 트랜지스터는 서로 병렬로 접속되고, 상기 제 3 및 제 4 트랜지스터와 직렬로 접속되며, 상기 제 3 및 제 4 트랜지스터는 상기 제 5 및 제 6 트랜지스터보다 더 낮은 임계 전압을 갖는 레벨 설정 회로.
  7. 전력을 상승시킬 때 최소의 DC 영 입력 전류(a minimum of DC quiescent current)를 갖는 사전결정된 제 1 상태로 회로 노드를 구동시키고, 전력을 상승시킨 후 구동을 중단시키는 방법에 있어서,
    a) 상기 회로 노드에 결합된 출력단을 갖는 래치 회로를 제공하는 단계와,
    b) 상기 래치 회로의 전력을 상승시키는 단계 ― 상기 래치 회로의 전력을 상승시킬 때, 상기 출력단은 상기 회로 노드를 상기 제 1 상태로 구동시킴 ― 와,
    c) 상기 회로 노드를 외부에서 제 2 상태로 구동시켜서 상기 래치 회로가 상기 회로 노드를 상기 제 1 상태로 구동시키는 것을 중단시키도록 하는 단계를 포함하며,
    상기 래치 회로는,
    a) 입력단 및 출력단을 갖는 인버터와,
    b) 제 1 입력단, 제 2 입력단, 출력단을 구비하며, 상기 제 1 입력단이 상기 인버터의 출력단에 접속되어 있고, 상기 출력단이 상기 래치 회로 출력단으로서 상기 인버터의 입력단에 결합되어 있으며, 상기 제 2 입력단이 상기 노드에 결합되어 있는 NAND 회로와,
    c) 게이트가 상기 NAND 회로의 출력단에 접속되어 있고 드레인이 상기 노드 및 상기 NAND 회로의 제 2 입력단에 접속되어 있는 풀업 트랜지스터를 구비하며,
    상기 인버터는 그의 출력단이 하이인 상태로 전력을 상승시키고 상기 NAND 회로는 그의 출력단이 로우인 상태로 전력을 상승시켜, 전력을 상승시킬 때, 상기풀 업 트랜지스터가 턴 온 되고 상기 회로 노드가 하이로 구동되도록 하는
    회로 노드 구동 및 구동 중단 방법.
  8. 제 7 항에 있어서,
    외부에서 상기 회로 노드를 제 2 상태로 구동시키는 상기 단계는, 상기 회로 노드를 외부에서 로우로 구동하여, 상기 NAND 회로의 상기 제 2 입력단이 로우로 구동되고, 이에 따라 상기 NAND 회로의 상기 출력단이 하이로 구동되고, 상기 풀 업 트랜지스터가 턴 오프되며 상기 인버터의 상기 입력단이 하이로 구동되도록 하는 단계를 포함하는 회로 노드 구동 및 구동 중단 방법.
  9. 전력을 상승시킬 때 최소의 DC 영 입력 전류(a minimum of DC quiescent current)를 갖는 사전결정된 제 1 상태로 회로 노드를 구동시키고, 전력을 상승시킨 후 구동을 중단시키는 방법에 있어서,
    a) 상기 회로 노드에 결합된 출력단을 갖는 래치 회로를 제공하는 단계와,
    b) 상기 래치 회로의 전력을 상승시키는 단계 ― 상기 래치 회로의 전력을 상승시킬 때, 상기 출력단은 상기 회로 노드를 상기 제 1 상태로 구동시킴 ― 와,
    c) 상기 회로 노드를 외부에서 제 2 상태로 구동시켜서 상기 래치 회로가 상기 회로 노드를 상기 제 1 상태로 구동시키는 것을 중단시키도록 하는 단계를 포함하며,
    상기 래치 회로는,
    a) 입력단 및 출력단을 갖는 인버터와,
    b) 제 1 입력단, 제 2 입력단, 출력단을 구비하며, 상기 제 1 입력단이 상기 인버터의 출력단에 접속되어 있고, 상기 출력단이 상기 래치 회로 출력단으로서 상기 인버터의 입력단에 결합되어 있으며, 상기 제 2 입력단이 상기 노드에 결합되어 있는 NOR 회로와,
    c) 게이트가 상기 NOR 회로의 출력단에 접속되어 있고 드레인이 상기 노드 및 상기 NOR 회로의 제 2 입력단에 접속되어 있는 풀다운 트랜지스터를 구비하며,
    상기 인버터는 그의 출력단이 로우인 상태로 전력을 상승시키고 상기 NAND 회로는 그의 출력단이 하이인 상태로 전력을 상승시켜, 전력을 상승시킬 때 상기 풀 다운 트랜지스터가 턴 온 되고 상기 회로 노드가 로우로 구동되도록 하는
    회로 노드 구동 및 구동 중단 방법.
  10. 제 9 항에 있어서,
    외부에서 상기 회로 노드를 제 2 상태로 구동시키는 상기 단계는, 상기 회로 노드를 하이로 구동하여, 상기 NOR 회로의 상기 제 2 입력단이 하이로 구동되고, 이에 따라 상기 NOR 회로의 상기 출력단이 로우로 구동되고, 상기 풀 다운 트랜지스터가 턴 오프되며 상기 인버터의 상기 입력단이 로우로 구동되도록 하는 단계를포함하는 회로 노드 구동 및 구동 중단 방법.
  11. 풀 업 회로에 있어서,
    a) 입력단 및 출력단을 갖는 인버터와,
    b) 제 1 입력단, 제 2 입력단, 출력단을 구비하며, 상기 제 1 입력단이 상기 인버터의 출력단에 접속되어 있고, 상기 NAND 회로의 출력단이 상기 인버터의 입력단에 접속되어 있는 NAND 회로와,
    c) 게이트가 상기 NAND 회로의 출력단에 접속되어 있고 드레인이 풀 업 노드 및 상기 NAND 회로의 제 2 입력단에 접속되어 있는 풀 업 트랜지스터를 포함하며,
    상기 인버터는 그 출력단이 하이인 상태로 전력을 상승시키도록 구성되고 상기 NAND 회로는 그 출력단이 로우인 상태로 전력을 상승시키도록 구성되어 있는 것에 의해, 전력을 상승시킬 때, 상기 풀 업 트랜지스터가 턴 온되며 상기 풀 업 노드가 하이로 구동되도록 하는
    풀 업 회로.
  12. 제 11 항에 있어서,
    상기 인버터는 직렬로 접속된 제 1 트랜지스터 및 제 2 트랜지스터를 포함하며, 상기 제 2 트랜지스터는 상기 제 1 트랜지스터보다 더 낮은 임계 전압을 갖는풀 업 회로.
  13. 제 11 항에 있어서,
    상기 NAND 회로는 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터를 포함하며, 상기 제 3 및 제 4 트랜지스터는 서로 병렬로 접속되고, 상기 제 5 및 제 6 트랜지스터와 직렬로 접속되며, 상기 제 5 및 제 6 트랜지스터는 상기 제 3 및 제 4 트랜지스터보다 더 낮은 임계 전압을 갖는 풀 업 회로.
  14. 풀 업 회로에 있어서,
    a) 출력단 및 입력단을 가지며, 직렬로 접속된 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 인버터 ― 상기 제 2 트랜지스터는 상기 제 1 트랜지스터보다 더 낮은 임계 전압을 가져서, 상기 풀 업 회로의 전력을 상승시킬 때 상기 인버터의 출력이 하이로 되게 함 ― 와,
    b) 출력단, 제 1 입력단, 제 2 입력단을 구비하며, 상기 출력단이 상기 인버터의 입력단에 접속되어 있고 상기 제 1 입력단이 상기 인버터의 출력을 수신하는 NAND 회로 － 상기 NAND 회로는 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터를 포함하며, 상기 제 3 및 제 4 트랜지스터는 서로 병렬로 접속되고 상기 제 5 및 제 6 트랜지스터와 직렬로 접속되며, 상기 제 5 및 제 6 트랜지스터는 상기 제 3 및 제 4 트랜지스터보다 더 낮은 임계 전압을 가져서, 상기 풀 업 회로의 전력을 상승시킬 때, 상기 NAND 회로 출력단이 로우로 되게 함 ― 와,
    c) 풀 업 트랜지스터 － 상기 풀업 트랜지스터의 게이트는 상기 NAND 회로의 출력단에 접속되어, 상기 풀 업 회로의 전력을 상승시킬 때 상기 풀 업 트랜지스터가 도통되게 하며, 상기 풀 업 트랜지스터의 드레인은 풀 업 노드 및 상기 NAND 회로의 상기 제 2 입력단에 접속됨 ― 를 포함하는
    풀 업 회로.
  15. 풀 다운 회로에 있어서,
    a) 입력단 및 출력단을 갖는 인버터와,
    b) 제 1 입력단, 제 2 입력단, 출력단을 구비하며, 상기 제 1 입력단이 상기 인버터의 출력단에 접속되어 있고 상기 출력단이 상기 인버터의 입력단에 접속되어 있는 NOR 회로와,
    c) 게이트가 상기 NOR 회로의 출력단에 접속되어 있고 드레인이 풀 다운 노드 및 상기 NOR 회로의 제 2 입력단에 접속되어 있는 풀 다운 트랜지스터를 포함하며,
    상기 인버터는 그 출력단이 로우인 상태로 전력을 상승시키도록 구성되고 상기 NOR 회로는 그 출력단이 하이인 상태로 전력을 상승시키도록 구성되어 있는 것에 의해, 전력을 상승시킬 때, 상기 풀 다운 트랜지스터가 턴 온되고, 상기 풀 다운 노드가 로우로 구동되도록 하는
    풀 다운 회로.
  16. 제 15 항에 있어서,
    상기 인버터는 직렬로 접속된 제 1 트랜지스터 및 제 2 트랜지스터를 포함하며, 상기 제 2 트랜지스터는 상기 제 1 트랜지스터보다 더 낮은 임계 전압을 갖는 풀 다운 회로.
  17. 제 15 항에 있어서,
    상기 NOR 회로는 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터를 포함하며, 상기 제 5 및 제 6 트랜지스터는 서로 병렬로 접속되고, 상기 제 3 및 제 4 트랜지스터와 직렬로 접속되며, 상기 제 3 및 제 4 트랜지스터는 상기 제 5 및 제 6 트랜지스터보다 더 낮은 임계 전압을 갖는 풀 다운 회로.
  18. 풀 다운 회로에 있어서,
    a) 입력단 및 출력단을 가지며, 직렬로 접속된 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 인버터 ― 상기 제 2 트랜지스터는 상기 제 1 트랜지스터보다더 낮은 임계 전압을 가져서, 상기 풀 다운 회로의 전력을 상승시킬 때 상기 인버터의 출력이 로우로 되게 함 ― 와,
    b) 출력단, 제 1 입력단, 제 2 입력단을 구비하며, 상기 출력단이 상기 인버터의 입력단에 접속되어 있고 상기 제 1 입력단이 상기 인버터의 출력을 수신하는 NOR 회로 ―상기 NOR 회로는 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터를 포함하며, 상기 제 5 및 제 6 트랜지스터는 서로 병렬로 접속되고 상기 제 3 및 제 4 트랜지스터와 직렬로 접속되며, 상기 제 3 및 제 4 트랜지스터는 상기 제 5 및 제 6 트랜지스터보다 더 낮은 임계 전압을 가져서, 상기 풀 다운 회로의 전력을 상승시킬 때, 상기 NOR 회로의 출력단이 하이로 되게 함 ― 와,
    c) 풀 다운 트랜지스터 ― 상기 풀 다운 트랜지스터의 게이트는 상기 NOR 회로의 출력단에 접속되어, 상기 풀 다운 회로의 전력을 상승시킬 때 상기 풀 다운 트랜지스터가 도통되게 하며, 상기 풀 다운 트랜지스터의 드레인은 풀 다운 노드 및 상기 NOR 회로의 상기 제 2 입력단에 접속됨 ― 를 포함하는
    풀 다운 회로.
KR1019970050702A 1996-11-13 1997-09-30 레벨설정회로및풀업/풀다운회로 KR100295728B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/748,453 1996-11-13
US08-748,453 1996-11-13
US08/748,453 US6031403A (en) 1996-11-13 1996-11-13 Pull-up and pull-down circuits

Publications (2)

Publication Number Publication Date
KR19980041914A KR19980041914A (ko) 1998-08-17
KR100295728B1 true KR100295728B1 (ko) 2001-08-07

Family

ID=25009512

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970050702A KR100295728B1 (ko) 1996-11-13 1997-09-30 레벨설정회로및풀업/풀다운회로

Country Status (3)

Country Link
US (1) US6031403A (ko)
JP (1) JPH10178336A (ko)
KR (1) KR100295728B1 (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1217662A1 (en) * 2000-12-21 2002-06-26 Universite Catholique De Louvain Ultra-low power basic blocks and their uses
DE10118863A1 (de) * 2001-04-18 2002-10-31 Infineon Technologies Ag Elektrische Schaltung
US6580054B1 (en) * 2002-06-10 2003-06-17 New Wave Research Scribing sapphire substrates with a solid state UV laser
US6831494B1 (en) * 2003-05-16 2004-12-14 Transmeta Corporation Voltage compensated integrated circuits
US7173455B2 (en) 2004-06-08 2007-02-06 Transmeta Corporation Repeater circuit having different operating and reset voltage ranges, and methods thereof
US7336103B1 (en) 2004-06-08 2008-02-26 Transmeta Corporation Stacked inverter delay chain
US7656212B1 (en) 2004-06-08 2010-02-02 Robert Paul Masleid Configurable delay chain with switching control for tail delay elements
US7405597B1 (en) 2005-06-30 2008-07-29 Transmeta Corporation Advanced repeater with duty cycle adjustment
US7498846B1 (en) 2004-06-08 2009-03-03 Transmeta Corporation Power efficient multiplexer
US7635992B1 (en) 2004-06-08 2009-12-22 Robert Paul Masleid Configurable tapered delay chain with multiple sizes of delay elements
US7304503B2 (en) * 2004-06-08 2007-12-04 Transmeta Corporation Repeater circuit with high performance repeater mode and normal repeater mode, wherein high performance repeater mode has fast reset capability
US7142018B2 (en) 2004-06-08 2006-11-28 Transmeta Corporation Circuits and methods for detecting and assisting wire transitions
US7071747B1 (en) 2004-06-15 2006-07-04 Transmeta Corporation Inverting zipper repeater circuit
US7330080B1 (en) 2004-11-04 2008-02-12 Transmeta Corporation Ring based impedance control of an output driver
US7592842B2 (en) * 2004-12-23 2009-09-22 Robert Paul Masleid Configurable delay chain with stacked inverter delay elements
US7663408B2 (en) * 2005-06-30 2010-02-16 Robert Paul Masleid Scannable dynamic circuit latch
US20070013425A1 (en) * 2005-06-30 2007-01-18 Burr James B Lower minimum retention voltage storage elements
US7394681B1 (en) 2005-11-14 2008-07-01 Transmeta Corporation Column select multiplexer circuit for a domino random access memory array
US7414485B1 (en) * 2005-12-30 2008-08-19 Transmeta Corporation Circuits, systems and methods relating to dynamic ring oscillators
US7642866B1 (en) 2005-12-30 2010-01-05 Robert Masleid Circuits, systems and methods relating to a dynamic dual domino ring oscillator
US7495466B1 (en) * 2006-06-30 2009-02-24 Transmeta Corporation Triple latch flip flop system and method
US7710153B1 (en) * 2006-06-30 2010-05-04 Masleid Robert P Cross point switch
JP2008035200A (ja) * 2006-07-28 2008-02-14 Matsushita Electric Ind Co Ltd 半導体集積回路装置およびその関連技術
US9391519B2 (en) 2014-05-29 2016-07-12 Analog Devices Global Low quiescent current pull-down circuit
CN111431511A (zh) * 2019-05-21 2020-07-17 合肥晶合集成电路有限公司 锁存电路
WO2021220479A1 (ja) * 2020-04-30 2021-11-04 株式会社ソシオネクスト 入力回路

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6010495A (ja) * 1983-06-30 1985-01-19 Fujitsu Ltd センスアンプ
JPS61265829A (ja) * 1985-05-20 1986-11-25 Fujitsu Ltd 半導体集積回路
US4970454A (en) * 1986-12-09 1990-11-13 Texas Instruments Incorporated Packaged semiconductor device with test circuits for determining fabrication parameters
US4872141A (en) * 1988-09-12 1989-10-03 General Electric Company Radiation hard memory cell having monocrystalline and non-monocrystalline inverters
NL8900050A (nl) * 1989-01-10 1990-08-01 Philips Nv Inrichting voor het meten van een ruststroom van een geintegreerde monolitische digitale schakeling, geintegreerde monolitische digitale schakeling voorzien van een dergelijke inrichting en testapparaat voorzien van een dergelijke inrichting.
US4933899A (en) * 1989-02-01 1990-06-12 Cypress Semiconductor Bi-CMOS semiconductor memory cell
US5189640A (en) * 1990-03-27 1993-02-23 National Semiconductor Corporation High speed, multi-port memory cell utilizable in a BICMOS memory array
US5321354A (en) * 1990-07-23 1994-06-14 Seiko Epson Corporation Method for inspecting semiconductor devices
US5371457A (en) * 1991-02-12 1994-12-06 Lipp; Robert J. Method and apparatus to test for current in an integrated circuit
US5353248A (en) * 1992-04-14 1994-10-04 Altera Corporation EEPROM-backed FIFO memory
US5332973A (en) * 1992-05-01 1994-07-26 The University Of Manitoba Built-in fault testing of integrated circuits
FR2692072A1 (fr) * 1992-06-05 1993-12-10 Sgs Thomson Microelectronics Bascule bistable à commande de réinitialisation.
US5384504A (en) * 1992-10-22 1995-01-24 Dickinson; Alexander G. Sense amplifier powered from bit lines and having regeneratively cross-coupling means
US5383194A (en) * 1992-11-06 1995-01-17 University Of Texas System Board Of Regents Integrated logic circuit including impedance fault detection
US5392293A (en) * 1993-02-26 1995-02-21 At&T Corp. Built-in current sensor for IDDQ testing
US5444408A (en) * 1993-12-13 1995-08-22 Micron Technology, Inc. Active pull-up voltage spike reducer
US5467038A (en) * 1994-02-15 1995-11-14 Hewlett-Packard Company Quick resolving latch
US5648930A (en) * 1996-06-28 1997-07-15 Symbios Logic Inc. Non-volatile memory which is programmable from a power source

Also Published As

Publication number Publication date
KR19980041914A (ko) 1998-08-17
US6031403A (en) 2000-02-29
JPH10178336A (ja) 1998-06-30

Similar Documents

Publication Publication Date Title
KR100295728B1 (ko) 레벨설정회로및풀업/풀다운회로
US7205820B1 (en) Systems and methods for translation of signal levels across voltage domains
KR930008886B1 (ko) 전기적으로 프로그램 할 수 있는 내부전원 발생회로
KR930004177B1 (ko) 반도체 기억장치
US4347447A (en) Current limiting MOS transistor driver circuit
EP0141681B1 (en) Test input multiplexing circuit
US6448812B1 (en) Pull up/pull down logic for holding a defined value during power down mode
US7046067B2 (en) Thin-oxide devices for high voltage I/O drivers
KR940018864A (ko) 반도체 장치
US6069515A (en) High voltage input buffer circuit using low voltage transistors
KR100367750B1 (ko) 저전력 시스템을 위한 전력 상승 검파기
KR100211758B1 (ko) 멀티 파워를 사용하는 데이터 출력버퍼
US6225838B1 (en) Integrated circuit buffers having reduced power consumption requirements
JPH06209252A (ja) Ｃｍｏｓ入力段
US5783947A (en) Semiconductor integrated circuit
JPH05227010A (ja) フローティングウェルｃｍｏｓ出力ドライバ
US20040104756A1 (en) Voltage level shifter circuit having high speed and low switching power
US6624678B1 (en) Schmitt trigger device with disable
US6097229A (en) Bus-hold circuit having low leakage when power is off
US6351157B1 (en) Output buffer for making a high voltage (5.0 volt) compatible input/output in a low voltage (2.5 volt) semiconductor process
US5469076A (en) Static current testing apparatus and method for current steering logic (CSL)
KR920702499A (ko) 초고집적 반도체장치의 용장(redundancy)을 위한 영전력소모 레이저 퓨즈시그니쳐회로
KR100530868B1 (ko) 내부 전원 전압 발생 회로들을 갖는 반도체 장치
GB2270598A (en) BiCMOS circuit with negative VBE protection
KR20020084446A (ko) 전압 인터페이스 회로를 구비한 반도체 집적 회로 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee