JP2008035200A - 半導体集積回路装置およびその関連技術 - Google Patents
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Abstract
【解決手段】データ保持回路を構成するインバータにおいて、第1のNMOSトランジスタQN1と第1のPMOSトランジスタQP1の電流能力を調整する。電源電圧が所定の電圧Va未満になるとON状態、OFF状態にかかわらず、どちらか一方のトランジスタの電流能力が大きくなるように、しきい値電圧、Wサイズ、Lサイズを調整する。これにより、入力端子Tinの信号状態にかかわらず、出力信号が固定されることになる。電源電圧を0Vに一旦設定した上で通常の電源電圧に復帰した後のデータ保持回路のデータ状態を任意に設定できる。応用として、半導体集積回路の内部ノードをリーク電流が少ない状態に設定し、半導体集積回路の低消費電力を可能とする。
【選択図】図1
Description
桜井貴康 他、「低消費電力、高速LSI技術」、リアライズ社、pp64-68、1998
図1は本発明の実施の形態における基本的なインバータ回路を示す。図1(a)において、QNはNMOSトランジスタ、QPはPMOSトランジスタ、Tinはインバータ回路の入力端子、Toutは出力端子、VDDは電源端子、VSSはグランド端子である。このインバータ回路において、NMOSトランジスタQNとPMOSトランジスタQPの電流能力に特徴をもたせる。
図2は本発明の実施の形態1の半導体集積回路装置を示す。図2(a)において、QN1は第1のNMOSトランジスタ、QP1は第1のPMOSトランジスタ、QN2は第2のNMOSトランジスタ、QP2は第2のPMOSトランジスタ、E1は電源制御回路である。
図3は本発明の実施の形態2の半導体集積回路装置を示す。図3において、QN3はノーマリOFFの第3のNMOSトランジスタ、QP3はノーマリOFFの第3のPMOSトランジスタである。このラッチ回路では、インバータ以外に、ラッチノードn1にノーマリOFFの第3のNMOSトランジスタQN3、ラッチノードn2にノーマリOFFの第3のPMOSトランジスタQP3を設けた構成が特徴となっている。その他の構成については、実施の形態1の場合の図2と同様であるので、同一の構成要素について同一の参照符号を付すにとどめ、詳しい説明は省略する。
図4は本発明の実施の形態3の半導体集積回路装置を示す。図4において、R1は第1の抵抗、R2は第2の抵抗である。このラッチ回路では、インバータ以外に、ラッチノードn1に第1の抵抗R1、ラッチノードn2に第2の抵抗R2を設けた構成が特徴となっている。その他の構成については、実施の形態1の場合の図2と同様であるので、同一の構成要素について同一の参照符号を付すにとどめ、詳しい説明は省略する。
次に、本発明の実施の形態4を説明する。図5は2入力NAND回路における入力信号の違いによるリーク電流の差を表したものである。図5において、Tinは2入力NAND回路の一方の入力端子である。ここで、もう一方の入力端子は仮にVDD固定とする。
n1,n2 ラッチノード
QN NMOSトランジスタ
QP PMOSトランジスタ
QN1 第1のNMOSトランジスタ
QP1 第1のPMOSトランジスタ
QN2 第2のNMOSトランジスタ
QP2 第2のPMOSトランジスタ
QN3 第3のNMOSトランジスタ
QP3 第3のPMOSトランジスタ
R1 第1の抵抗
R2 第2の抵抗
Tin インバータの入力端子、2入力NAND回路の入力端子
Tout インバータの出力端子
Tin1 3入力NAND回路の入力端子
Tin2 3入力NOR回路の入力端子
TM トランスミッションゲート
11 ラッチ回路
20 携帯電話
30 光ディスク装置
40 テレビジョン受像機
50 デジタルカメラ
60 自動車
Claims (17)
- 任意の情報を記憶可能なデータ保持回路を含む半導体集積回路装置であって、前記データ保持回路に前もって記憶されたデータ状態にかかわらず、前記データ保持回路の電源電圧を所定の電圧未満に設定し、その後、前記データ保持回路の電源電圧を所定の電圧以上に設定することにより、前記データ保持回路を所望のデータ状態に設定可能に構成してある半導体集積回路装置。
- CMOSトランジスタにより構成された第1のインバータと第2のインバータを含むラッチ回路に構成された半導体集積回路装置であって、
前記第1のインバータは第1のNMOSトランジスタと第1のPMOSトランジスタで構成され、
前記第2のインバータは第2のNMOSトランジスタと第2のPMOSトランジスタで構成され、
前記ラッチ回路は電源電圧がある所定の電圧未満になったときに、前記第1のNMOSトランジスタの電流能力が前記第1のPMOSトランジスタの電流能力よりも大きくなり、前記第2のPMOSトランジスタの電流能力が前記第2のNMOSトランジスタの電流能力よりも大きくなるように構成されている請求項1に記載の半導体集積回路装置。 - CMOSトランジスタにより構成された第1のインバータと第2のインバータを含むラッチ回路に構成された半導体集積回路装置であって、
前記第1のインバータは第1のNMOSトランジスタと第1のPMOSトランジスタで構成され、
前記第2のインバータは第2のNMOSトランジスタと第2のPMOSトランジスタで構成され、
前記ラッチ回路は電源電圧がある所定の電圧未満になったときに、前記第1のPMOSトランジスタの電流能力が前記第1のNMOSトランジスタの電流能力よりも大きくなり、前記第2のNMOSトランジスタの電流能力が前記第2のPMOSトランジスタの電流能力よりも大きくなるように構成されている請求項1に記載の半導体集積回路装置。 - 前記第1のNMOSトランジスタと前記第1のPMOSトランジスタの電流比が、前記第1のNMOSトランジスタまたは前記第1のPMOSトランジスタの少なくとも一方のゲート幅により調整され、
前記第2のNMOSトランジスタと前記第2のPMOSトランジスタの電流比が、前記第2のNMOSトランジスタまたは前記第2のPMOSトランジスタの少なくとも一方のゲート幅により調整されている請求項2または請求項3に記載の半導体集積回路装置。 - 前記第1のNMOSトランジスタと前記第1のPMOSトランジスタの電流比が、前記第1のNMOSトランジスタまたは前記第1のPMOSトランジスタの少なくとも一方のゲート長により調整され、
前記第2のNMOSトランジスタと前記第2のPMOSトランジスタの電流比が、前記第2のNMOSトランジスタまたは前記第2のPMOSトランジスタの少なくとも一方のゲート長により調整されている請求項2から請求項4までのいずれかに記載の半導体集積回路装置。 - 前記第1のNMOSトランジスタと前記第1のPMOSトランジスタの電流比が、前記第1のNMOSトランジスタまたは前記第1のPMOSトランジスタの少なくとも一方のゲート酸化膜厚により調整され、
前記第2のNMOSトランジスタと前記第2のPMOSトランジスタの電流比が、前記第2のNMOSトランジスタまたは前記第2のPMOSトランジスタの少なくとも一方のゲート酸化膜厚により調整されている請求項2から請求項5までのいずれかに記載の半導体集積回路装置。 - 前記第1のNMOSトランジスタと前記第1のPMOSトランジスタの電流比が、前記第1のNMOSトランジスタまたは前記第1のPMOSトランジスタの少なくとも一方のしきい値電圧により調整され、
前記第2のNMOSトランジスタと前記第2のPMOSトランジスタの電流比が、前記第2のNMOSトランジスタまたは前記第2のPMOSトランジスタの少なくとも一方のしきい値電圧により調整されている請求項2から請求項6までのいずれかに記載の半導体集積回路装置。 - 前記第1のNMOSトランジスタ、前記第1のPMOSトランジスタ、前記第2のNMOSトランジスタ、前記第2のPMOSトランジスタの他に、データ保持ノードに所定の電流を流す電流源を備えている請求項2から請求項7までのいずれかに記載の半導体集積回路装置。
- 前記電流源が抵抗素子により構成されている請求項8に記載の半導体集積回路装置。
- 前記電流源がMOSトランジスタにより構成されている請求項8に記載の半導体集積回路装置。
- 請求項1から請求項10までのいずれかに記載の半導体集積回路装置を用いて、半導体集積回路の電源電圧を所定の電圧未満にすることで、半導体集積回路内のデータ状態を意図的に静止時リーク電流が小さくなるように設定することを特徴とする半導体集積回路装置。
- 請求項1から請求項11までのいずれかに記載の半導体集積回路装置を有する半導体集積回路を備えた通信装置。
- 請求項1から請求項11までのいずれかに記載の半導体集積回路装置を有する半導体集積回路を備えた情報再生装置。
- 請求項1から請求項11までのいずれかに記載の半導体集積回路装置を有する半導体集積回路を備えた画像表示装置。
- 請求項1から請求項11までのいずれかに記載の半導体集積回路装置を有する半導体集積回路を備えた電子装置。
- 請求項1から請求項11までのいずれかに記載の半導体集積回路装置を有する半導体集積回路を備えた電子制御装置。
- 請求項16に記載の電子制御装置を備えた移動機能を有する装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006206204A JP2008035200A (ja) | 2006-07-28 | 2006-07-28 | 半導体集積回路装置およびその関連技術 |
US11/878,031 US7733690B2 (en) | 2006-07-28 | 2007-07-20 | Semiconductor integrated circuit having a latch circuit |
CN2007101376125A CN101114526B (zh) | 2006-07-28 | 2007-07-27 | 半导体集成电路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006206204A JP2008035200A (ja) | 2006-07-28 | 2006-07-28 | 半導体集積回路装置およびその関連技術 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008035200A true JP2008035200A (ja) | 2008-02-14 |
Family
ID=38986069
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006206204A Ceased JP2008035200A (ja) | 2006-07-28 | 2006-07-28 | 半導体集積回路装置およびその関連技術 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7733690B2 (ja) |
JP (1) | JP2008035200A (ja) |
CN (1) | CN101114526B (ja) |
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- 2006-07-28 JP JP2006206204A patent/JP2008035200A/ja not_active Ceased
-
2007
- 2007-07-20 US US11/878,031 patent/US7733690B2/en not_active Expired - Fee Related
- 2007-07-27 CN CN2007101376125A patent/CN101114526B/zh not_active Expired - Fee Related
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CN101114526B (zh) | 2011-08-17 |
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A621 | Written request for application examination |
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