JP2001015687A - 半導体装置 - Google Patents

半導体装置

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JP2001015687A JP11184162A JP18416299A JP2001015687A JP 2001015687 A JP2001015687 A JP 2001015687A JP 11184162 A JP11184162 A JP 11184162A JP 18416299 A JP18416299 A JP 18416299A JP 2001015687 A JP2001015687 A JP 2001015687A
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靖 亀田
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Abstract

(57)【要約】 【課題】 簡単な保護回路構成により優れたESD耐性
を得ることを可能であり、保護回路を保護機能以外にも
有効活用するようにした半導体装置を提供する。 【解決手段】 半導体チップ1に内部回路2が形成さ
れ、この内部回路とパッドPADの間の信号線3にはN
MOS保護トランジスタQNが接続されている。トラン
ジスタQNのゲートは論理ゲート4の出力端子に接続さ
れている。論理ゲート4はテストモード選択信号TMに
より活性化されて、テスト回路21の出力を保護トラン
ジスタQNのゲートに転送する。電源未投入時、論理ゲ
ート4により保護トランジスタQNのゲートはフローテ
ィングとなり、高いESD耐性を示す。通常動作時は保
護トランジスタQNはオフを保つ。テストモードでは、
テスト回路21の出力に応じて保護トランジスタQNが
駆動されて、これが出力回路となる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、保護トランジス
タを有する半導体装置に関する。
【0002】
【従来の技術】従来より、半導体メモリを始めとする各
種半導体集積回路では、静電放電(Electro-Static Dis
charge;ESD)による内部回路の絶縁膜破壊や接合破
壊等を防止するため、過電圧を吸収する保護回路を内蔵
させることが行われている。保護回路として代表的に
は、図9に示すように、ドレインをパッドPADにつな
がる信号線に接続し、ソースとゲートを接地電位端子に
接続したNMOSトランジスタQNが用いられる。この
保護用NMOSトランジスタQNは、過電圧に対してド
レイン・ソース間の降伏により大きな電流を流して、内
部回路を保護する働きをする。
【0003】
【発明が解決しようとする課題】半導体集積回路の素子
の微細化により、保護回路の重要性はますます高くなっ
ている。ESD耐性を高めるには、保護トランジスタを
大きくすればよいが、これは内部回路の入出力容量の増
大をもたらし、またチップ面積の増大をもたらすため、
限界がある。また、保護回路を保護機能以外の用途にも
有効活用できるようにすることが望まれている。
【0004】この発明は、上記事情を考慮してなされた
もので、簡単な保護回路構成により優れたESD耐性を
得ることを可能とした半導体装置を提供することを目的
としている。この発明はまた、保護回路を保護機能以外
にも有効活用するようにした半導体装置を提供すること
を目的としている。
【0005】
【課題を解決するための手段】この発明に係る半導体装
置は、内部回路が形成された半導体チップと、この半導
体チップに形成されて、前記内部回路とパッドとの間の
信号線と基準電位端子との間に介在させた保護トランジ
スタと、前記半導体チップに形成されて前記保護トラン
ジスタの制御端子に出力端子が接続され前記内部回路の
通常動作時に前記保護トランジスタをオフ状態に保持す
る論理ゲートとを備えたことを特徴とする。
【0006】この発明によると、電源未投入時には論理
ゲートの出力端子、従って保護トランジスタの制御端子
がフローティングになる。この制御端子がフローティン
グの状態では、過電圧が印加されたときに保護トランジ
スタに僅かの順方向バイアス電圧が発生する。これによ
り、保護トランジスタの制御端子をバイアス電圧零の状
態に固定する従来の保護回路方式に比べて、高いESD
耐性が得られる。
【0007】この発明において好ましくは、半導体チッ
プにはテスト回路が設けられているものとする。テスト
回路は例えば、フューズ回路により構成されるチップ情
報記憶回路である。この場合、論理ゲートとして、テス
ト回路を活性化するためのテストモード選択信号により
活性化されてテスト回路の出力を保護トランジスタの制
御端子に転送する回路として構成すれば、保護トランジ
スタをテスト回路の出力トランジスタとして有効利用す
ることが可能になる。
【0008】この発明において、保護トランジスタは好
ましくは、ドレインがパッドと内部回路の間の信号線に
接続され、ソースが接地電位端子に接続されたNMOS
トランジスタである。このNMOSトランジスタをテス
ト回路の出力回路として用いる場合、パッドに“L”出
力を出すことができるが、そのままでは“H”出力を得
ることができない。“H”出力を得るためには例えば、
(a)NMOSトランジスタが接続されたパッドと電源
電位端子の間にテストモードにおいて負荷を接続する。
或いは、(b)ドレインがパッドと内部回路の間の信号
線に接続され、ソースが電源電位端子に接続されたPM
OSトランジスタを付加し、論理ゲートは、テストモー
ドにおいてテスト回路の出力に応じてNMOSトランジ
スタとPMOSトランジスタのゲートに対して相補信号
を与えるものとする。
【0009】この発明において、保護トランジスタをテ
スト出力回路として用いた場合に、そのテスト出力を内
部回路に転送しないようにすることが望ましい。そのた
めには、保護トランジスタが設けられた信号線に、テス
トモード選択信号により制御されてテスト出力の内部回
路への転送を防止するための転送制御ゲートを挿入すれ
ばよい。
【0010】またこの発明において、保護トランジスタ
を制御する論理ゲートは、テストモード選択信号により
活性化されて内部回路のテストを行うテストモードにお
いて、パッドの電位を固定するか否かの制御信号を保護
トランジスタの制御端子に転送するものとすることがで
きる。これにより、内部回路のプローブ等によるテスト
において、所定のパッドを電位固定することが容易にで
きる。
【0011】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 [実施の形態1]図1は、この発明の実施の形態1によ
る半導体装置の構成を示す。半導体チップ1には内部回
路2が形成され、この内部回路2と信号入力または信号
出力用のパッドPADとの間の信号線3に、保護トラン
ジスタQNが接続されている。図では代表的に一つのパ
ッドPADのみを示しているが、通常複数の入出力パッ
ドが設けられ、それぞれに同様に保護トランジスタQN
が接続される。
【0012】保護トランジスタQNはこの実施の形態の
場合、NMOSトランジスタであり、ドレインが信号線
3に接続され、ソースは基準電位端子である接地電位
(VSS)端子に接続されている。保護トランジスタQN
の制御端子であるゲートは、半導体チップ1に形成され
た論理ゲート4の出力端子に接続されている。論理ゲー
ト4は、内部回路2の通常動作時に“L”出力を出し、
保護トランジスタQNのゲートをVSSに保持する働きを
する。
【0013】この実施の形態によると、デバイスに対し
て電源未投入の状態では、論理ゲート4の出力、即ち保
護トランジスタQNのゲートがフローティングになる。
保護トランジスタQNのゲートをVSSに固定した従来の
保護回路方式に比べて、ゲートをフローティングにした
この実施の形態の方がESD電流をより流しやすくな
り、高いESD耐性が得られる。これは、ゲートを強制
接地した場合と異なり、正の高電圧によりゲート・ソー
ス間に不安定ながら僅かの正バイアス電圧が生じる結果
である。実際に本発明者等により、その有効性が確認さ
れている。従ってこの実施の形態によると、簡単な保護
回路構成で優れたESD耐性が得られる。なおデバイス
の通常動作においては、論理ゲート4の出力が“L”と
なるようにすれば、保護トランジスタQNはオフ状態を
保ち、内部回路2の動作に影響はない。
【0014】[実施の形態2]図2は、実施の形態1を
より具体化した実施の形態である。この実施の形態で
は、半導体チップ1内にテスト回路21をする。保護ト
ランジスタQNは、このテスト回路21のテスト出力を
パッドPADが取り出すための出力回路として用いられ
ている。論理ゲート4として、NORゲートG1が用い
られ、その一つの入力端子にはテスト回路21を活性化
するためのテストモード選択信号TMが入り、他の一つ
の入力端子にはテスト回路21の出力が入る。
【0015】テスト回路21は例えば、電源VCCと接地
VSSの間に抵抗RとフューズFを接続して構成されるフ
ューズ回路である。抵抗RはフューズFに対して十分大
きい抵抗値のものが用いられる。このフューズ回路は、
フューズFを切断するか否かにより、“H”(=VCC)
出力又は“L”(=VSS)出力を出す。具体的にこの様
なテスト回路21は、チップ情報(ウェハ番号・位置、
製造年月日、リダンダンシーのアドレス等)を記憶する
チップ情報記憶回路として用いられる。実際にはテスト
回路21はより複雑なロジックとして構成され、テスト
モード選択信号TMにより活性化されることになる。
【0016】テストモード選択信号TMは、通常動作
時、TM=“H”である。このとき、NORゲートG1
の出力は“L”、従って保護トランジスタQNはオフ状
態を保つ。テストモードでは、テストモード選択信号が
TM=“L”となる。このとき、テスト回路21の出力
は、NORゲートG1を位相反転されて保護トランジス
タQNのゲートに転送される。即ち、テスト回路21の
出力が“L”であれば、NORゲートG1の出力は
“H”、従って保護トランジスタQNはオン、パッドP
ADはVSSとなる。テスト回路21の出力が“H”であ
れば、NORゲートG1の出力は“L”、従って保護ト
ランジスタQNはオフ、パッドPADはフローティング
(Hiz)となる。これにより、テスト出力をパッドP
ADから外部に取り出すことができる。電源未投入の状
態ではNORゲートG1の出力、従って保護トランジス
タQNのゲートがフローティングとなり、高いESD耐
性が得られることは、実施の形態1で説明したとおりで
ある。
【0017】この実施の形態によると、先の実施の形態
と同様に簡単な構成で高いESD耐性が得られる。また
保護トランジスタQNには、単なる内部回路の保護機能
に止まらず、テスト回路の出力回路としての機能を持た
せることができ、保護トランジスタの有効利用が可能に
なる。
【0018】[実施の形態3]図2の実施の形態におい
て、テスト出力回路としての保護トランジスタQNは、
オープンドレイン接続となり、このままではパッドPA
Dに“H”レベル出力が得られない。パッドPADに
“H”レベル出力を出すためには、図3に示すように、
テストモード時、パッドPADに負荷抵抗R0を介して
電源VCCを接続すればよい。これにより、テストモード
において、パッドPADには、テスト回路21のデータ
に応じて“H”,“L”出力を出すことができる。
【0019】[実施の形態4]図4は、チップ内部に僅
かの回路を付加して、テストモード時、パッドPADに
“H”,“L”出力が得られるようにした実施の形態で
ある。信号線3には、NMOSトランジスタからなる保
護トランジスタQNとは別に、PMOSトランジスタQ
Pが接続される。PMOSトランジスタQPはドレイン
が信号線3に接続され、ソースが電源VCC端子に接続さ
れる。論理ゲート4は、これらの保護トランジスタQN
とPMOSトランジスタQPとをテスト回路21の出力
データに応じて相補的に駆動する信号を出すように構成
される。
【0020】即ち、論理ゲート4は、保護トランジスタ
QNとPMOSトランジスタQPのゲートをそれぞれ制
御するNORゲートG1とNANDゲートG2を有す
る。これらのNORゲートG1とNANDゲートG2の
一つの入力端子にはテスト回路21の出力が入力され
る。NORゲートG1の他方の入力端子にはテストモー
ド選択信号TMが直接入り、NANDゲートG2の他方
の入力端子にはテストモード選択信号TMがインバータ
I1により反転されて入るようにしている。
【0021】この実施の形態の場合も、テストモード
時、テストモード選択信号TM=“L”となる。このと
き、テスト回路21の出力が“H”であれば、NORゲ
ートG1の出力と、NANDゲートG2の出力が共に
“L”になる。従って、保護トランジスタQNがオフ、
PMOSトランジスタQPがオンになり、パッドPAD
には“H”出力(=VCC)が得られる。またテスト回路
21の出力が“L”であれば、NORゲートG1の出力
と、NANDゲートG1の出力は共に“H”となる。従
って、保護トランジスタQNがオン、PMOSトランジ
スタQPがオフになり、パッドPADには“L”出力
(=VSS)が得られる。
【0022】従ってこの実施の形態によると、パッドP
ADに負荷抵抗を接続することなく、テスト出力を
“H”,“L”出力として取り出すことができる。内部
回路2の通常動作時は、テストモード選択信号がTM=
“H”であり、このとき保護トランジスタQNとPMO
SトランジスタQPは共にオフ状態に保たれる。従って
内部回路2の通常動作に影響はない。また電源未投入の
状態では、保護トランジスタQN、PMOSトランジス
タQP共にゲートはフローティングである。このときP
MOSトランジスタQPは、電源VCC端子を基準とする
負の高電圧に対して保護トランジスタとして機能する。
【0023】[実施の形態5]図2の実施の形態におい
て、テスト回路21の出力を内部回路2に転送しないよ
うにするためには、図5に示すように、信号線3に転送
制御ゲート51を挿入すればよい。転送制御ゲート51
はこの実施の形態の場合、テストモード選択信号TMを
インバータI2により反転した信号で制御されるNOR
ゲートG3である。テストモード選択信号TMが“L”
であるテストモードでは、NORゲートG3の出力は
“L”に固定され、テスト出力は内部回路2に転送され
ない。通常動作においては、パッドPADの信号はNO
RゲートG1で反転されて、内部回路2に転送される。
転送制御ゲート51として、NORゲートG3に代わ
り、テストモード選択信号TMにより直接制御されるN
ANDゲートを用いても同様である。但し、転送制御ゲ
ート51として論理ゲートを用いる図5の構成は、パッ
ドPADが信号入力端子である場合にのみ有効である。
【0024】[実施の形態6]パッドPADが信号入力
端子、信号出力端子のいずれの場合にも有効な転送制御
ゲート51としては、例えば図6に示すようなCMOS
転送ゲートTGを用いればよい。このCMOSゲートT
Gは、テストモード選択信号TMが“L”であるテスト
モードではオフとなり、テスト出力を内部回路2に転送
しない。このとき、内部回路2のパッドPADにつなが
るべき端子はフローティングになる。テストモード選択
信号TMが“H”である通常動作においては、転送ゲー
トTGがオンとなり、パッドPADは内部回路2に接続
される。図5及び図6は、図2の実施の形態の構成を前
提として示したが、図4の実施の形態に対しても同様に
適用できる。
【0025】[実施の形態7]ここまでの実施の形態に
おいて、パッドPD及びテスト回路21は代表的に一つ
だけ示したが、実際には図7に示すように、複数のパッ
ドPADについてそれぞれ保護トランジスタQNが設け
られる。またテスト回路21も複数のフューズ回路によ
り構成される。具体的に、n個のパッドPADに設けら
れた保護トランジスタQNをそれぞれテスト回路21の
出力トランジスタとして用いれば、2n個のテスト出力
データを並列に取り出すことが可能になる。
【0026】これは、従来のチップ情報記憶回路に比べ
て有利な点である。従来のチップ情報記憶回路の場合、
チップ情報出力のためだけに多数のピンを用意すること
はないから、例えば図10に示すように取り出される。
即ち、複数のフューズ回路100の出力をゲート101
を介してレジスタ102に並列転送し、これをクロック
バッファ103からのクロックによりシリアル転送し
て、出力バッファ104から取り出すことになる。これ
に対してこの実施の形態の場合、保護トランジスタが設
けられた多くのパッドをテスト出力用として用いること
ができるから、複数ビットのテストデータを同時に並列
読み出しすることができる。
【0027】[実施の形態8]図2以下の実施の形態で
は、テスト回路21が内部回路2のテストではなく、チ
ップ情報記憶回路である場合を説明したが、この発明は
内部回路2のテストを行う場合にも有効である。図8は
その様な実施の形態を示している。内部回路2の動作を
例えばプローブ等によりテストする場合に、一部のアド
レス端子、I/O端子、コントロール端子等を動作さ
せ、残りの端子を電位固定することがよくある。図8の
実施の形態では、保護トランジスタQNを用いて、テス
トモード時にパッドPADを電位固定する。具体的に
は、論理ゲート4として先の実施の形態と同様にNOR
ゲートG1を用いて、その一つの入力端子にテストモー
ド選択信号TMを入れ、他の入力端子に固定データを与
える。
【0028】テストモード時、テストモード選択信号T
Mは“L”とする。固定データは、電位固定したいパッ
ドについては“L”、電位固定したくないパッド(即ち
テストに用いるパッド)については“H”とする。これ
により、“L”の固定データが与えられたパッドPAD
では、保護トランジスタQNがオンしてVSSに固定され
る。“H”の固定データが与えられる他のパッドPAD
では、保護トランジスタQNがオフであり、任意のレベ
ルを取り得る。テストモード選択信号TMが“H”の通
常動作では、保護トランジスタQNがオフになること
は、先の各実施の形態と同様である。
【0029】従来、同様のテストを簡易テスタ等を用い
て実施する場合には、電位固定する全てのピンに電源端
子や接地端子を接続しなければならず、操作は面倒であ
った。しかも適当なソケットがない場合には、ピンに半
田付けを行うといった作業が必要であった。これに対し
てこの実施の形態によれば、保護トランジスタを利用し
て簡単にパッドの電位をVSSに固定することができ、従
って簡易テスタ等による回路テストの手間が省ける。
【0030】図2以下の実施の形態では、保護トランジ
スタQNを制御する論理ゲート4としてNORゲートG
1を用いたが、ここにNANDゲートを用いることもで
きる。この場合、NANDゲートの出力はインバータを
介して保護トランジスタQNのゲートに接続する。テス
トモード選択信号TMはこの場合、先の各実施の形態と
逆に、テストモード時に“H”となる正論理の信号とな
る。これにより、先の各実施の形態と同様に、通常動作
時は保護トランジスタをオフに保ち、テストモードでテ
スト回路出力を保護トランジスタにより出力すること、
更に電源未投入時に保護トランジスタQNのゲートをフ
ローティングに保つこと、が可能である。また実施の形
態では、保護トランジスタとしてMOSトランジスタを
用いたが、バイポーラトランジスタを用いた場合にも同
様にこの発明を適用することが可能である。
【0031】
【発明の効果】以上述べたようにこの発明によれば、保
護トランジスタのゲートを電源未投入時フローティング
として優れたESD耐性を得ることを可能とした半導体
装置が得られる。またこの発明によれば、保護トランジ
スタをテスト回路の出力トランジスタとして有効利用で
きるようにした半導体装置が得られる。
【図面の簡単な説明】
【図1】この発明の実施の形態1による半導体装置の構
成を示す図である。
【図2】この発明の実施の形態2による半導体装置の構
成を示す図である。
【図3】この発明の実施の形態3による半導体装置の構
成を示す図である。
【図4】この発明の実施の形態4による半導体装置の構
成を示す図である。
【図5】この発明の実施の形態5による半導体装置の構
成を示す図である。
【図6】この発明の実施の形態6による半導体装置の構
成を示す図である。
【図7】この発明の実施の形態7による半導体装置の構
成を示す図である。
【図8】この発明の実施の形態8による半導体装置の構
成を示す図である。
【図9】従来の半導体装置の保護回路を示す図である。
【図10】従来のチップ情報記憶回路の出力回路構成を
示す図である。
【符号の説明】
1…半導体チップ、2…内部回路、3…信号線、4…論
理ゲート、QN…保護トランジスタ、21…テスト回
路、51…転送制御ゲート。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 27/092 Fターム(参考) 5F038 AV05 AV06 AV15 BE05 BE07 BH06 BH07 BH13 DF07 DF17 DT02 DT03 DT13 EZ20 5F048 AA02 AC03 AC07 AC10 CC08 CC10 CC15 CC17

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 内部回路が形成された半導体チップと、 この半導体チップに形成されて、前記内部回路とパッド
    との間の信号線と基準電位端子との間に介在させた保護
    トランジスタと、 前記半導体チップに形成されて前記保護トランジスタの
    制御端子に出力端子が接続され前記内部回路の通常動作
    時に前記保護トランジスタをオフ状態に保持する論理ゲ
    ートとを備えたことを特徴とする半導体装置。
  2. 【請求項2】 前記半導体チップにテスト回路が形成さ
    れ、前記論理ゲートは、前記テスト回路を活性化するた
    めのテストモード選択信号により活性化されて前記テス
    ト回路の出力を前記保護トランジスタの制御端子に転送
    するものであり、 前記保護トランジスタはテストモードにおいて前記テス
    ト回路の出力を外部に取り出すための出力回路として用
    いられることを特徴とする請求項1記載の半導体装置。
  3. 【請求項3】 前記保護トランジスタは、ドレインが前
    記信号線に接続されソースが接地電位端子に接続された
    NMOSトランジスタであることを特徴とする請求項2
    記載の半導体装置。
  4. 【請求項4】 前記NMOSトランジスタが接続された
    パッドと電源電位端子の間にテストモードにおいて負荷
    が接続されることを特徴とする請求項3記載の半導体装
    置。
  5. 【請求項5】 ドレインが前記信号線に接続されソース
    が電源電位端子に接続されたPMOSトランジスタを有
    し、 前記論理ゲートは、テストモードにおいて前記テスト回
    路の出力に応じて前記NMOSトランジスタのゲートと
    PMOSトランジスタのゲートに対して相補信号を与え
    るものであることを特徴とする請求項3記載の半導体装
    置。
  6. 【請求項6】 前記信号線に、前記テストモード選択信
    号により制御されて前記保護トランジスタから出力され
    る前記テスト回路の出力の前記内部回路への転送を防止
    するための転送制御ゲートが挿入されていることを特徴
    とする請求項2記載の半導体装置。
  7. 【請求項7】 前記テスト回路は、チップ情報を記憶す
    るフューズ回路であることを特徴とする請求項2記載の
    半導体装置。
  8. 【請求項8】 前記論理ゲートは、テストモード選択信
    号により活性化されて前記内部回路のテストを行うテス
    トモードにおいて前記パッドの電位を固定するか否かの
    制御信号を前記保護トランジスタの制御端子に転送する
    ものであることを特徴とする請求項1記載の半導体装
    置。
JP18416299A 1999-06-29 1999-06-29 半導体装置 Expired - Fee Related JP3844915B2 (ja)

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