JPH0580633B2 - - Google Patents
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- JPH0580633B2 JPH0580633B2 JP59234844A JP23484484A JPH0580633B2 JP H0580633 B2 JPH0580633 B2 JP H0580633B2 JP 59234844 A JP59234844 A JP 59234844A JP 23484484 A JP23484484 A JP 23484484A JP H0580633 B2 JPH0580633 B2 JP H0580633B2
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- test
- input
- signal
- chip
- voltage
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- 230000005669 field effect Effects 0.000 claims description 10
- 230000000295 complement effect Effects 0.000 claims description 7
- 238000001514 detection method Methods 0.000 claims description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
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- 238000007792 addition Methods 0.000 description 1
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- 239000000047 product Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Measurement Of Current Or Voltage (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〈発明の属する技術分野〉
この発明は、一般に単一の信号データ線上の信
号の多重使用に関連し、さらに詳しくは集積回路
チツプに接続された単一信号入力線をデータ信号
とテスト入力信号の両方の送信に使用することに
関連する。
号の多重使用に関連し、さらに詳しくは集積回路
チツプに接続された単一信号入力線をデータ信号
とテスト入力信号の両方の送信に使用することに
関連する。
〈従来技術〉
複雑な集積回路はしばしばチツプにテスト信号
を入力させるための手段を必要としている。この
テスト信号は、チツプの組立工程からチツプが組
込まれた大規模な装置又はシステムの製造工程に
至るまでの全工程中の任意の段階でのテストを実
施する際、チツプに対して初期的に所定の状態を
設定するのに使用可能である。さらに、テスト
は、非製造部門での故障検査の為にも実施される
ことがある。典型的には、１つ又は２つ以上のテ
スト入力は、テスト処理を容易にすべく、集積回
路を予め定められた１又は２以上の状態にセツト
する為に必要とされる。
を入力させるための手段を必要としている。この
テスト信号は、チツプの組立工程からチツプが組
込まれた大規模な装置又はシステムの製造工程に
至るまでの全工程中の任意の段階でのテストを実
施する際、チツプに対して初期的に所定の状態を
設定するのに使用可能である。さらに、テスト
は、非製造部門での故障検査の為にも実施される
ことがある。典型的には、１つ又は２つ以上のテ
スト入力は、テスト処理を容易にすべく、集積回
路を予め定められた１又は２以上の状態にセツト
する為に必要とされる。
〈発明が解決しようとする問題点〉
本発明の従来技術では、テスト信号を受けとる
為にチツプに対する専用の１又は２以上の入力ピ
ンを備える必要があつた。複雑な集積回路の入力
及び出力線用のピンの数は一般に多い。テスト入
力ピンは、通常は、滅多に使用されることがな
く、チツプが最終的に完成品内に組立てられてし
まうと決して使用されることがない。従つて特定
のピンがチツプ入力として、通常的に使用される
だけではなく、テスト入力機能をも併有している
ことが望まれる。
為にチツプに対する専用の１又は２以上の入力ピ
ンを備える必要があつた。複雑な集積回路の入力
及び出力線用のピンの数は一般に多い。テスト入
力ピンは、通常は、滅多に使用されることがな
く、チツプが最終的に完成品内に組立てられてし
まうと決して使用されることがない。従つて特定
のピンがチツプ入力として、通常的に使用される
だけではなく、テスト入力機能をも併有している
ことが望まれる。
本発明の従来技術では、いくつかの設計上の制
約から、データ入力線とテスト入力線との多重化
には成功しなかつた。克服すべき制約は、入力線
にデータを印加する通常のオペレーシヨンによつ
てテスト入力操作が実行されてはならないという
ことである。換言すれば、テスト入力は、特に意
図しない限り発生してはならないということであ
る。例えば、チツプの通常のオペレーシヨンの期
間中に不要なテスト信号が発生すれば、一般に、
チツプ機能には、決定的な欠陥があつたものと判
断されうる。
約から、データ入力線とテスト入力線との多重化
には成功しなかつた。克服すべき制約は、入力線
にデータを印加する通常のオペレーシヨンによつ
てテスト入力操作が実行されてはならないという
ことである。換言すれば、テスト入力は、特に意
図しない限り発生してはならないということであ
る。例えば、チツプの通常のオペレーシヨンの期
間中に不要なテスト信号が発生すれば、一般に、
チツプ機能には、決定的な欠陥があつたものと判
断されうる。
特に、CMOS装置を使用する場合には、テス
ト状態を作りだす為に使用される入力信号が標準
の入力装置で処理可能なことが重要である。これ
らの入力装置は、不所望の高電圧又は低電圧信号
を遮断して、チツプ内回路を保護している。例え
ば供給電圧を越える高い電圧がテスト信号として
使用されると、チツプ全体がラツチアツプした
り、その他の損傷をうけるおそれがある。
ト状態を作りだす為に使用される入力信号が標準
の入力装置で処理可能なことが重要である。これ
らの入力装置は、不所望の高電圧又は低電圧信号
を遮断して、チツプ内回路を保護している。例え
ば供給電圧を越える高い電圧がテスト信号として
使用されると、チツプ全体がラツチアツプした
り、その他の損傷をうけるおそれがある。
多くのチツプ設計において、空間的な制約によ
り、上記の機能を実行するテスト回路は最小の素
子数で構成しなければならない。また、小数の能
動素子で構成された回路は多数の異なるチツプに
適用しやすい。さらに、上記テスト回路では、消
費電力を低くすることが望まれる。
り、上記の機能を実行するテスト回路は最小の素
子数で構成しなければならない。また、小数の能
動素子で構成された回路は多数の異なるチツプに
適用しやすい。さらに、上記テスト回路では、消
費電力を低くすることが望まれる。
従つて、本発明の目的は通常のオペレーシヨン
の際、データ入力に使用される入力ピンに接続さ
れ、テスト信号を発生するオンチツプ回路を提供
することである。さらに本発明は、上記テスト信
号発生回路が、不要なテスト信号を発生すること
のないようにすることを目的とする。さらに、本
発明の目的は、電圧による損傷を回避するため
に、チツプ上で既に使用されている電圧で作動す
るテスト信号発生回路を提供することである。ま
た本発明の他の目的は、簡単な構造で多数のチツ
プ設計に適応し、かつ消費電力がわずかであり、
チツプが通常のオペレーシヨン時には、電力をほ
とんど消費しない信号発生回路を提供することで
ある。
の際、データ入力に使用される入力ピンに接続さ
れ、テスト信号を発生するオンチツプ回路を提供
することである。さらに本発明は、上記テスト信
号発生回路が、不要なテスト信号を発生すること
のないようにすることを目的とする。さらに、本
発明の目的は、電圧による損傷を回避するため
に、チツプ上で既に使用されている電圧で作動す
るテスト信号発生回路を提供することである。ま
た本発明の他の目的は、簡単な構造で多数のチツ
プ設計に適応し、かつ消費電力がわずかであり、
チツプが通常のオペレーシヨン時には、電力をほ
とんど消費しない信号発生回路を提供することで
ある。
〈問題解決の為の手段及び作用〉
故に、本発明によれば、テスト信号発生回路
が、集積回路チツプのデータ入力線に接続され
る。そして、入力線は、２つの相補形電界効果形
素子のゲートに接続され、上記電界効果形素子
は、供給電力の1/2未満の閾値電圧を有する。電
界効果形素子は、供給電源との間に接続されるの
で、両方の素子がターンオンしている時にのみ電
流が流れうる。上記装置を通つて流れる電流を検
知し、電流が流れる時にテスト信号を発生する手
段が提供される。上記相補形電界効果形素子を通
つて電流が流れていない時には、テスト信号が発
生することはない。
が、集積回路チツプのデータ入力線に接続され
る。そして、入力線は、２つの相補形電界効果形
素子のゲートに接続され、上記電界効果形素子
は、供給電力の1/2未満の閾値電圧を有する。電
界効果形素子は、供給電源との間に接続されるの
で、両方の素子がターンオンしている時にのみ電
流が流れうる。上記装置を通つて流れる電流を検
知し、電流が流れる時にテスト信号を発生する手
段が提供される。上記相補形電界効果形素子を通
つて電流が流れていない時には、テスト信号が発
生することはない。
テスト信号を発生する為、Ｎチヤンネルの閾値
電圧Vssを超え、Ｐチヤンネルの閾値電圧Vddよ
り低い電圧が入力ピンに印加される。これによつ
て、相補形電界効果形素子は両方ともターンオン
し、電流が流れるようになる。この電流は、電流
センサによつて検知され、この電流センサは、テ
スト信号を発生する。入力信号が高電位あるいは
低電位のいずれかであるときには、相補形電界効
果形素子の一方がオフになるので、電流はまつた
く流れない。故に、中間値電圧の信号が入力に与
えられた時にのみ、テスト信号が発生し、かかる
中間値電圧の信号が通常のオペレーシヨンの間に
発生することはない。
電圧Vssを超え、Ｐチヤンネルの閾値電圧Vddよ
り低い電圧が入力ピンに印加される。これによつ
て、相補形電界効果形素子は両方ともターンオン
し、電流が流れるようになる。この電流は、電流
センサによつて検知され、この電流センサは、テ
スト信号を発生する。入力信号が高電位あるいは
低電位のいずれかであるときには、相補形電界効
果形素子の一方がオフになるので、電流はまつた
く流れない。故に、中間値電圧の信号が入力に与
えられた時にのみ、テスト信号が発生し、かかる
中間値電圧の信号が通常のオペレーシヨンの間に
発生することはない。
〈実施例〉
本発明の実施例を添付図面で示し、以下の記載
は、チツプの、通常的なオペレーシヨンの間に、
電圧値が変化することのない集積回路の入力線で
の使用に関し説明する。電圧値が変化するデータ
入力線への本発明の応用については、後で説明す
る。入力“INPUT”は集積回路チツプ上へのデ
ータ線を示し、当分野で周知の適当な保護装置を
有している。入力データ信号はインバータ
“INV1”でバツフアされ、通常の操作条件のもと
に信号“NORMAL OUT”を出力する。この図
面の構成で使用される通り、入力“INPUT”は
最終製品の組込み時点で論理１又は０に接続され
ている。故に、通常のオペレーシヨンの間、入力
“INPUT”に印加される信号は固定されている。
は、チツプの、通常的なオペレーシヨンの間に、
電圧値が変化することのない集積回路の入力線で
の使用に関し説明する。電圧値が変化するデータ
入力線への本発明の応用については、後で説明す
る。入力“INPUT”は集積回路チツプ上へのデ
ータ線を示し、当分野で周知の適当な保護装置を
有している。入力データ信号はインバータ
“INV1”でバツフアされ、通常の操作条件のもと
に信号“NORMAL OUT”を出力する。この図
面の構成で使用される通り、入力“INPUT”は
最終製品の組込み時点で論理１又は０に接続され
ている。故に、通常のオペレーシヨンの間、入力
“INPUT”に印加される信号は固定されている。
通常の入力とは別のチツプに対するテスト入力
を使わずにテスト入力信号を発生させる能力を持
たせるため、テスト信号のマルチプレクス回路１
０が入力線１２に接続されている。このマルチプ
レクス回路１０は、通常のオペレーシヨンの間、
論理０のテスト出力信号“TEST OUT”を発生
させ、特別にテスト信号が必要とされる時に論理
１を発生する。このテスト信号は、チツプ上の他
の論理状態を所定の「１」「０」値にあるいは、
場合によつては設計者の望みどおりに、セツトす
べく使用される。好ましい実施例では、テスト出
力信号“TEST OUT”は、チツプの動作が適正
であるか否かをテストする目的で、工場内でのみ
発生され、使用される。テスト出力信号“TEST
OUT”は、最終段階では常に論理０に保持され
る。
を使わずにテスト入力信号を発生させる能力を持
たせるため、テスト信号のマルチプレクス回路１
０が入力線１２に接続されている。このマルチプ
レクス回路１０は、通常のオペレーシヨンの間、
論理０のテスト出力信号“TEST OUT”を発生
させ、特別にテスト信号が必要とされる時に論理
１を発生する。このテスト信号は、チツプ上の他
の論理状態を所定の「１」「０」値にあるいは、
場合によつては設計者の望みどおりに、セツトす
べく使用される。好ましい実施例では、テスト出
力信号“TEST OUT”は、チツプの動作が適正
であるか否かをテストする目的で、工場内でのみ
発生され、使用される。テスト出力信号“TEST
OUT”は、最終段階では常に論理０に保持され
る。
テスト信号発生回路１０への入力は、チツプ内
部の入力線１２に接続される。Vdd及びVssは好
ましくは、それぞれ＋５ボルト及び０ボルトに設
定されている。２つの相補形電界効果形素子Q1
及びQ2は、それぞれＰチヤンネル及びＮチヤン
ネルトランジスタであつて、Q1及びQ2のゲート
は両方ともテスト入力発生回路への入力線１４に
接続される。この配置は、標準のCMOSインバ
ータと同様であつて、この配置では、入力信号が
論理1Vdd又は論理0Vssのいずれかであるとき
は、常にQ1又はQ2の一方だけがオンになる。故
に、入力信号が０ボルト又は５ボルトで、Q1又
はQ2のいずれかがオフであるときは、テスト信
号のマルチプレクス回路１０内のVddからVssに
は電流が流れることはない。
部の入力線１２に接続される。Vdd及びVssは好
ましくは、それぞれ＋５ボルト及び０ボルトに設
定されている。２つの相補形電界効果形素子Q1
及びQ2は、それぞれＰチヤンネル及びＮチヤン
ネルトランジスタであつて、Q1及びQ2のゲート
は両方ともテスト入力発生回路への入力線１４に
接続される。この配置は、標準のCMOSインバ
ータと同様であつて、この配置では、入力信号が
論理1Vdd又は論理0Vssのいずれかであるとき
は、常にQ1又はQ2の一方だけがオンになる。故
に、入力信号が０ボルト又は５ボルトで、Q1又
はQ2のいずれかがオフであるときは、テスト信
号のマルチプレクス回路１０内のVddからVssに
は電流が流れることはない。
トランジスタQ1及びQ2の閾値電圧は、供給電
圧の1/2未満であり、典型的には、１ボルトをわ
ずかに下まわる値である。従つて、例えば、入力
線１２に印加される入力信号が１から４ボルトの
間の範囲の電圧であれば、トランジスタQ1及び
Q2は、両方ともオンになる。Q1及びQ2を通る電
流はQ3を通つて流れ、Q3及びQ4のゲートが共通
に接続されているので、Q4には、ミラー電流が
流れる。Q4及びQ2が充分な大きさを持ち、これ
らのドレイン電流が電流源“Ｉ source”によつ
て供給可能な電流を超過する場合、インバータ
“INV2”への入力は低電位（即ち論理０）にな
り、テスト出力“TEST OUT”は高電位（論理
１）になる。故に、入力“INPUT”に中間レベ
ルの電位信号が与えられると、テスト出力
“TEST OUT”は論理１となり、チツプ上の他
の回路に所望の初期状態を設定するのに使用可能
である。
圧の1/2未満であり、典型的には、１ボルトをわ
ずかに下まわる値である。従つて、例えば、入力
線１２に印加される入力信号が１から４ボルトの
間の範囲の電圧であれば、トランジスタQ1及び
Q2は、両方ともオンになる。Q1及びQ2を通る電
流はQ3を通つて流れ、Q3及びQ4のゲートが共通
に接続されているので、Q4には、ミラー電流が
流れる。Q4及びQ2が充分な大きさを持ち、これ
らのドレイン電流が電流源“Ｉ source”によつ
て供給可能な電流を超過する場合、インバータ
“INV2”への入力は低電位（即ち論理０）にな
り、テスト出力“TEST OUT”は高電位（論理
１）になる。故に、入力“INPUT”に中間レベ
ルの電位信号が与えられると、テスト出力
“TEST OUT”は論理１となり、チツプ上の他
の回路に所望の初期状態を設定するのに使用可能
である。
入力“INPUT”が論理１又は論理０のいずれ
かである時はいつもテスト出力“TEST OUT”
は低電位に保たれることが容易に理解される。入
力“INPUT”が低電位である時はQ2がオフにな
る。従つて、Q4には電流が流れ得ず、インバー
タ“INV2”への入力信号の電圧は電流源“Ｉ
source”から与えられる電流によつて高電位にな
る。従つて、テスト出力“TEST OUT”は低電
位になる。入力“INPUT”が高電位であると
き、Q2がオンになるが、Q1はオフである。Q1，
Q2，Q3からなる電路には、電流が流れないので、
Q4にミラー電流が流れることはなく、電流源
“Ｉ source”によつてインバータ“INV2”への
入力は高電位になる。よつて、テスト出力
“TEST OUT”は低電位になる。したがつて、
Q4はマルチプレクス回路１０のスイツチとして
機能する。
かである時はいつもテスト出力“TEST OUT”
は低電位に保たれることが容易に理解される。入
力“INPUT”が低電位である時はQ2がオフにな
る。従つて、Q4には電流が流れ得ず、インバー
タ“INV2”への入力信号の電圧は電流源“Ｉ
source”から与えられる電流によつて高電位にな
る。従つて、テスト出力“TEST OUT”は低電
位になる。入力“INPUT”が高電位であると
き、Q2がオンになるが、Q1はオフである。Q1，
Q2，Q3からなる電路には、電流が流れないので、
Q4にミラー電流が流れることはなく、電流源
“Ｉ source”によつてインバータ“INV2”への
入力は高電位になる。よつて、テスト出力
“TEST OUT”は低電位になる。したがつて、
Q4はマルチプレクス回路１０のスイツチとして
機能する。
従つて、図中の回路１０は、入力が論理０又は
論理１のいずれかである時には、常に、論理０の
テスト出力“TEST OUT”を発生し、入力が特
に１〜４ボルトの間の範囲の中間電圧レベルにな
つた時に論理１のテスト出力“TEST OUT”を
発生する。当然ながら、Vdd及びVssの値を変え
ると、テスト出力“TEST OUT”信号を使用可
能にするための、入力“INPUT”の電圧範囲も
変化する。
論理１のいずれかである時には、常に、論理０の
テスト出力“TEST OUT”を発生し、入力が特
に１〜４ボルトの間の範囲の中間電圧レベルにな
つた時に論理１のテスト出力“TEST OUT”を
発生する。当然ながら、Vdd及びVssの値を変え
ると、テスト出力“TEST OUT”信号を使用可
能にするための、入力“INPUT”の電圧範囲も
変化する。
テスト信号発生回路１０は、Q1及びQ2のゲー
トソース電圧を上げることによつて例えば、電流
源“Ｉ source”からの電流を打ち消すことので
きる1.5ボルトまでゲートソース電圧を上げるこ
とによつて、入力データのわずかな電圧の変動に
対し影響を受けにくくすることができる。ゲート
ソース電圧の増加はこれらの素子のチヤンネル長
に対するチヤンネル幅の比を小さくすることによ
つて実現される。Q1及びQ2は、入力“INPUT”
が1.5ボルトから3.5ボルトに変化する時には、上
記の様に動作するが、わずかな電圧の変動によつ
ては閉じたままで保たれる。例えば論理１が入力
“INPUT”に与えられ、たまたま４ボルトまで
しか電圧が上がらなくても、Q1がオンになつて、
チツプの機能を危険にさらすようなことはない。
トソース電圧を上げることによつて例えば、電流
源“Ｉ source”からの電流を打ち消すことので
きる1.5ボルトまでゲートソース電圧を上げるこ
とによつて、入力データのわずかな電圧の変動に
対し影響を受けにくくすることができる。ゲート
ソース電圧の増加はこれらの素子のチヤンネル長
に対するチヤンネル幅の比を小さくすることによ
つて実現される。Q1及びQ2は、入力“INPUT”
が1.5ボルトから3.5ボルトに変化する時には、上
記の様に動作するが、わずかな電圧の変動によつ
ては閉じたままで保たれる。例えば論理１が入力
“INPUT”に与えられ、たまたま４ボルトまで
しか電圧が上がらなくても、Q1がオンになつて、
チツプの機能を危険にさらすようなことはない。
テスト出力“TEST OUT”が高電位であると
き、通常の出力“NORMAL OUT”は既知の値
であることが望ましい。インバータ“INV1”は、
好ましくは、（Vdd＋Vss）／２の閾値を持つ標準の CMOSインバータである。入力レベルを、イン
バータ“INV1”の閾値電圧より高く、あるいは
低く、とは言え、テスト入力をアクテイブにする
電圧の範囲内で調整することによつて、通常の出
力“NORMAL OUT”は、論理１又は論理０の
電圧レベルに固定される。例えば、テスト出力
“TEST OUT”が高電位であるときに、通常の
出力“NORMAL OUT”が低電位になるように
したい場合には、出力を3.5ボルトにセツトする。
この電圧値は、テスト出力“TEST OUT”アク
テイブにする1.0〜4.0ボルトの間の範囲内であつ
てかつ、論理１の入力を発生させるのに充分な程
度、インバータINV1の閾値としての2.5ボルトよ
りも高い値である。同様にして、テスト出力
“TEST OUT”が高電位である時に、通常の出
力“NORMAL OUT”が高電位になるようにし
たい場合には、入力電圧は、1.5ボルトにセツト
される。インバータ“INV1”がTTLと互換性を
持つ閾値電圧を有するインバータであれば２〜４
ボルトの間のいずれの電圧レベルによつてもテス
ト出力“TEST OUT”をアクテイブにし、通常
の出力“NORMAL OUT”を論理０にする。こ
の例では、テストモードの期間中は、テスト出力
“TEST OUT”で論理ゲート操作されるまでは、
通常の出力“NORMAL OUT”が、論理１にな
ることはない。いくつかの例では、テスト出力
“TEST OUT”は、チツプ上の様々な素子を所
定の値にセツトするだけに使用されるので、テス
ト出力“TEST OUT”が高電位である時には、
通常の出力“NORMAL OUT”の電圧値は重要
ではなくなる。入力“INPUT”が論理１又は論
理０に相当する電圧値に変化することによつて、
テスト出力“TEST OUT”が論理０にもどるま
で、通常の出力“NORMAL OUT”は使用する
必要がない。
き、通常の出力“NORMAL OUT”は既知の値
であることが望ましい。インバータ“INV1”は、
好ましくは、（Vdd＋Vss）／２の閾値を持つ標準の CMOSインバータである。入力レベルを、イン
バータ“INV1”の閾値電圧より高く、あるいは
低く、とは言え、テスト入力をアクテイブにする
電圧の範囲内で調整することによつて、通常の出
力“NORMAL OUT”は、論理１又は論理０の
電圧レベルに固定される。例えば、テスト出力
“TEST OUT”が高電位であるときに、通常の
出力“NORMAL OUT”が低電位になるように
したい場合には、出力を3.5ボルトにセツトする。
この電圧値は、テスト出力“TEST OUT”アク
テイブにする1.0〜4.0ボルトの間の範囲内であつ
てかつ、論理１の入力を発生させるのに充分な程
度、インバータINV1の閾値としての2.5ボルトよ
りも高い値である。同様にして、テスト出力
“TEST OUT”が高電位である時に、通常の出
力“NORMAL OUT”が高電位になるようにし
たい場合には、入力電圧は、1.5ボルトにセツト
される。インバータ“INV1”がTTLと互換性を
持つ閾値電圧を有するインバータであれば２〜４
ボルトの間のいずれの電圧レベルによつてもテス
ト出力“TEST OUT”をアクテイブにし、通常
の出力“NORMAL OUT”を論理０にする。こ
の例では、テストモードの期間中は、テスト出力
“TEST OUT”で論理ゲート操作されるまでは、
通常の出力“NORMAL OUT”が、論理１にな
ることはない。いくつかの例では、テスト出力
“TEST OUT”は、チツプ上の様々な素子を所
定の値にセツトするだけに使用されるので、テス
ト出力“TEST OUT”が高電位である時には、
通常の出力“NORMAL OUT”の電圧値は重要
ではなくなる。入力“INPUT”が論理１又は論
理０に相当する電圧値に変化することによつて、
テスト出力“TEST OUT”が論理０にもどるま
で、通常の出力“NORMAL OUT”は使用する
必要がない。
テスト信号マルチプレクス回路１０は、通常論
理１又は論理０を示す信号に接続され、素子の通
常の操作の間は信号が変化しない入力を使用する
場合について、これまで説明してきた。しかしな
がら、全てのチツプがこの様な使用に適当な一定
の値の入力をもつわけではなく、テスト信号を可
変データ入力線で多重使用できることも望まし
い。上記で説明した回路は、入力値の変化する入
力での使用には、一般に適していない。入力線が
論理状態の間を変化している時に疑似テスト出力
“TEST OUT”信号が発生することがあるから
である。しかし、一般にこれは容易に解決可能で
ある。例えば、入力信号を発生する回路及びチツ
プに含まれるテスト信号のマルチプレクス回路１
０が共通クロツク信号によつて駆動される場合、
インバータINV2からのテスト出力“TEST
OUT”線中にフリツプフロツプを挿入し、これ
をクロツク信号によつて駆動するようにしてもよ
い。これによつて入力信号が変化する間にのみ発
生する疑似テスト出力“TEST OUT”信号がチ
ツプの他の部分に到達しないようにすることがで
きる。種々のこの他の形式のパルス幅識別回路を
使つても、入力信号の遷移期間に発生した、これ
らの疑似信号をとり除くことができる。その他の
方法は当業者であれば明らかである。
理１又は論理０を示す信号に接続され、素子の通
常の操作の間は信号が変化しない入力を使用する
場合について、これまで説明してきた。しかしな
がら、全てのチツプがこの様な使用に適当な一定
の値の入力をもつわけではなく、テスト信号を可
変データ入力線で多重使用できることも望まし
い。上記で説明した回路は、入力値の変化する入
力での使用には、一般に適していない。入力線が
論理状態の間を変化している時に疑似テスト出力
“TEST OUT”信号が発生することがあるから
である。しかし、一般にこれは容易に解決可能で
ある。例えば、入力信号を発生する回路及びチツ
プに含まれるテスト信号のマルチプレクス回路１
０が共通クロツク信号によつて駆動される場合、
インバータINV2からのテスト出力“TEST
OUT”線中にフリツプフロツプを挿入し、これ
をクロツク信号によつて駆動するようにしてもよ
い。これによつて入力信号が変化する間にのみ発
生する疑似テスト出力“TEST OUT”信号がチ
ツプの他の部分に到達しないようにすることがで
きる。種々のこの他の形式のパルス幅識別回路を
使つても、入力信号の遷移期間に発生した、これ
らの疑似信号をとり除くことができる。その他の
方法は当業者であれば明らかである。
〈発明の効果〉
以上のように、この発明によればテスト信号を
既に使用されている入力線で多重使用することが
できる構成としたので、次のような多数の利点が
ある。最も重要な利点は、テスト信号入力の為に
特別な接続ピンを必要とせず、通常の操作時にデ
ータが入力線に印加されても、テスト機能に何ら
影響をも与えることがないことに加え、製造工程
が簡単になることである。入力信号は常にVdd及
びVssの間の電圧であるので、標準の入力保護装
置の使用が可能であり、ラツチアツプをおこす可
能性を最小限にすることができる。これによつ
て、例えばVddより高い又はVssより低い入力電
圧値を用いてテスト信号マルチプレクス回路を駆
動するより、一般的に安価で簡単な装置を提供す
ることができる。加えて、本願発明に係るテスト
入力マルチプレクス回路は標準的な入力装置に適
用可能であり、また、消費電力が少なく、構成素
子数も少なくてよいという利点を有している。
既に使用されている入力線で多重使用することが
できる構成としたので、次のような多数の利点が
ある。最も重要な利点は、テスト信号入力の為に
特別な接続ピンを必要とせず、通常の操作時にデ
ータが入力線に印加されても、テスト機能に何ら
影響をも与えることがないことに加え、製造工程
が簡単になることである。入力信号は常にVdd及
びVssの間の電圧であるので、標準の入力保護装
置の使用が可能であり、ラツチアツプをおこす可
能性を最小限にすることができる。これによつ
て、例えばVddより高い又はVssより低い入力電
圧値を用いてテスト信号マルチプレクス回路を駆
動するより、一般的に安価で簡単な装置を提供す
ることができる。加えて、本願発明に係るテスト
入力マルチプレクス回路は標準的な入力装置に適
用可能であり、また、消費電力が少なく、構成素
子数も少なくてよいという利点を有している。
上記で説明した回路の重大な長所は、チツプが
通常のモードで動作している時には、実際にテス
ト信号のマルチプレクス回路１０は、全く電力を
消費しない点である。電流源“Ｉ source”は、
ソースがVddに接続され、ドレインがQ4のドレ
インに接続され、ゲートが接地電位に接続される
ＰチヤンネルFETにより構成される。電流源
“Ｉ source”がこのように構成されると、接地
電位に接続する電路がQ4を通つて形成されるま
で、電流源“Ｉ source”を通つて電流が流れる
ことはない。上記で説明した通り、チツプが通常
の動作モードであるとき、Q4を通る電流路は形
成されない。これも上記した通り、通常のモード
では、Q1，Q2，Q3を通る電流路にも電流が流れ
ることはない。従つて、テスト信号マルチプレク
ス回路１０は、チツプがテストモードである時に
のみ電力を消費し、このテストモードは、入力
INPUTに中間電圧レベル信号が与えられること
によつて規定される。
通常のモードで動作している時には、実際にテス
ト信号のマルチプレクス回路１０は、全く電力を
消費しない点である。電流源“Ｉ source”は、
ソースがVddに接続され、ドレインがQ4のドレ
インに接続され、ゲートが接地電位に接続される
ＰチヤンネルFETにより構成される。電流源
“Ｉ source”がこのように構成されると、接地
電位に接続する電路がQ4を通つて形成されるま
で、電流源“Ｉ source”を通つて電流が流れる
ことはない。上記で説明した通り、チツプが通常
の動作モードであるとき、Q4を通る電流路は形
成されない。これも上記した通り、通常のモード
では、Q1，Q2，Q3を通る電流路にも電流が流れ
ることはない。従つて、テスト信号マルチプレク
ス回路１０は、チツプがテストモードである時に
のみ電力を消費し、このテストモードは、入力
INPUTに中間電圧レベル信号が与えられること
によつて規定される。
ここでは、特定の実施例に関し詳しく説明した
が種々の置換、付加、変更は当業者には明らかで
あることがわかる。これらの変更は、本発明の要
旨から離れることなく行なわれうるものである。
が種々の置換、付加、変更は当業者には明らかで
あることがわかる。これらの変更は、本発明の要
旨から離れることなく行なわれうるものである。
図面は、本発明の好ましい実施例を示す図であ
る。 １０……マルチプレクス回路、１２……入力
線、INV2……バツフア、Q1，Q2……相補形電界
効果装置、Vdd−Vss……電流路、Q3……検知手
段、Q4……スイツチ手段、FF……タイミング論
理手段。
る。 １０……マルチプレクス回路、１２……入力
線、INV2……バツフア、Q1，Q2……相補形電界
効果装置、Vdd−Vss……電流路、Q3……検知手
段、Q4……スイツチ手段、FF……タイミング論
理手段。
Claims (1)
- 【特許請求の範囲】 １ 入力線と、 上記入力線に接続されるゲートを有し、かつ電
源電圧の1/2未満の閾値を有し、両方ともオンで
ある時電源との間に電流路を形成するように直列
接続された２つの相補形電界効果形素子と、 上記各電界効果形素子に接続され、上記電流路
を通る電流を検知する検知手段と、 上記検知手段に接続され、上記検知手段が電流
を検知したときに第１の状態になり、電流を検知
しない時に第２の状態に切換わるスイツチ手段 を含むテスト入力マルチプレクス回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US549121 | 1983-11-07 | ||
| US06/549,121 US4612499A (en) | 1983-11-07 | 1983-11-07 | Test input demultiplexing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60247179A JPS60247179A (ja) | 1985-12-06 |
| JPH0580633B2 true JPH0580633B2 (ja) | 1993-11-09 |
Family
ID=24191756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59234844A Granted JPS60247179A (ja) | 1983-11-07 | 1984-11-07 | テスト入力マルチプレクス回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4612499A (ja) |
| EP (1) | EP0141681B1 (ja) |
| JP (1) | JPS60247179A (ja) |
| DE (1) | DE3484588D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06155206A (ja) * | 1992-11-27 | 1994-06-03 | Nippei Toyama Corp | 工作機械 |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6188538A (ja) * | 1984-10-05 | 1986-05-06 | Fujitsu Ltd | 半導体装置 |
| JPS61287315A (ja) * | 1985-06-13 | 1986-12-17 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS61292755A (ja) * | 1985-06-20 | 1986-12-23 | Fujitsu Ltd | 半導体集積回路 |
| FR2594553B1 (fr) * | 1985-10-16 | 1989-02-03 | Bendix Electronics Sa | Interface de test pour circuit integre en technologie mos |
| JPS6337270A (ja) * | 1986-07-31 | 1988-02-17 | Fujitsu Ltd | 半導体装置 |
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| US4831623A (en) * | 1987-07-16 | 1989-05-16 | Raytheon Company | Swap scan testing of digital logic |
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| EP0352910A3 (en) * | 1988-07-28 | 1991-04-17 | Digital Equipment Corporation | Finding faults in circuit boards |
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| JP2623000B2 (ja) * | 1989-01-19 | 1997-06-25 | 三洋電機株式会社 | マイクロコンピュータのリセット機構 |
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| US6405335B1 (en) | 1998-02-25 | 2002-06-11 | Texas Instruments Incorporated | Position independent testing of circuits |
| US7058862B2 (en) | 2000-05-26 | 2006-06-06 | Texas Instruments Incorporated | Selecting different 1149.1 TAP domains from update-IR state |
| US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
| US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
| US7034593B1 (en) * | 2003-11-13 | 2006-04-25 | Cirrus Logic, Inc. | Reset mode indication for an integrated circuit using a non-dedicated pin |
| JP6085495B2 (ja) * | 2013-02-26 | 2017-02-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3117238A (en) * | 1960-08-25 | 1964-01-07 | Bell Telephone Labor Inc | Voltage detector utilizing opposite con, ductivity type transistors and zener diodes |
| US4103190A (en) * | 1977-03-25 | 1978-07-25 | Motorola, Inc. | Complementary power saving comparator/inverter circuits |
| US4274014A (en) * | 1978-12-01 | 1981-06-16 | Rca Corporation | Switched current source for current limiting complementary symmetry inverter |
| JPS5578263A (en) * | 1978-12-08 | 1980-06-12 | Nec Corp | Semiconductor integrated circuit |
| DE2905271A1 (de) * | 1979-02-12 | 1980-08-21 | Philips Patentverwaltung | Integrierte schaltungsanordnung in mos-technik mit feldeffekttransistoren |
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| JPS57133656A (en) * | 1981-02-12 | 1982-08-18 | Nec Corp | Semiconductor integrated circuit incorporated with test circuit |
-
1983
- 1983-11-07 US US06/549,121 patent/US4612499A/en not_active Expired - Lifetime
-
1984
- 1984-11-05 EP EP84307699A patent/EP0141681B1/en not_active Expired
- 1984-11-05 DE DE8484307699T patent/DE3484588D1/de not_active Expired - Lifetime
- 1984-11-07 JP JP59234844A patent/JPS60247179A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06155206A (ja) * | 1992-11-27 | 1994-06-03 | Nippei Toyama Corp | 工作機械 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0141681B1 (en) | 1991-05-15 |
| DE3484588D1 (de) | 1991-06-20 |
| EP0141681A2 (en) | 1985-05-15 |
| US4612499A (en) | 1986-09-16 |
| JPS60247179A (ja) | 1985-12-06 |
| EP0141681A3 (en) | 1988-04-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |