KR100271651B1

KR100271651B1 - 센스증폭기

Info

Publication number: KR100271651B1
Application number: KR1019980013812A
Authority: KR
Inventors: 황명하
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1998-04-17
Filing date: 1998-04-17
Publication date: 2000-12-01
Also published as: KR19990080495A

Abstract

본 발명은 센스증폭기에 관한 것으로, 종래에는 짧은 펄스와 같은 노이즈가 실린 데이터가 입력될 경우에 오류데이터가 출력되고, 이후 정상적인 데이터가 입력되어도 오류데이터를 래치 출력하는 문제점이 있었다. 따라서, 본 발명은 제1,제2피모스트랜지스터의 소스가 전원전압에 접속됨과 아울러 드레인이 상대편 게이트에 각기 접속되고; 드레인이 제1,제2피모스트랜지스터의 드레인과 각기 접속된 제1,제2엔모스트랜지스터의 각 게이트에 반전된 데이터라인신호 및 데이터라인신호가 입력됨과 아울러 소스가 공통접속되고; 게이트에 센스앰프구동신호를 입력받는 제3엔모스트랜지스터가 제1,제2엔모스트랜지스터의 소스접속점과 접지 사이에 접속되고; 게이트에 균등화신호를 입력받는 제3피모스트랜지스터가 제1,제2엔모스트랜지스터의 드레인 사이에 접속되고; 제2엔모스트랜지스터의 드레인에서 출력신호가 출력되도록 구성되는 종래 센스증폭기에 있어서, 초기에 래치구동신호가 인에이블 상태일 때만 제1,제2피모스트랜지스터 각각의 소스에 전원전압이 인가되도록 하는 래치구동부와; 전류미러구동신호가 인에이블되면 제1,제2엔모스트랜지스터의 드레인에 동일한 전류가 흐르게 하는 전류미러구동부를 더 포함하는 센스증폭기를 제공하여 초기 동작시에는 래치형 센스증폭기로 동작하고, 일정 시간이 경과한 후에는 전류미러형 센스증폭기로 동작하여 오류데이터의 래치를 방지할 수 있는 효과가 있다.

Description

센스증폭기

본 발명은 센스증폭기에 관한 것으로, 특히 초기 동작시에는 데이터를 래치하는 래치형 센스증폭기로 동작하고, 일정 시간이 경과한 후에는 전류미러형 센스증폭기로 동작하기에 적당하도록 한 센스증폭기에 관한 것이다.

종래의 센스증폭기를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래의 일반적인 래치형 센스증폭기를 보인 회로도로서, 이에 도시한 바와같이 전원전압(VCC)에 직렬접속된 피모스트랜지스터(PM1)와 엔모스트랜지스터(NM1)를 그 엔모스트랜지스터(NM1)의 게이트가 반전된 데이터라인( )에 접속되도록 하고, 전원전압(VCC)에 직렬접속된 피모스트랜지스터(PM2)와 엔모스트랜지스터(NM2)를 그 피모스트랜지스터(PM2)의 게이트가 상기 피모스트랜지스터(PM1)와 엔모스트랜지스터(NM1)의 공통접속점(N1)에 접속되고, 그 엔모스트랜지스터(NM2)의 게이트가 데이터라인(DL)에 접속되며, 그 피모스트랜지스터(PM2)와 엔모스트랜지스터(NM2)의 공통접속점(N2)이 상기 피모스트랜지스터(PM1)의 게이트에 접속되도록 하며, 게이트에 센스앰프구동신호(SE)를 입력받는 엔모스트랜지스터(NM3)가 상기 엔모스트랜지스터(NM1,NM2)의 소스를 공통접속하여 그 공통접속점(N3)와 접지(VSS) 사이에 접속되도록 하고, 게이트에 균등화신호(EQ)를 입력받는 피모스트랜지스터(PM3)가 상기 피모스트랜지스터(PM1), 엔모스트랜지스터(NM1)의 공통접속점(N1)과 피모스트랜지스터(PM2), 엔모스트랜지스터(NM2)의 공통접속점(N2) 사이에 접속되도록 하며, 상기 피모스트랜지스터(PM2), 엔모스트랜지스터(NM2)의 공통접속점(N2)으로부터 출력신호( )가 출력되도록 구성된다. 이하, 상기한 바와같은 종래 일반적인 센스증폭기의 동작을 파형도인 도2 및 도3을 참조하여 설명한다.

먼저, 도2는 센스증폭기가 정상 동작일때의 파형도로서, 센스증폭기가 동작하기 전에 저전위의 균등화신호(EQ)가 피모스트랜지스터(PM3)의 게이트에 입력되어 공통접속점(N1,N2)을 균등화한다. 이와같은 상태에서 데이터라인(DL)과 반전된 데이터라인( )이 어느정도로 벌어(split)지면 균등화신호(EQ)가 고전위로 천이하고 센스앰프구동신호(SE)가 고전위로 천이하여 센스증폭기가 인에이블(enable)된다.

예를 들어, 데이터라인(DL)이 반전된 데이터라인( )보다 전압레벨이 높을 경우는 엔모스트랜지스터(NM1)에 비해 엔모스트랜지스터(NM2)의 구동력이 커지므로, 출력신호( )의 레벨이 저전위로 되고, 이때 피모스트랜지스터(PM1)에 의해 공통접속점(N1)의 레벨이 고전위로 되므로 피모스트랜지스터(PM2)는 완전히 턴오프되어 출력신호( )의 레벨이 완전히 그라운드(ground)되고, 공통접속점(N1)의 레벨은 전원전압(VCC)의 레벨이 된다.

상기한 바와같이 데이터라인(DL)과 반전된 데이터라인( )의 전압레벨이 약간의 차이를 갖으면 크로스커플(cross coupled)된 구조로 인해 출력신호( )의 레벨은 바로 전원전압(VCC) 또는 그라운드로 래치되고, 이후 반대의 데이터가 입력되어도 변하지 않는다.

그러나, 도3에 도시한 바와같이 어드레스신호(ADD)에 짧은 펄스와 같은 노이즈가 실릴 경우 센스증폭기의 균등화신호(EQ), 센스앰프구동신호(SE) 등을 제어하는 어드레스 천이검출부(address transition detection)의 출력신호(ATD)가 짧은 펄스의 형태로 출력된다.

이때, 워드라인(WL)과 같은 셀 액세스(cell access)는 그 짧은 펄스에 의해 유효하지 않은(unvalid) 셀을 액세스한 후, 다시 유효한(valid) 셀을 액세스한다.

그러나, 어드레스 천이검출부 출력신호(ATD)의 펄스폭이 줄어든 결과로 워드라인(WL)과 센스증폭기의 균등화신호(EQ), 센스앰프구동신호(SE)의 타이밍 마진(timing margin)이 없어지고, 따라서 유효한 워드라인(WL)이 인에이블 되기 전에 센스증폭기가 인에이블되어 센스증폭기는 오류데이터를 래치하여 출력한다.

상기한 바와같은 종래의 일반적인 래치형 센스증폭기는 초기에 짧은 펄스와 같은 노이즈가 실린 데이터가 입력될 경우에 오류데이터가 출력되고, 이후 정상적인 데이터가 입력되어도 오류데이터를 래치하여 출력하므로, 칩의 불량이 발생하는 문제점이 있었다.

본 발명은 상기한 바와같은 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 초기 동작시에는 데이터를 래치하는 래치형 센스증폭기로 동작하고, 일정 시간이 경과한 후에는 전류미러형 센스증폭기로 동작하여 오류데이터가 래치되는 것을 방지할 수 있는 센스증폭기를 제공하는데 있다.

도1은 종래의 일반적인 래치형 센스증폭기를 보인 회로도.

도2는 도1에 있어서, 센스증폭기가 정상 동작일때의 파형도.

도3은 도1에 있어서, 입력데이터에 노이즈가 실릴 경우 센스증폭기의 파형도.

도4는 본 발명의 일 실시예를 보인 회로도.

도5는 도4에 있어서, 센스증폭기가 정상 동작일때의 파형도.

도6은 도4에 있어서, 입력데이터에 노이즈가 실릴 경우 센스증폭기의 파형도.

도7은 본 발명의 일 실시예에 따른 시뮬레이션도.

도8은 본 발명의 다른 실시예를 보인 회로도.

***도면의 주요 부분에 대한 부호의 설명***

10:래치구동부 20:전류미러구동부

VCC:전원전압 LE:래치구동신호

ME:전류미러구동신호 PM11∼PM16:피모스트랜지스터

상기한 바와같은 본 발명의 목적은 제1,제2피모스트랜지스터의 소스가 전원전압에 접속됨과 아울러 각각의 드레인이 상대편 게이트에 접속되고; 드레인이 상기 제1,제2피모스트랜지스터의 드레인과 각기 접속된 제1,제2엔모스트랜지스터의 각 게이트에 반전된 데이터라인신호 및 데이터라인신호가 입력됨과 아울러 소스가 공통접속되고; 게이트에 센스앰프구동신호를 입력받는 제3엔모스트랜지스터가 상기 제1,제2엔모스트랜지스터의 소스접속점과 접지 사이에 접속되고; 게이트에 균등화신호를 입력받는 제3피모스트랜지스터가 제1,제2엔모스트랜지스터의 드레인 사이에 접속되고; 상기 제2엔모스트랜지스터의 드레인으로부터 출력신호가 출력되도록 구성되는 종래 센스증폭기에 있어서, 초기에 래치구동신호가 인에이블 상태일 때만 상기 제1,제2피모스트랜지스터 각각의 소스에 전원전압이 인가되도록 하는 래치구동부와; 상기 래치구동신호가 디세이블되면 전류미러구동신호가 인에이블되어 상기 제1,제2엔모스트랜지스터의 드레인에 동일한 전류가 흐르게 하는 전류미러구동부를 더 포함하여 구성함으로써 달성되는 것으로, 본 발명에 의한 센스증폭기를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도4는 본 발명의 일 실시예를 보인 회로도로서, 이에 도시한 바와같이 피모스트랜지스터(PM1,PM2)의 소스가 전원전압(VCC)에 각각 접속됨과 아울러 각각의 드레인이 상대편 게이트에 각각 접속되고; 드레인이 그 피모스트랜지스터(PM1,PM2)의 드레인과 각기 접속된 엔모스트랜지스터(NM1,NM2)의 게이트에 반전된 데이터라인신호( ) 및 데이터라인신호(DL)가 입력됨과 아울러 소스가 공통접속되고; 게이트에 센스앰프구동신호(SE)를 입력받는 엔모스트랜지스터(NM3)가 그 엔모스트랜지스터(NM1,NM2)의 소스접속점과 접지(VSS) 사이에 접속되고; 게이트에 균등화신호(EQ)를 입력받는 피모스트랜지스터(PM3)가 엔모스트랜지스터(NM1,NM2)의 드레인 사이에 접속되고; 상기 엔모스트랜지스터(NM2)의 드레인으로부터 출력신호( )가 출력되도록 구성되는 종래 센스증폭기에 있어서, 초기에 래치구동신호(LE)가 인에이블 상태일 때만 상기 피모스트랜지스터(PM1,PM2) 각각의 소스에 전원전압(VCC)이 인가되도록 하는 래치구동부(10)와; 그 래치구동신호(LE)가 디세이블되면 전류미러구동신호(ME)가 인에이블되어 상기 엔모스트랜지스터(NM1,NM2)의 드레인에 동일한 전류가 흐르게 하는 전류미러구동부(20)를 더 포함하여 구성된다.

이때, 상기 래치구동부(10)는 소스가 각각 전원전압(VCC)에 접속되고, 드레인이 피모스트랜지스터(PM1,PM2)의 소스에 각각 접속되며, 게이트에 래치구동신호(LE)를 입력받는 피모스트랜지스터(PM11,PM12)로 구성되고, 상기 전류미러구동부(20)는 소스가 각각 전원전압(VCC)에 접속되고, 게이트에 전류미러구동신호(ME)를 입력받는 피모스트랜지스터(PM13,PM14)와; 소스가 그 피모스트랜지스터(PM13,PM14)의 드레인에 각각 접속되고, 드레인이 상기 엔모스트랜지스터(NM1,NM2)의 드레인에 각각 접속되며, 게이트가 그 엔모스트랜지스터(NM1)의 드레인에 공통접속된 피모스트랜지스터(PM15,PM16)로 구성된다.

이하, 상기한 바와같은 본 발명의 일 실시예에 대한 동작을 파형도인 도5 및 도6을 참조하여 설명한다.

먼저, 도5는 센스증폭기가 정상 동작일때의 파형도로서, 센스증폭기가 동작하기 전에 저전위의 균등화신호(EQ)가 피모스트랜지스터(PM3)의 게이트에 입력되어 공통접속점(N1,N2)을 균등화하고, 저전위의 래치구동신호(LE)가 피모스트랜지스터(PM11,PM12)의 게이트에 입력되어 래치구동부(10)를 인에이블 시키고, 고전위의 전류미러구동신호(ME)가 피모스트랜지스터(PM13,14)의 게이트에 입력되어 전류미러구동부(20)를 디세이블 시킨다. 이와같은 상태에서 데이터라인(DL)과 반전된 데이터라인( )이 어느정도로 벌어지면 균등화신호(EQ)가 고전위로 천이하고 센스앰프구동신호(SE)가 고전위로 천이하여 센스증폭기가 인에이블된다.

따라서, 종래와 동일하게 출력신호( )는 데이터라인(DL) 및 반전된 데이터라인( )의 전압레벨에 따라 전원전압(VCC) 또는 그라운드의 레벨을 래치 출력한다.

이와같은 상태에서 래치구동신호(LE)가 고전위로 천이하여 래치구동부(LE)를 디세이블 시키고, 전류미러구동신호(ME)가 저전위로 천이하여 전류미러구동부(20)를 인에이블 시키게 된다.

따라서, 출력신호( )의 레벨이 전원전압(VCC)이고, 피모스트랜지스터(PM1)와 엔모스트랜지스터(NM1)의 공통접속점(N1)의 레벨이 그라운드일 때는 피모스트랜지스터(PM15)가 풀업(pull-up)되어 그 공통접속점(N1)의 전압레벨이 상승하고, 이에 따라 피모스트랜지스터(PM16)의 구동력이 떨어지므로, 출력신호( )는 전원전압(VCC)의 레벨을 유지한다.

반대로, 출력신호( )의 레벨이 그라운드이고, 공통접속점(N1)의 레벨이 전원전압(VCC)일 때는 피모스트랜지스터(PM15,PM16)가 턴오프되지만, 게이트에 반전된 데이터라인( )의 전압레벨을 입력받는 엔모스트랜지스터(NM1)에 의해 그 공통접속점(N1)의 전압레벨이 하강하고, 이에 따라 피모스트랜지스터(PM15)가 동작하여 출력신호( )의 레벨을 다소 상승시키지만, 출력신호( )는 그라운드의 레벨을 유지한다.

그리고, 도6에 도시한 바와같이 어드레스신호(ADD)에 짧은 펄스와 같은 노이즈가 실릴 경우 센스증폭기의 균등화신호(EQ), 센스앰프구동신호(SE) 등을 제어하는 어드레스 천이검출부의 출력신호(ATD)도 짧은 펄스의 형태로 출력된다.

이때, 워드라인(WL)이 짧은 펄스에 의해 유효하지 않은 셀을 액세스한 후, 다시 유효한 셀을 액세스하기 전에 균등화신호(EQ)와 센스앰프구동신호(SE)가 고전위로 천이하면, 초기상태는 래치구동부(10)가 인에이블 상태이므로, 센스증폭기는 래치형 센스증폭기로 동작하여 유효하지 않은 데이터가 출력신호( )로 래치 출력된다.

상기한 바와같은 상태에서 래치구동부(10)가 디세이블 되고, 전류미러구동부(20)가 인에이블되면, 센스증폭기가 전류미러형 센스증폭기로 동작하여 유효한 데이터에 따른 출력신호( )가 출력된다.

즉, 도7a에 도시한 본 발명의 일 실시예에 따른 시뮬레이션도와 같이 유효하지 않은 데이터라인(DL)의 전압레벨이 고전위상태에서 센스증폭기가 동작할 때, 초기상태에는 센스증폭기가 래치형으로 동작하여 출력신호( )는 그라운드의 레벨로 래치되고, 공통접속점(N1)은 전원전압(VCC)의 레벨로 래치된다. 이후, 데이터라인(DL)의 전압레벨이 유효한 저전위상태의 전압레벨로 되면, 센스증폭기가 전류미러형으로 동작하여 출력신호( )가 유효한 전원전압(VCC)의 레벨로 천이된다.

그리고, 도7b는 상기 도7a와 반대로 유효하지 않은 데이터라인(DL)의 전압레벨이 저전위상태에서 센스증폭기가 동작할 때의 시뮬레이션도이다.

한편, 도8은 본 발명의 다른 실시예를 보인 회로도로서, 이에 도시한 바와같이 소스가 전원전압(VCC)에 각각 접속됨과 아울러 각각의 드레인이 상대편 게이트에 각각 접속된 피모스트랜지스터(PM1,PM2)와; 드레인이 그 피모스트랜지스터(PM1,PM2)의 드레인과 각기 접속되는 엔모스트랜지스터(NM21,NM22)와; 드레인이 그 엔모스트랜지스터(NM21,NM22)의 드레인과 각기 접속되고, 게이트에 반전된 데이터라인신호( ) 및 데이터라인신호(DL)가 입력됨과 아울러 소스가 공통접속된 엔모스트랜지스터(NM1,NM2)와; 게이트에 센스앰프구동신호(SE)를 입력받고, 그 엔모스트랜지스터(NM1,NM2)의 소스접속점과 접지(VSS) 사이에 접속된 엔모스트랜지스터(NM3)와; 초기에 래치구동신호(LE)가 인에이블 상태일 때만 상기 피모스트랜지스터(PM1,PM2) 각각의 소스에 전원전압(VCC)이 인가되도록 하는 래치구동부(10)와; 그 래치구동신호(LE)가 디세이블되면 전류미러구동신호(ME)가 인에이블되어 상기 엔모스트랜지스터(NM1,NM2)의 드레인에 동일한 전류가 흐르게 하는 전류미러구동부(20)와; 각각의 게이트에 균등화신호(EQ)를 입력받고, 각각의 소스가 전원전압(VCC)에 접속되며, 드레인이 상기 엔모스트랜지스터(NM21)의 드레인, 피모스트랜지스터(PM1)의 게이트와 엔모스트랜지스터(NM22)의 게이트에 공통접속된 피모스트랜지스터(PM22) 및 드레인이 상기 엔모스트랜지스터(NM22)의 드레인, 피모스트랜지스터(PM2)의 게이트와 엔모스트랜지스터(NM21)의 게이트에 공통접속되어 출력신호( )가 출력되는 피모스트랜지스터(PM21)로 구성된다.

상기한 바와같은 본 발명의 다른 실시예는 저전압( )에서 반도체소자를 동작시킴에 따라 데이터라인(DL) 및 반전된 데이터라인( )의 전압레벨(VCC)로 인해 모스트랜지스터(NM1,NM2)가 동시에 턴온되어 센스증폭기가 오동작되는 것을 방지하기 위하여 피모스트랜지스터(PM1) 및 엔모스트랜지스터(NM21)로 이루어지는 제1인버터와; 피모스트랜지스터(PM2) 및 엔모스트랜지스터(NM22)로 이루어지는 제2인버터를 크로스커플의 형태로 구성하여 출력신호( )의 풀업 또는 풀다운레벨을 잡아줄수 있도록 하였다.

상기한 바와같은 본 발명에 의한 센스증폭기는 초기 동작시에는 데이터를 래치하는 래치형 센스증폭기로 동작하고, 일정 시간이 경과한 후에는 전류미러형 센스증폭기로 동작하여 오류데이터가 래치되지 않도록 하여 칩의 오동작을 방지할 수 있는 효과가 있다.

Claims

제1,제2피모스트랜지스터의 소스가 전원전압에 접속됨과 아울러 각각의 드레인이 상대편 게이트에 접속되고; 드레인이 상기 제1,제2피모스트랜지스터의 드레인과 각기 접속된 제1,제2엔모스트랜지스터의 각 게이트에 반전된 데이터라인신호 및 데이터라인신호가 입력됨과 아울러 소스가 공통접속되고; 게이트에 센스앰프구동신호를 입력받는 제3엔모스트랜지스터가 상기 제1,제2엔모스트랜지스터의 소스접속점과 접지 사이에 접속되고; 게이트에 균등화신호를 입력받는 제3피모스트랜지스터가 제1,제2엔모스트랜지스터의 드레인 사이에 접속되고; 상기 제2엔모스트랜지스터의 드레인으로부터 출력신호가 출력되도록 구성되는 종래 센스증폭기에 있어서, 초기에 래치구동신호가 인에이블 상태일 때만 상기 제1,제2피모스트랜지스터 각각의 소스에 전원전압이 인가되도록 하는 래치구동부와; 상기 래치구동신호가 디세이블되면 전류미러구동신호가 인에이블되어 상기 제1,제2엔모스트랜지스터의 드레인에 동일한 전류가 흐르게 하는 전류미러구동부를 더 포함하여 구성되는 것을 특징으로 하는 센스증폭기.
제 1항에 있어서, 상기 래치구동부는 소스가 각각 전원전압에 접속되고, 드레인이 상기 제1,제2피모스트랜지스터의 소스에 각각 접속되며, 게이트에 래치구동신호를 입력받는 제11,제12피모스트랜지스터로 구성되는 것을 특징으로 하는 센스증폭기.
제 1항에 있어서, 상기 전류미러구동부는 소스가 각각 전원전압에 접속되고, 게이트에 전류미러구동신호를 입력받는 제13,제14피모스트랜지스터와; 소스가 상기 제13,제14피모스트랜지스터의 드레인에 각각 접속되고, 드레인이 상기 제1,제2엔모스트랜지스터의 드레인에 각각 접속되며, 게이트가 상기 제1엔모스트랜지스터의 드레인에 공통접속된 제15,제16피모스트랜지스터로 구성되는 것을 특징으로 하는 센스증폭기.
소스가 전원전압에 각각 접속됨과 아울러 각각의 드레인이 상대편 게이트에 각각 접속된 제1,제2피모스트랜지스터와; 드레인이 상기 제1,제2피모스트랜지스터의 드레인과 각기 접속되는 제21,제22엔모스트랜지스터와; 드레인이 상기 제21,제22엔모스트랜지스터의 드레인과 각기 접속되고, 게이트에 반전된 데이터라인신호 및 데이터라인신호가 입력됨과 아울러 소스가 공통접속된 제1,제2엔모스트랜지스터와; 게이트에 센스앰프구동신호를 입력받고, 상기 제1,제2엔모스트랜지스터의 소스접속점과 접지 사이에 접속된 제3엔모스트랜지스터와; 초기에 래치구동신호가 인에이블 상태일 때만 상기 제1,제2피모스트랜지스터 각각의 소스에 전원전압이 인가되도록 하는 래치구동부와; 상기 래치구동신호가 디세이블되면 전류미러구동신호가 인에이블되어 상기 제1,제2엔모스트랜지스터의 드레인에 동일한 전류가 흐르게 하는 전류미러구동부와; 각각의 게이트에 균등화신호를 입력받고, 각각의 소스가 전원전압에 접속되며, 드레인이 상기 제21엔모스트랜지스터의 드레인, 제1피모스트랜지스터의 게이트와 제22엔모스트랜지스터의 게이트에 공통접속된 제22피모스트랜지스터 및 드레인이 상기 제22엔모스트랜지스터의 드레인, 제2피모스트랜지스터의 게이트와 제21엔모스트랜지스터의 게이트에 공통접속되어 출력신호가 출력되는 제21피모스트랜지스터로 구성된 것을 특징으로 하는 센스증폭기.