KR100280403B1 - 센스증폭기 - Google Patents
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Abstract
본 발명은 센스증폭기에 관한 것으로, 종래에는 비정상적일 경우에 오류데이터가 래치 및 출력되어 이를 정정할 수 없는 문제점이 있었다. 이와같은 문제점을 감안한 본 발명은 소스가 전원전압에 각각 접속된 제1,제2피모스트랜지스터와; 게이트에 각각 데이터입력신호(D),( )를 입력받고, 상기 제1피모스트랜지스터의 드레인과 제2피모스트랜지스터의 게이트를 공통접속하여 드레인이 그 공통접속점과 접속된 제1엔모스트랜지스터 및 드레인이 상기 제2피모스트랜지스터의 드레인과 접속된 제2엔모스트랜지스터와; 게이트에 구동신호를 입력받고, 상기 제1,제2엔모스트랜지스터의 소스를 공통접속하여 그 접속점과 접지사이에 접속된 제3엔모스트랜지스터와; 게이트에 균등화신호를 입력받고, 상기 제1,제2엔모스트랜지스터의 드레인사이에 접속된 제3피모스트랜지스터와; 상기 제2엔모스트랜지스터 및 제2피모스트랜지스터의 드레인접속점 출력을 반전하여 출력신호를 출력하는 인버터로 구성되는 센스증폭기에 있어서, 제1제어신호에 따라 상기 제1,제2피모스트랜지스터의 게이트를 접속시키는 제1스위치부와; 제2제어신호에 따라 상기 제2엔모스트랜지스터의 드레인과 제1피모스트랜지스터의 게이트를 접속시키는 제2스위치부를 더 포함하여 센스증폭기를 구성함으로써, 비정상적인 동작에 의해 출력되는 오류데이터를 정정할 수 있는 효과가 있다.
Description
본 발명은 센스증폭기에 관한 것으로, 특히 비정상적인 동작으로 인해 센스증폭기를 통해 래치되어 출력되는 오류데이터를 정정하여 출력하기에 적당하도록 한 센스증폭기에 관한 것이다.
종래의 센스증폭기를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1은 종래의 센스증폭기를 보인 회로도로서, 이에 도시한 바와같이 전원전압(VCC)에 소스가 접속된 피모스트랜지스터(PM1)와; 게이트에 데이터입력신호(D)를 입력받고, 그 피모스트랜지스터(PM1)의 드레인과 드레인이 공통접속된 엔모스트랜지스터(NM1)와; 게이트에 구동신호(SAC)를 입력받고, 그 엔모스트랜지스터(NM1)의 소스와 접지(VSS)사이에 접속된 엔모스트랜지스터(NM3)와; 전원전압(VCC)에 소스가 접속되고, 게이트가 상기 피모스트랜지스터(PM1)의 드레인에 접속된 피모스트랜지스터(PM2)와; 게이트에 데이터입력신호( 
)를 입력받고, 그 피모스트랜지스터(PM2)의 드레인과 엔모스트랜지스터(NM3)의 드레인 사이에 공통접속된 엔모스트랜지스터(NM2)와; 게이트에 균등화신호(SAEQ)를 입력받고, 상기 엔모스트랜지스터(NM1),(NM2)의 드레인 사이에 접속된 피모스트랜지스터(PM3)와; 상기 피모스트랜지스터(PM1)의 게이트와 피모스트랜지스터(PM2)와 엔모스트랜지스터(NM2)의 드레인접속점을 공통접속하고, 그 공통접속점의 출력을 반전하여 센스증폭기의 출력신호(SOUT)를 출력하는 인버터(INV1)로 구성된다. 이하, 상기한 바와같이 구성되는 종래 센스증폭기의 동작을 입출력파형도인 도2를 참조하여 설명한다.
먼저, 메모리셀에 저장된 데이터는 도2의 파형도에 도시한 바와같이 저전위에서 고전위로 인가되는 워드라인신호(WL)에 의해 선택되고, 이 선택된 데이터가 데이터라인을 통해 센스증폭기의 엔모스트랜지스터(NM1),(NM2) 게이트에 각각 데이터입력신호(D),( )로 입력되며, 이와같은 상태에서 구동신호(SAC)가 고전위로 엔모스트랜지스터(NM3)의 게이트에 입력되어 그 엔모스트랜지스터(NM3)를 턴온시키고, 균등화신호(SAEQ)가 피모스트랜지스터(PM3)의 게이트에 입력되어 그 피모스트랜지스터(PM3)를 턴오프시킴으로써, 데이터입력신호(D),( )의 차이를 증폭하여 출력신호(SOUT)를 출력하도록 동작한다.
즉, 데이터입력신호(D)가 데이터입력신호( )보다 클 경우는 엔모스트랜지스터(NM1)의 턴온량이 커지므로, 피모스트랜지스터(PM1)의 드레인에서 엔모스트랜지스터(NM1)의 드레인으로 흐르는 전류가 증가하여 피모스트랜지스터(PM2) 게이트의 전위가 낮아짐으로써, 그 피모스트랜지스터(PM2)를 턴온시킨다.
따라서, 피모스트랜지스터(PM2)의 드레인에는 전원전압(VCC)에 따른 고전위가 나타나고, 이 고전위는 인버터(INV1)를 통해 저전위로 반전되어 출력신호(SOUT)로 출력된다. 한편, 피모스트랜지스터(PM2)의 드레인측 고전위는 피모스트랜지스터(PM1)의 게이트에 인가되어 그 피모스트랜지스터(PM1)를 턴오프시키므로, 피모스트랜지스터(PM1)의 드레인에 접속된 피모스트랜지스터(PM2)의 게이트는 저전위를 유지하여, 그 피모스트랜지스터(PM2)가 턴온상태를 유지하며, 따라서 출력신호(SOUT)는 저전위를 래치한다.
그리고, 데이터입력신호( )가 데이터입력신호(D)보다 클 경우는 엔모스트랜지스터(NM2)의 턴온량이 커지므로, 턴온되어 있는 엔모스트랜지스터(NM3)를 통한 접지(VSS)에 따른 저전위가 엔모스트랜지스터(NM2)의 드레인에 나타나고, 이 저전위는 인버터(INV1)를 통해 고전위로 반전되어 출력신호(SOUT)로 출력된다.
한편, 엔모스트랜지스터(NM2)의 턴온량이 커짐에 따라 피모스트랜지스터(PM2)의 드레인에서 엔모스트랜지스터(NM2)의 드레인으로 흐르는 전류가 증가하여 피모스트랜지스터(PM1) 게이트의 전위가 낮아짐으로써, 그 피모스트랜지스터(PM1)를 턴온시킨다. 따라서, 피모스트랜지스터(PM1)의 드레인에는 전원전압(VCC)에 따른 고전위가 나타나고, 이 고전위는 피모스트랜지스터(PM2)의 게이트에 입력되어 그 피모스트랜지스터(PM2)가 턴오프상태를 유지하며, 따라서 출력신호(SOUT)는 고전위를 래치한다.
이와같이 출력신호(SOUT)를 저전위 또는 고전위로 래치할 수 있는 이유는 데이터입력신호(D),( )의 전압레벨 차이가 아주 미세하기 때문이다.
그러나, 상기한 바와같은 종래의 센스증폭기는 짧은 펄스등으로 인해 균등화신호가 워드라인신호보다 먼저 센스증폭기에 입력될 경우에 프리차지(free charge)상태인 데이터입력신호의 노이즈에 의해 오류데이터가 출력되며, 이후 정상적인 데이터가 데이터라인을 통해 입력되더라도 이미 오류데이터를 래치하고 있기 때문에 이를 정정할 수 없는 문제점이 있었다.
본 발명은 상기한 바와같은 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 메모리셀에 저장된 데이터를 래치 및 증폭하여 출력하는 센스증폭기가 오류데이터를 출력할 때, 이를 정정할 수 있는 센스증폭기를 제공하는데 있다.
도1은 종래 센스증폭기를 보인 회로도.
도2는 도1에 있어서, 입출력파형도.
도3은 본 발명의 일 실시예를 보인 회로도.
도4는 도3에 있어서, 정상동작시의 입출력파형도.
도5는 도3에 있어서, 비정상동작시의 오류데이터를 수정하는 입출력파형도.
***도면의 주요 부분에 대한 부호의 설명***
VCC:전원전압 VSS:접지
PM1∼PM3:피모스트랜지스터 NM1∼NM3:엔모스트랜지스터
TG1,TG2:전송게이트 INV1:인버터
SAEQ:균등화신호 D, :데이터입력신호
SOUT:출력신호 S1,S2:제어신호
SAC:구동신호 WL:워드라인신호
상기한 바와같은 본 발명의 목적은 소스가 전원전압에 각각 접속된 제1,제2피모스트랜지스터와; 게이트에 각각 데이터입력신호(D),( )를 입력받고, 상기 제1피모스트랜지스터의 드레인과 제2피모스트랜지스터의 게이트를 공통접속하여 드레인이 그 공통접속점과 접속된 제1엔모스트랜지스터 및 드레인이 상기 제2피모스트랜지스터의 드레인과 접속된 제2엔모스트랜지스터와; 게이트에 구동신호를 입력받고, 상기 제1,제2엔모스트랜지스터의 소스를 공통접속하여 그 접속점과 접지사이에 접속된 제3엔모스트랜지스터와; 게이트에 균등화신호를 입력받고, 상기 제1,제2엔모스트랜지스터의 드레인사이에 접속된 제3피모스트랜지스터와; 상기 제2엔모스트랜지스터 및 제2피모스트랜지스터의 드레인접속점 출력을 반전하여 출력신호를 출력하는 인버터로 구성되는 센스증폭기에 있어서, 제1제어신호에 따라 상기 제1,제2피모스트랜지스터의 게이트를 접속시키는 제1스위치부와; 제2제어신호에 따라 상기 제2엔모스트랜지스터의 드레인과 제1피모스트랜지스터의 게이트를 접속시키는 제2스위치부를 더 포함하여 구성함으로써 달성되는 것으로, 본 발명에 의한 센스증폭기를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도3은 본 발명의 일 실시예를 보인 회로도로서, 이에 도시한 바와같이 소스가 전원전압(VCC)에 각각 접속된 피모스트랜지스터(PM1,PM2)와; 게이트에 각각 데이터입력신호(D),( )를 입력받고, 피모스트랜지스터(PM1)의 드레인과 피모스트랜지스터(PM2)의 게이트를 공통접속하여 드레인이 그 공통접속점과 접속된 엔모스트랜지스터(NM1) 및 드레인이 피모스트랜지스터(PM2)의 드레인과 접속된 엔모스트랜지스터(NM2)와; 게이트에 구동신호(SAC)를 입력받고, 엔모스트랜지스터(NM1,NM2)의 소스를 공통접속하여 그 접속점과 접지(VSS)사이에 접속된 엔모스트랜지스터(NM3)와; 게이트에 균등화신호(SAEQ)를 입력받고, 엔모스트랜지스터(NM1,NM2)의 드레인사이에 접속된 피모스트랜지스터(PM3)와; 엔모스트랜지스터(NM2) 및 피모스트랜지스터(PM2)의 드레인접속점 출력을 반전하여 출력신호(SOUT)를 출력하는 인버터(INV1)와; 제어신호(S1)에 따라 피모스트랜지스터(PM1,PM2)의 게이트를 접속시키는 전송게이트(TG1)와; 제어신호(S2)에 따라 엔모스트랜지스터(NM2)의 드레인과 피모스트랜지스터(PM1)의 게이트를 접속시키는 전송게이트(TG2)로 구성된다. 이하, 상기한 바와같은 본 발명에 의한 센스증폭기의 동작을 도4 및 도5를 참조하여 설명한다.
도4는 메모리셀에 워드라인신호(WL)가 인가되어 데이터입력신호(D),( )가 데이터라인을 통해 엔모스트랜지스터(NM1,NM2)의 게이트에 각각 인가된 후, 균등화신호(SAEQ)가 피모스트랜지스터(PM3)의 게이트에 인가되어 센스증폭기가 정상적으로 동작할 때의 파형도이고, 도5는 메모리셀에 워드라인신호(WL)가 인가되기 전에 균등화신호(SAEQ)가 피모스트랜지스터(PM3)의 게이트에 인가되고, 데이터입력신호(D),( )에 노이즈가 발생하여 오류데이터가 출력될 때, 이를 정정하는 파형도이다.
먼저, 도4에 도시한 바와같이 제어신호(S1,S2)가 전송게이트(TG1,TG2)에 각각 인가되어 전송게이트(TG1)는 도통된 후, 제어신호(S1)의 하강에지에 차단되고, 전송게이트(TG2)는 차단된 후, 제어신호(S2)의 상승에지에 도통된다.
따라서, 전송게이트(TG1)가 도통상태이고, 전송게이트(TG2)가 차단상태일때의 센스증폭기는 오류데이터의 출력여부에 상관없이 종래와 동일하게 데이터입력신호(D),( )의 차이를 증폭하여 출력함과 아울러 그 출력값을 래치한다.
그리고, 제어신호(S1)의 하강에지 및 제어신호(S2)의 상승에지 이후에는 전송게이트(TG1)는 차단되고, 전송게이트(TG2)는 도통되어 센스증폭기는 전류미러(current mirror)로 동작하므로, 출력되는 데이터를 래치하지 않고, 도5에 도시한 바와같이 데이터입력신호(D),( )의 차이에 따른 신호를 출력한다.
즉, 데이터입력신호(D)가 데이터입력신호( )보다 클 경우는 엔모스트랜지스터(NM1)의 턴온량이 커지므로, 피모스트랜지스터(PM1)의 드레인에서 엔모스트랜지스터(NM1)의 드레인으로 흐르는 전류가 증가하여 피모스트랜지스터(PM2) 게이트의 전위가 낮아짐으로써, 그 피모스트랜지스터(PM2)를 턴온시킨다.
따라서, 피모스트랜지스터(PM2)의 드레인에는 전원전압(VCC)에 따른 고전위가 나타나고, 이 고전위는 인버터(INV1)를 통해 반전되어 출력신호(SOUT)로 출력된다.
그리고, 데이터입력신호( )가 데이터입력신호(D)보다 클 경우는 엔모스트랜지스터(NM2)의 턴온량이 커지므로, 턴온상태인 엔모스트랜지스터(NM3)를 통한 접지(VSS)에 따른 저전위가 엔모스트랜지스터(NM2)의 드레인에 나타나고, 이 저전위는 인버터(INV1)를 통해 반전되어 출력신호(SOUT)로 출력된다.
한편, 상기 피모스트랜지스터(PM1)와 엔모스트랜지스터(NM1)의 드레인접속점과 피모스트랜지스터(PM2)의 게이트는 대칭을 통한 회로의 안정화를 위하여 항상 턴온상태의 전송게이트를 통해 접속할 수 있다.
상기한 바와같은 본 발명에 의한 센스증폭기는 비정상적인 동작에 의해 출력되는 오류데이터를 정정할 수 있는 효과가 있다.
Claims (2)
- 소스가 전원전압에 각각 접속된 제1,제2피모스트랜지스터와; 게이트에 각각 데이터입력신호(D),(
- 제 1항에 있어서, 상기 제1피모스트랜지스터와 제1엔모스트랜지스터의 드레인접속점과 제2피모스트랜지스터의 게이트는 항상 턴온상태인 제2스위치부로 접속하여 구성된 것을 특징으로 하는 센스증폭기.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970063583A KR100280403B1 (ko) | 1997-11-27 | 1997-11-27 | 센스증폭기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970063583A KR100280403B1 (ko) | 1997-11-27 | 1997-11-27 | 센스증폭기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990042688A KR19990042688A (ko) | 1999-06-15 |
| KR100280403B1 true KR100280403B1 (ko) | 2001-02-01 |
Family
ID=66095050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970063583A KR100280403B1 (ko) | 1997-11-27 | 1997-11-27 | 센스증폭기 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100280403B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101286237B1 (ko) | 2007-07-10 | 2013-07-15 | 삼성전자주식회사 | 반도체 메모리 장치의 비트라인 센스앰프회로 및 그에 따른제어방법. |
-
1997
- 1997-11-27 KR KR1019970063583A patent/KR100280403B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990042688A (ko) | 1999-06-15 |
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