JP6085495B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、例えば電力補償用の回路を内蔵した半導体装置に好適に利用できるものである。

電源ノイズが大きく、動作電流が大きい駆動系ブロックと、電源ノイズに弱く、動作電流が小さい制御系ブロックとを備え、その駆動系ブロックの制御をその制御系ブロックで行う装置が知られている。この装置では、駆動系ブロックと制御系ブロックとが共通の主電源を用いる場合、その主電源からの電源線を別々にして電源ノイズ対策を行う。この装置において、制御系ブロックに電力を供給する電源線が断線した場合、制御を失った駆動系ブロックが暴走を起こすという問題があった。この問題を解決するために、制御系ブロックへの電源線が断線した場合には、緊急処置として、駆動系ブロックの電源線から制御系ブロックへ電力の供給をすることが行われる。

関連する技術として、特開２００８−２９１６０号公報にバックアップ電源装置が開示されている。このバックアップ電源装置は、第１の逆流防止手段を備えた主電源と、第２の逆流防止手段を備えたバックアップ用電源とが共通の電源ラインによって負荷に電力を供給する。このバックアップ電源装置は、第２の逆流防止手段の端子間電圧がゼロとなるように該主電源の電圧を制御する電圧レギュレータを第１の逆流防止手段に備えている。

特開平１１−２５２８２５号公報に車載用電源供給システムが開示されている。この車載用電源供給システムは、自動車のバッテリーに接続されたバックアップ電源線に車載機器を接続すると共に、バックアップ電源電圧が降下したとき、この電圧の降下を補償する補助電池をバックアップ電源線に接続したことを特徴とする。この車載用電源供給システムは、補助電池やバッテリーの電圧を監視するモニタを接続してもよい。

特許第４６１８６１７号公報に外部給電型コントローラの電源供給路故障診断装置が開示されている。この電源供給路故障診断装置は、外部直流電力供給源から給電を受ける外部給電型コントローラの電源供給路故障診断装置である。この電源供給路故障診断装置は、電源部と、負荷駆動回路と、転流路と、電圧検出部と、通信部と、制御部とを備えている。電源部は、第１の電源供給路により前記外部直流電力供給源の正極端子と負極端子の間に接続されて給電される。負荷駆動回路は、第２の電源供給路により前記外部直流電力供給源の正極端子から負極端子の間に正極端子側に外部負荷がくるように前記外部負荷と直列接続され、前記第２の電源供給路を開閉させて前記外部負荷の動作、非動作切り替えを行う。転流路は、前記外部負荷と負荷駆動回路の間の前記第２の電源供給路と前記電源部の第１の電源供給路との間を接続し、前記第２の電源供給路が第１の電源供給路より電圧が高い時に前記第２の電源供給路からの給電を第１の電源供給路へ転流させる逆流防止素子を含む。電圧検出部は、前記電源部での給電電圧を検出する。通信部は、前記外部直流電力供給源から給電される同一構成、同一仕様の他のコントローラで検出された給電電圧値を受ける。制御部は、前記負荷駆動回路、電圧検出部、通信部に接続されている。前記制御部が、前記電圧検出部で検出された給電電圧値と前記通信部からの他のコントローラでの給電電圧値の差が所定値以上の場合に前記第１の電源供給路に故障有りと判定する故障診断手段を含む。

特開２００８−２９１６０号公報 特開平１１−２５２８２５号公報 特許第４６１８６１７号公報

上述のように、駆動系ブロックと制御系ブロックとが共通の主電源を用いる装置では、制御系ブロックへの電源線が断線した場合、駆動系ブロックの電源線から制御系ブロックへの電力の供給が行われる。この電力の供給は、制御系ブロックの動作に影響が出ないように自動的に瞬時に行われる。このように、制御系ブロックへの電力補償は自動的に行われるため、見かけ上、この断線が発生していないように観測されてしまう。そのため、制御系ブロックへの電源線が断線したことをユーザに通知するためのアラーム発生回路を構成するのが非常に困難になっていた。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、制御系電源線の電圧が駆動系電源線の電圧よりも所定値以上低下したとき、整流回路により駆動系電源線から制御系電源線へ電流を流すことによって電力を供給し、検出回路により整流回路に電流が流れたことを検出して検出信号を出力する。

電力補償時に、装置の使用者が認識できない電源断故障の発生を通知することができる。

図１は、第１の実施の形態に係る半導体装置を使用した装置の構成例を示すブロック図である。 図２は、第１の実施の形態に係る半導体装置の構成例を示すブロック図である。 図３Ａは、第１の実施の形態に係る半導体装置としての電力補償回路に関するＬＳＩチップ搭載例を示すブロック図である。 図３Ｂは、第１の実施の形態に係る半導体装置としての電力補償回路に関するＬＳＩチップ搭載例を示すブロック図である。 図３Ｃは、第１の実施の形態に係る半導体装置としての電力補償回路に関するＬＳＩチップ搭載例を示すブロック図である。 図３Ｄは、第１の本実施の形態に係る半導体装置としての電力補償回路に関するＬＳＩチップ搭載例を示すブロック図である。 図４Ａは、第２の実施の形態に係る半導体装置としての電力補償回路の構成例を示す回路図である。 図４Ｂは、第２の実施の形態に係る半導体装置としての電力補償回路の他の構成例を示す回路図である。 図５は、第２の実施の形態に係る半導体装置としての電力補償回路の信号電圧を示す波形図である。 図６は、レベルシフタのバリエーションの構成例を示す回路図である。 図７は、レベルシフタの他のバリエーションの構成例を示す回路図である。 図８は、レベルシフタのさらに他のバリエーションの他の構成例を示す回路図である。 図９Ａは、第３の実施の形態に係る半導体装置としての電力補償回路の構成例を示す回路図である。 図９Ｂは、第３の実施の形態に係る半導体装置としての電力補償回路の構成の変形例を示す回路図である。 図１０Ａは、第４の実施の形態に係る半導体装置としての電力補償回路の構成例を示す回路図である。 図１０Ｂは、第４の実施の形態に係る半導体装置としての電力補償回路の他の構成例を示す回路図である。 図１１は、第４の実施の形態に係る半導体装置としての電力補償回路の信号電圧を示す波形図である。

（第１の実施の形態）
以下、第１の実施の形態に係る半導体装置について、添付図面を参照して説明する。

１．半導体装置を使用した装置
（構成）
第１の実施の形態に係る半導体装置を使用した装置の構成について説明する。図１は、本実施の形態に係る半導体装置を使用した装置の構成例を示すブロック図である。この図は、本実施の形態に係る半導体装置としての電力補償（バイパス）回路１４０を使用した装置１００の構成例を示している。ここでは、装置１００として自動車を例にして説明する。

この装置１００は、電装システムとして、駆動系ブロック（１２０）と、制御系ブロック（１３０）と、電力補償回路（１４０）と、通知装置（１５０）とを具備している、と見ることができる。ただし、駆動系ブロック（１２０）は、主電源（１１１）から第１電源線（１１４ａ＋１２１）経路で電力を供給される。制御系ブロック（１３０）は、主電源（１１１）から第２電源配線（１１４ｂ＋１３１）経路で電力を供給される。電力補償回路（１４０）は、駆動系ブロック（１２０）と制御系ブロック（１３０）との間に設けられている。電力補償回路（１４０）は、第２電源線（１３１）の電圧が、第１電源線（１２１）の電圧より所定値以上低下した場合、第１電源線（１２１）から第２電源線（１３１）へ電流を流すことで電力を供給し、電流が流れたとき、検出信号（ＳＥ）を出力する。通知装置（１５０）は、電力補償回路（１４０）から出力される検出信号（ＳＥ）に基づく信号に応答して、（ユーザ等へ）異常を通知する。

このような電装システムは、本実施の形態に係る半導体装置としての電力補償（バイパス）回路１４０を使用しているので、第２電源線（１３１）の電圧が、第１電源線（１２１）の電圧より所定値以上低下した場合、第１電源線（１２１）から第２電源線（１３１）へ電流を流すことで電力を供給することができる。そして、電流が流れたことを示す検出信号（ＳＥ）により、通知装置（１５０）を介して（ユーザ等へ）異常を通知することができる。それにより、電力補償時に、装置の使用者が認識できない電源断故障の発生を通知することができる。以下、装置１００について説明する。

この装置１００は、詳細には、バッテリー１１１と、電源端子盤（ヒューズボックス）１１２と、コネクタ１１３と、ハーネス１１４（１１４ａ、１１４ｂ）と、駆動系ブロック１２０と、制御系ブロック１３０と、ユーザーインターフェース（Ｕ．Ｉ．）ブロック１５０と、電力補償回路１４０とを備えている。

バッテリー（主電源）１１１は、充放電可能な二次電池であり、単一の電池または複数の電池を一まとめにした一つの電池群であり、電位の高い正極端子（＋）と電位の低い負極端子（−）とを有している。例えばマイナスアース車では、負極端子（−）はシステムグランドＧＮＤに接続される。以下では、システムグランドＧＮＤを基準電源ＧＮＤと呼ぶ。また、基準電源ＧＮＤの電圧を基準電源電圧または基準電源電圧ＧＮＤと呼ぶ。正極端子（＋）からの配線は、電源端子盤１１２に接続される。

電源端子盤１１２は、過電流防止用のヒューズと、コネクタ１１３に接続される接続端子とを備えている。電源端子盤１１２は、ヒューズを介して、接続端子から電力を出力する。ヒューズおよび接続端子は複数あり、電力の使用形態ごとに分類し、統合される。特に、駆動系ブロック１２０への電力供給経路と、制御系ブロック１３０への電力供給経路とは、ヒューズおよび接続端子を別々にした複数の電源配線（第１電源線、第２電源線、等）で構成するのが一般的である。駆動系ブロック１２０は、動作電流が大きく、容量性負荷による突入電流、誘導性負荷による逆起電圧および大電流による電圧降下等の電源ノイズを発生することがあり、制御系ブロック１３０は、動作電流が小さく、比較的ノイズに弱いからである。

ハーネス（電源配線ケーブル）１１４は、電源端子盤１１２の接続端子ごとに設けられ、両端にコネクタ１１３を有している。ハーネス１１４の一端のコネクタ１１３は電源端子盤１１２の接続端子に接続され、他端のコネクタは駆動系ブロック１２０や制御系ブロック１３０のコネクタ端子に接続される。電源端子盤１１２は、ハーネス１１４を介して、駆動系ブロック１２０や制御系ブロック１３０へ電力を供給する。例えば、電源端子盤１１２は、ハーネス１１４ａを介して駆動系ブロック１２０へ電力を供給し、ハーネス１１４ｂを介して制御系ブロック１３０へ電力を供給する。

駆動系ブロック１２０は、ハーネス１１４ａ（コネクタ１１３を含む）で構成される電源配線を通して供給される正電圧と、基準電源電圧ＧＮＤとで動作する。また、駆動系ブロック１２０は、内部に、ハーネス１１４ａの他端のコネクタに接続する駆動系電源線１２１を有している。したがって、駆動系ブロック１２０は、ハーネス１１４ａおよび駆動系電源線１２１（第１電源線）を介して供給される電力で、駆動制御回路（図示されず）および駆動装置（図示されず）を駆動する。駆動制御回路は、半導体チップ（例示：ＭＯＳＦＥＴやＩＧＢＴ等のパワーデバイスおよび制御ＩＣや、パワーデバイスと制御ＩＣの両方の機能を備えるＬＳＩ）を搭載した回路基板を含む電子回路（図示されず）に例示される。駆動装置は、モーター、ソレノイド、電球、ビデオカメラ、カーオーディオ装置に例示される。モーター、ソレノイドおよび電球は誘導性負荷であり、起動および停止時に逆起電圧ノイズを電源線に返す。ビデオカメラおよびカーオーディオ装置は容量性負荷であり、起動時に突入電流ノイズを発生する。また、駆動系ブロック１２０は、制御系ブロック１３０と比較して、動作時の消費電流が大きい。

制御系ブロック１３０は、ハーネス１１４ｂ（コネクタ１１３を含む）で構成される電源配線を通して供給される正電圧と、基準電源電圧ＧＮＤとで動作する。また、制御系ブロック１３０は、内部に、ハーネス１１４ｂの他端のコネクタに接続する制御系電源線１３１を有している。したがって、制御系ブロック１３０は、ハーネス１１４ｂおよび制御系電源線１３１（第２電源線）から供給される電力で、制御回路（図示されず）を動作させる。制御回路は、半導体チップ（例示：ＩＣまたはＬＳＩ）を搭載した回路基板を含む電子回路（図示されず）に例示される。制御系ブロック１３０は、制御信号Ｓｃｎｔを駆動系ブロック１２０へ送信して、駆動系ブロック１２０の動作を制御する。同時に、制御系ブロック１３０は、駆動系ブロック１２０の動作情報を、制御信号Ｓｃｎｔとして駆動系ブロック１２０から受信して、電子回路の制御演算にフィードバックする。また、制御系ブロック１３０は、制御系ブロック１３０内の電子回路に電力を供給する電源回路１３２を持つ。電源回路１３２は、バッテリー１１１からの供給電圧を降圧させてロジック電源ＶＬを生成する。ロジック電源ＶＬは、制御系ブロック１３０内の半導体チップ（例示：ＩＣまたはＬＳＩ）を動作させるために必要であり、制御系ブロック１３０に搭載した電子回路、特に論理演算回路（ＭＰＵ等）に供給される。また、ロジック電源ＶＬは、ケーブルまたは回路内配線の電源線１３１ａ（第３電源線）を通して、電力補償回路１４０に供給される。

ユーザーインターフェースブロック１５０は、ハーネスとコネクタとで構成される電源配線（図示されず）を通して供給される正電圧と、基準電源電圧ＧＮＤとで動作する。この電源配線は、駆動系ブロック１２０と別であれば、他の制御回路に接続する電源配線と共通であってもよい。さらに、ユーザーインターフェースブロック１５０の信号入力回路は、この正電圧を降圧して、基準電源電圧を基準とした別のロジック電源にして使用する。そのため、ユーザーインターフェースブロック１５０に入力する信号は、基準電源電圧を基準とした信号である必要がある。また、ユーザーインターフェースブロック１５０は、表示デバイス（図示されず）を有する。表示デバイスは、液晶表示器、メーター、ランプ等で構成される。表示デバイスは、装置１００の使用者に装置１００の各種情報を表示する。装置１００の各種情報としては、走行速度、燃料残量、エンジン冷却液温度等の保安情報が挙げられる。さらに他の情報として、エンジン回転数、走行距離、各種インフォメーションやアラーム等を表示する。

電力補償回路１４０は、駆動系電源線１２１と、制御系電源線１３１とに接続される。また、電力補償回路１４０は、ロジック電源ＶＬと、基準電源ＧＮＤとを電源として供給される。電力補償回路１４０は電子回路であるため、制御系ブロック１３０に含まれてもよい。また、制御系ブロック１３０に搭載された半導体チップに内蔵されてもよい。さらに、駆動系ブロック１２０に含まれても良い。また、駆動系ブロック１２０に搭載された半導体チップに内蔵されていても良い。電力補償回路１４０は、第２電源線の電圧が、第１電源線の電圧より所定値以上低下した場合、第１電源線から第２電源線へ電流を流すことで電力を供給する。そして、電流が流れたことを示す検出信号（ＳＥ）またはその検出信号ＳＥに基づく信号としてエラー信号Ｓｅｒｒをユーザーインターフェースブロック１５０に出力する。

（動作）
次に、本実施の形態に係る半導体装置としての電力補償（バイパス）回路１４０を使用した装置１００（図１）の動作について説明する。

電力を供給する電源線、例えばハーネス１１４やその両端のコネクタが、何らかの原因で断線故障した場合を考える。何らかの原因としては、小さな事故、整備不良、経時劣化等の不具合が考えられる。小さな事故とは、例えば路面の小石等を跳ね上げて、その小石が電源配線に衝突したような場合である。これらの不具合が、さらに大きな２次事故を引き起こさないようにすることが要求される。

まず、駆動系ブロック１２０への電力供給が絶たれた場合を考える。その故障は、駆動系ブロック１２０が動作をしなくなることで、装置１００の使用者に検知される故障になる。そのため、使用者が適切な処置をすることで、２次事故が発生することはない。また、装置１００の使用者に検知され難く、かつ重要な故障については、装置１００のシステム（図示されず）が監視している。そして、そのような故障が発生したときは、装置１００のシステムは、ユーザーインターフェースブロック１５０にアラームを表示して、装置１００の使用者に通知する。そのため、この場合にも、使用者が適切な処置をすることで、２次事故が発生することはない。

次に、制御系ブロック１３０への電力供給が絶たれた場合を考える。すなわち、駆動系ブロック１２０への電力供給が正常で、その駆動系ブロック１２０を制御する制御系ブロック１３０への電力供給が絶たれた場合を考える。その場合、駆動系ブロック１２０は正常に動作するため、使用者の感覚や、装置１００のシステムの監視ではこの故障を検知できない場合が考えられる。その場合は、駆動系ブロック１２０が正常であっても、制御系ブロック１３０が動作しなければ、期待する動作をすることができないため、２次事故を起こす可能性が高くなる。この問題を避けるために、電力補償回路１４０は、緊急処置として、生きている駆動系ブロック１２０の駆動系電源線１２１から、制御系ブロック１３０の制御系電源線１３１に電力を供給する。これにより、制御系ブロック１３０への電力供給が絶たれたことによる２次事故の発生を防ぐことができる。もちろん、駆動系電源線１２１からのノイズによって制御系ブロック１３０が一時的に誤動作する可能性はある。しかし、制御系ブロック１３０が全く動作しないよりは、使用者が期待する動作をすることが期待できる。特に、制御系ブロック１３０内の半導体チップの電源として、制御系電源線１３１の電圧を電源回路１３２で降圧したロジック電源ＶＬを使用する場合、この降圧処理回路のＰＳＲＲ（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ；電源電圧変動除去比）を比較的高く設計できるため、緊急処置としては十分に役に立つ。

このとき問題になるのは、駆動系ブロック１２０が、一応正常に制御系ブロック１３０に制御された動作をすることにより、制御系ブロック１３０への電力供給を行うコネクタまたはハーネスの断線を、装置１００の使用者が検知できないということである。緊急時はともかく、中長期的にみると、駆動系電源線１２１のノイズによって制御系ブロック１３０の誤動作が発生する可能性を排除しないでおくことは安全上問題である。また、駆動系ブロック１２０と制御系ブロック１３０とでは消費電流が大きく異なるため、同じヒューズでの電流制限では制御系ブロック１３０のショート系故障を発見できないおそれもある。

この問題を解決するために、本実施の形態の半導体装置としての電力補償回路１４０は、以下の動作を行う。すなわち、制御系ブロック１３０への電力供給が絶たれたときに、一時的に駆動系電源線１２１から制御系電源線１３１に電力を供給するのと同時に、電力の供給を示す検出信号ＳＥまたはそれに基づくエラー信号Ｓｅｒｒをユーザーインターフェースブロック１５０に出力する。ただし、電力補償回路１４０が例えばエラー信号Ｓｅｒｒを出力するとき、そのエラー信号Ｓｅｒｒを制御系ブロック１３０のマイクロコンピュータ（例示：後述のマイクロコンピュータ１３４）に通知してもよい。その場合、そのマイクロコンピュータがエラー信号Ｓｅｒｒまたはそれに基づく通知信号をユーザーインターフェースブロック１５０に出力する。あるいは、電力補償回路１４０がエラー信号Ｓｅｒｒを他のマイクロコンピュータ１６０に通知し、そのマイクロコンピュータがエラー信号Ｓｅｒｒをユーザーインターフェースブロック１５０に出力しても良い。

（効果）
本実施の形態に係る半導体装置としての電力補償回路１４０を使用した装置１００（図１）は、装置１００の使用者が検知できない制御系ブロック１３０の電源配線の故障を、早期に、確実に使用者に伝えて故障の修理を促すことができる。それにより、装置１００で起こり得る隠れた安全上の問題を回避することができる。

２．半導体装置としての電力補償回路
（構成）
第１の実施の形態に係る半導体装置の構成について説明する。図２は、本実施の形態に係る半導体装置の構成例を示すブロック図である。この図は、本実施の形態に係る半導体装置としての電力補償（バイパス）回路１４０の構成例を示している。

本実施の形態に係る半導体装置としての電力補償回路１４０は、整流回路（１４１）と、オン検出回路（１４２）とを備えている。整流回路（１４１）は、第１電源線（１２１）と第２電源線（１３１）との間に接続されたとき、第２電源線（１３１）の電圧が、第１電源線（１２１）の電圧より所定値以上低下した場合、第１電源線（１２１）から第２電源線（１３１）へ電流を流すことで電力を供給する。検出回路（１４２）は、整流回路（１４１）に電流が流れたとき、検出信号（ＳＥ）を出力する。

このような電力補償（バイパス）回路１４０は、第２電源線（１３１）の電圧が、第１電源線（１２１）の電圧より所定値以上低下した場合、第１電源線（１２１）から第２電源線（１３１）へ電流を流すことで電力を供給し、その電流が流れたことを示す検出信号（ＳＥ）を出力できる。それにより、その検出信号（ＳＥ）に基づく信号により、（ユーザ等へ）異常を通知することができる。その結果、電力補償時に、装置の使用者が認識できない電源断故障の発生を通知することができる。以下、電力補償回路１４０について説明する。

この電力補償回路１４０は、詳細には、駆動系電源線１２１と制御系電源線１３１とに接続され、ロジック電源ＶＬと基準電源ＧＮＤとで動作して、エラー信号Ｓｅｒｒを出力する。電力補償回路１４０は、整流回路１４１と検出回路１４２とを備え、レベルシフタ（レベル変換回路）１４３を備えていることが好ましい。レベル変換回路の出力をレベル変換信号という。

整流回路１４１は、高電圧端子と低電圧端子の２つの入力端子（図示されず）を有している。そして、高電圧端子に駆動系電源線１２１（第１電源線）を接続され、低電圧端子に制御系電源線１３１（第２電源線）を接続されている。制御系電源線１３１の電圧が、駆動系電源線１２１の電圧より所定値以上低下した場合、駆動系電源線１２１から制御系電源線１３１へ電流を流すことで電力を供給する。

検出回路１４２は、整流回路１４１から、高電圧端子に対応する信号ＳＨと、低電圧端子に対応する信号ＳＬとを受信する。検出回路１４２は、信号ＳＨと信号ＳＬとに基づいて、整流回路１４１に電流が流れたとき、検出信号ＳＥを出力する。検出回路１４２は、駆動系電源線１２１と、制御系電源線１３１とを電源として動作する。そのため、検出信号ＳＥの出力電圧は、駆動系電源線１２１の電圧と、制御系電源線１３１の電圧との間の電圧になる。より具体的には、検出信号ＳＥは、その出力電圧に関わりなく、電流値ＩＳＥの電流信号である。

レベルシフタ１４３は、検出回路１４２から、電流信号である検出信号ＳＥを受信する。レベルシフタ１４３は、受信した検出信号ＳＥを、ロジック電源ＶＬと基準電源ＧＮＤとの間の電圧信号に変換して、エラー信号Ｓｅｒｒとして出力する。レベルシフタ１４３の出力電源であるロジック電源ＶＬは、電源回路１３２で生成され、第３電源線１３１ａから供給される。電源回路１３２は、基準電源ＧＮＤを基準電圧として、制御系電源１３１から、制御系電源１３１より低い電圧である、ロジック電源ＶＬの電圧を生成して出力するため、電源電圧変動除去比を高く設計することができる。レベルシフタ１４３は、このロジック電源ＶＬを使用してエラー信号Ｓｅｒｒを生成するので、電源回路１３１が、制御系電源１３１として駆動系ブロック１２０から整流回路１４１を通して得られる電源電圧を用いてロジック電源ＶＬを生成しても、エラー信号Ｓｅｒｒの安定性や信頼性を損なうことは最小限に抑えられる。

（動作）
次に、本実施の形態に係る半導体装置としての電力補償（バイパス）回路１４０（図２）の動作について説明する。

整流回路１４１は、駆動系電源線１２１の電圧より、制御系電源線１３１の電圧が一定値以上低くなった場合、駆動系電源線１２１から制御系電源線１３１に電流を流すことで電力を供給する。それ以外の時は、駆動系電源線１２１と制御系電源線１３１とを電気的に絶縁する。

検出回路１４２は、信号ＳＨと信号ＳＬとを入力され、整流回路１４１が駆動系電源線１２１からの電力を制御系電源線１３１に供給しているか（整流回路１４１がオンしているか／整流回路１４１に電流が流れているか）を判定する。例えば、信号ＳＨと信号ＳＬとが電圧信号の場合、両者の差、すなわち電圧差の大きさに基づいて上記判定を行う。そして、検出回路１４２は、整流回路１４１がオンした（整流回路１４１に電流が流れた）と判定した場合、検出信号ＳＥをアクティブにする（出力する）。

レベルシフタ１４３は、検出信号ＳＥがアクティブになった（または出力された）とき、検出信号ＳＥをレベル変換して、ロジック電源ＶＬと基準電源ＧＮＤとの論理信号であるエラー信号Ｓｅｒｒを出力する。

（効果）
本実施の形態に係る半導体装置としての電力補償回路１４０は、制御系ブロック１３０の電源配線の故障が発生し、駆動系ブロック１２０から制御系ブロック１３０へ電力が供給される場合、それを検出して、検出信号として外部へ出力することができる。その検出信号を利用することで、制御系ブロック１３０の電源配線の故障を外部に通知することが可能となる。それにより、装置１００で起こり得る隠れた安全上の問題を回避することができる。

（半導体装置のＬＳＩ搭載例）
本実施の形態に係る半導体装置としての電力補償回路１４０は、様々な形でＬＳＩチップ（半導体チップ）に搭載することができる。図３Ａ〜図３Ｄは、本実施の形態に係る半導体装置としての電力補償回路１４０に関するＬＳＩチップ搭載例を示すブロック図である。図３Ａは、一つのＬＳＩチップ４０１に、駆動系ブロック１２０の駆動回路１２２と、電力補償回路１４０と、制御系ブロック１３０の電源（降圧）回路１３２および制御回路１３３とが搭載されている例を示している。一つのＬＳＩチップ４０１に各回路を統合することで、全体的なチップ面積を削減でき、処理速度が向上でき、部品点数を削減でき、配線作業も容易にすることができる。ここで、駆動系ブロック１２０では、駆動回路１２２の信号が外部の駆動装置１２３へ出力されて、駆動装置１２３が動作する。電力補償回路１４０では、整流回路１４１で電力が供給されたことを検出回路１４２が検出し、検出信号ＳＥをレベルシフタ１４３へ出力し、レベルシフタ１４３が検出信号ＳＥをレベル変換してエラー信号Ｓｅｒｒを外部（例示：ユーザーインターフェースブロック１５０）へ出力する。制御系ブロック１３０では、駆動系ブロック１２０から供給された電力を、電源回路１３２で降圧してロジック電源電圧ＶＬとし、制御回路１３３や電力補償回路１４０に供給する。制御回路１３３と外部のマイクロコンピュータ１３４とは、双方向通信を行いつつ、駆動系ブロック１２０（例示：駆動回路１２２）を制御する。なお、マイクロコンピュータ１３４は、半導体チップを搭載した回路基板であってもよいし、ＬＳＩチップ４０１に含まれていても良い。

なお、レベルシフタ１４３がエラー信号Ｓｅｒｒをフィルタ回路１４４へ出力し、フィルタ回路１４４が所定の条件でフィルタリングされたエラー信号Ｓｅｒｒを外部（例示：ユーザーインターフェースブロック１５０）へ出力してもよい。ここで、フィルタ回路１４４は、サージやＡＣ的揺れで駆動系電源線１２１と制御系電源線１３１との間の電圧差が一時的に開いたときにエラー信号Ｓｅｒｒが電力補償回路１４０から出力されないように、レベルシフタ１４３からのエラー信号Ｓｅｒｒをフィルタリングする。例えば、所定時間継続して出力されるエラー信号Ｓｅｒｒを、タイマーを使って検出して出力する回路に例示される。

図３Ｂは、一つのＬＳＩチップ４０２に駆動系ブロック１２０の駆動回路１２２が搭載され、他の一つのＬＳＩチップ４０３に電力補償回路１４０と制御系ブロック１３０の電源回路１３２および制御回路１３３とが搭載されている例を示している。この場合、機能ごとにＬＳＩチップを分けることで、設計や配線の自由度が向上する。なお、マイクロコンピュータ１３４は、ＬＳＩチップ４０３に含まれていても良い。また、駆動系ブロック１２０のＬＳＩチップ４０２は、パワーデバイスと制御ＩＣを搭載したシングルチップ構成でも良いし、それぞれが別チップのマルチチップ構成でも良い。

図３Ｃは、一つのＬＳＩチップ４０４に駆動系ブロック１２０の駆動回路１２２と電力補償回路１４０とが搭載され、他の一つのＬＳＩチップ４０５に制御系ブロック１３０の電源回路１３２および制御回路１３３が搭載されている例を示している。この場合、回路面積の大きい駆動回路１２２が搭載されたＬＳＩチップ４０４に電力補償回路１４０を搭載することで、電力補償回路１４０の追加による回路面積の増加の影響を低減できる。なお、マイクロコンピュータ１３４は、ＬＳＩチップ４０５に含まれていても良い。

図３Ｄは、一つのＬＳＩチップ４０６に駆動系ブロック１２０の駆動回路１２２が搭載され、他の一つのＬＳＩチップ４０７に電力補償回路１４０が搭載され、さらに他の一つのＬＳＩチップ４０８に制御系ブロック１３０の電源回路１３２および制御回路１３３が搭載されている例を示している。この場合、機能ごとにＬＳＩチップを分けることで、設計や配線の自由度が向上する。なお、マイクロコンピュータ１３４は、ＬＳＩチップ４０８に含まれていても良い。また、駆動系ブロック１２０のＬＳＩチップ４０６は、パワーデバイスと制御ＩＣを搭載したシングルチップ構成でも良いし、それぞれが別チップのマルチチップ構成でも良い。

（第２の実施の形態）
以下、第２の実施の形態に係る半導体装置について、添付図面を参照して説明する。本実施の形態では、第１の実施の形態における電力補償回路（半導体装置）の具体例について説明する。

（構成）
図４Ａは、本実施の形態に係る半導体装置としての電力補償回路の構成例を示す回路図である。電力補償回路１４０は、整流回路１４１と、検出回路１４２と、レベルシフタ１４３とを備えている。

整流回路１４１は、ＰｃｈＭＯＳトランジスタＭＰ２１と、ダイオードＤ２１とを備えている。ＰｃｈＭＯＳトランジスタＭＰ２１は、ソース（および基板電位）を駆動系電源線１２１に接続され、ゲートをドレインに接続され、いわゆるダイオード接続されている。ダイオードＤ２１は、カソードをＰｃｈＭＯＳトランジスタＭＰ２１のドレインに接続され、アノードを制御系電源線１３１に接続されている。この実施の形態では、高電圧端子に対応する信号ＳＨをＰｃｈＭＯＳトランジスタＭＰ２１のソースから、低電圧端子に対応する信号ＳＬをＰｃｈＭＯＳトランジスタＭＰ２１のドレインとゲートの接続点からそれぞれ取っている。ダイオード接続のＰｃｈＭＯＳトランジスタＭＰ２１とダイオードＤ２１に流れる電流を電流Ｉｄとする。また、この実施の形態では、ダイオードＤ２１を１段にしているが、２段以上の段数で使用するように設計することができる。この段数で、駆動系電源線１２１から制御系電源線１３１に電力供給しはじめる電圧差を調整することができる。つまり、ダイオードＤ２１の直列接続が１段のときは、駆動系電源線１２１から制御系電源線１３１への電圧差が−（｜ＶＴＰ｜＋ＶＦ）で電力供給が始まるが、ｎ段のときは、その電圧差が−（｜ＶＴＰ｜＋ｎＶＦ）で電力供給が始まる。ただし、電圧ＶＦは、ダイオードＤ２１の順方向電圧降下の値である。電圧レベルＶＴＰは負の値であり、ＰｃｈＭＯＳトランジスタＭＰ２１、ＭＰ２２の閾値電圧である。

検出回路１４２は、整流回路１４１のＰｃｈＭＯＳトランジスタＭＰ２１と、ＰｃｈＭＯＳトランジスタＭＰ２２とを備えている。ＰｃｈＭＯＳトランジスタＭＰ２２は、ソース（および基板電位）を駆動系電源線１２１に接続され、ゲートをＰｃｈＭＯＳトランジスタＭＰ２１のゲートとドレインの接続点に接続されている。すなわち、ＰｃｈＭＯＳトランジスタＭＰ２２は、ソースを高電圧端子に対応する信号ＳＨに接続され、ゲートを低電圧端子に対応する信号ＳＬに接続されている。このとき、検出回路１４２は、ＰｃｈＭＯＳトランジスタＭＰ２１とＰｃｈＭＯＳトランジスタＭＰ２２とにより、いわゆるカレントミラー回路を構成している。ここで、ゲートとドレインを接続したＰｃｈＭＯＳトランジスタＭＰ２１をカレントミラー回路の入力段といい、入力段ＰｃｈＭＯＳトランジスタＭＰ２１とゲートおよびソースを共通にするＰｃｈＭＯＳトランジスタＭＰ２２をカレントミラー回路の出力段という。また、カレントミラー回路の入力段は、ソース−ドレイン電流を、ソース−ゲート電圧に変換する、電流−電圧変換回路の役割を果たす。そして、カレントミラー回路の出力段は、入力段から受けた電圧信号を電流に変換して出力する、電圧−電流変換回路の役割を果たす。このとき、カレントミラー回路の入力段と出力段とのソース−ドレイン電流の値は、トランジスタの増幅率（ｈｆｅ）比で比例する。そのため、例えば、カレントミラー回路の入力段のトランジスタと、カレントミラー回路の出力段とのトランジスタの種類が同一で、ディメンジョン（チャネル幅ｗ、チャネル長ｌ）が同じであれば、増幅率も同じになるため、ソース−ドレイン電流値が同じになる。ＰｃｈＭＯＳトランジスタＭＰ２２のドレインは、検出信号ＳＥを出力する。この実施の形態では、検出信号ＳＥおよびその電流ＩＳＥは、整流回路２４１がオフのときには０であり、オンのときにはカレントミラー回路の入力段に流れる電流Ｉｄに比例した値になる。

レベルシフタ１４３は、抵抗Ｒ１１（第１抵抗）と、抵抗Ｒ１２（第２抵抗）と、ＮｃｈＭＯＳトランジスタＭＮ１１（第１ＭＯＳトランジスタ）と、抵抗Ｒ１３（第３抵抗）と、ＮｃｈＭＯＳトランジスタＭＮ１２（第２ＭＯＳトランジスタ）と、コンパレータＣＭＰとを備えている。抵抗Ｒ１１と抵抗Ｒ１２とＮｃｈＭＯＳトランジスタＭＮ１１は、検出回路１４２の検出信号ＳＥの出力ノードと基準電源ＧＮＤとの間に直列接続される。抵抗Ｒ１１は、一端を検出信号ＳＥの出力ノードと接続され、他端を抵抗Ｒ１２の一端と接続される。抵抗Ｒ１２は、他端をＮｃｈＭＯＳトランジスタのドレインに接続される。ＮｃｈＭＯＳトランジスタは、ゲートをドレインに接続され、ソースと基板を基準電源ＧＮＤに接続される。抵抗Ｒ１３とＮｃｈＭＯＳトランジスタＭＮ１２とは、ロジック電圧ＶＬを供給する電源線１３１ａと基準電源ＧＮＤの間に直列接続される。抵抗Ｒ１３は、一端を電源線１３１ａに接続され、他端をＮｃｈＭＯＳトランジスタＭＮ１２のドレインに接続される。ＮｃｈＭＯＳトランジスタＭＮ１２は、ゲートをドレインに接続され、ソースと基板を基準電源ＧＮＤに接続される。コンパレータＣＭＰは、ロジック電源ＶＬと基準電源ＧＮＤとで動作する。コンパレータＣＭＰは、正転入力（＋端子）を抵抗Ｒ１１と抵抗Ｒ１２との接続点に接続されて入力信号Ｖｉｎを入力され、反転入力（−端子）を抵抗Ｒ１３とＮｃｈＭＯＳトランジスタＭＮ１２のドレインとの接続点に接続されて基準信号Ｖｒｅｆを入力され、エラー信号Ｓｅｒｒを出力する。

このとき、抵抗Ｒ１２の値は、電圧降下（＝Ｒ１２×ＩＳＥ）の値が、コンパレータＣＭＰの入力オフセット電圧の最大値より大きくなるように設定する。また、コンパレータＣＭＰは、少なくとも、基準電源ＧＮＤ側のレール特性（基準電源電圧ＧＮＤ近くの電圧で正しく動作する）を有する必要がある。これは、コンパレータとして既存のレールツーレール特性のオペアンプを、帰還なしで使用することで実現できる。

ただし、レベルシフタ１４３は、他の構成を有していても良い。図４Ｂは、本実施の形態に係る半導体装置としての電力補償回路の他の構成例を示す回路図である。この図では、電力補償回路１４０ａは、レベルシフタ１４３ａが図４Ａのレベルシフタ１４３と相違している。具体的には、レベルシフタ１４３ａは、さらに、抵抗Ｒ１３とＮｃｈＭＯＳトランジスタＭＮ１２との間に抵抗Ｒ１４を備えている。コンパレータＣＭＰは、反転入力（−端子）を抵抗Ｒ１３と抵抗Ｒ１４との接続点に接続されて基準信号Ｖｒｅｆを入力される。抵抗Ｒ１４は、コンパレータＣＭＰの最大オフセット電圧以上の電圧降下が起きる抵抗値を選択する。抵抗Ｒ１２は、検出信号ＳＥがアクティブのときに、例えばＲ１４の２倍の電圧降下が起きる抵抗値を選択する。これにより、コンパレータＣＭＰに入力オフセットがある場合でも、検出信号ＳＥがイナクティブのときには確実にエラー信号Ｓｅｒｒをオフにし、検出信号ＳＥがアクティブのときには確実にエラー信号Ｓｅｒｒをオンさせることができる。

（動作）
図５は、本実施の形態に係る半導体装置としての電力補償回路の信号電圧を示す波形図である。以下では、図４Ａの構成の動作について説明するが、図４Ｂの構成の場合も同様である。ここで、（ａ）の信号「駆動系電源（ＳＨ）」は、駆動系電源線１２１の電圧値であり、高電圧端子に対応する信号ＳＨと同じである。（ｂ）の信号「制御系電源」は、制御系電源線１３１の電圧値である。（ｃ）の信号「検出信号（ＩＳＥ）」は、検出回路１４２の出力である検出信号ＳＥの電流波形である。（ｄ）の信号ＣＭＰｐ（Ｖｉｎ）は、コンパレータＣＭＰの正転入力端子の入力信号Ｖｉｎである。（ｅ）の信号ＣＭＰｎ（Ｖｒｅｆ）は、コンパレータＣＭＰの反転入力端子の入力信号Ｖｒｅｆである。（ｆ）の信号「エラー信号（Ｓｅｒｒ）」は、レベルシフタ１４３の出力であり、電力補償回路１４０の出力であるエラー信号Ｓｅｒｒである。

電圧ＶＢａｔｔのレベルは、バッテリー１１１の電圧レベルである。電圧ＶＦは、ダイオードＤ２１の順方向電圧降下の値である。電圧レベルＶＴＰは負の値であり、ＰｃｈＭＯＳトランジスタＭＰ２１、ＭＰ２２の、ソースと基板が同電位のときの閾値電圧である。電圧レベルＶＴＰは、バッテリー電圧ＶＢａｔｔを基準の電圧とする。電圧レベルＧＮＤは、基準電源ＧＮＤの電圧レベルである。電圧レベルＶＬは、ロジック電源ＶＬの電圧レベルである。電圧レベルＶＴＮは、ＮｃｈＭＯＳトランジスタＭＮ１１およびＭＮ１２のソースと基板が同電位のときのＮｃｈＭＯＳトランジスタＭＮ１１、ＭＮ１２の閾値電圧である。電圧レベルＶＴＮは、基準電源ＧＮＤを基準の電圧とする。ここで、例えば、電圧ＶＦの値は、シリコンダイオードの場合０．７Ｖ程度であり、電圧ＶＴＰと電圧ＶＴＮの値は、１Ｖ前後である。

時刻ｔ０は、制御系電源線１３１が駆動系電源線１２１と同じ電圧Ｖｂａｔｔである時刻である。時刻ｔ１は、制御系電源線１３１が断線（オープン）に変化する時刻である。時刻ｔ２は、その後の修理等により、制御系電源線１３１が駆動系電源線１２１と同じ電圧Ｖｂａｔｔに戻る時刻である。通常は、主電源を切断した状態で修理を行うが、この波形図では、主電源を接続したままで修理（復旧）しても問題がないことを示す。

信号ＳＨの電圧値は、時刻によらず、動作ノイズが発生するときを除けば、ほぼバッテリー電圧Ｖｂａｔｔと等しく、一定である。コンパレータＣＭＰの反転入力端子ＣＭＰｎの電圧（Ｖｒｅｆ）も、時刻によらず、より安定に、基準電源ＧＮＤの値とロジック電源ＶＬの値の間の電圧値である電圧レベルＶＴＮの値をとる。

時刻ｔ０では、制御系電源線１３１の電圧と駆動系電源線１２１の電圧とが等しい。そのため、整流回路１４１はオフしている。このとき、駆動系電源（ＳＨ）が動作をして電圧降下が起きたとしても、ダイオードＤ２１に掛かる電圧は逆バイアスのままであるので、ＰｃｈＭＯＳトランジスタＭＰ２１はオフのままであり、この状態は安定している。このとき、検出信号（ＩＳＥ）の電流値は０であり、それに直列に接続する、抵抗Ｒ１１、Ｒ１２およびＮｃｈＭＯＳトランジスタＭＮ１１には電流が流れない。そのため、抵抗Ｒ１１と抵抗Ｒ１２の両端の電圧はすべて等しくなる。ＮｃｈＭＯＳトランジスタＭＮ１１のソースの電圧とドレインの電圧は、時刻ｔ２の説明で述べるように、基準電源ＧＮＤに近い値を取るため、それと同電位の反転入力端子ＣＭＰｐの信号もＧＮＤに近い値を取る。コンパレータＣＭＰの正転入力端子ＣＭＰｐの信号がほぼＧＮＤ電圧で、反転入力端子ＣＭＰｎには一定の電圧Ｖｒｅｆ（電圧ＶＴＮ）が入力されているため、コンパレータＣＭＰはローレベルを出力する。つまり、エラー信号Ｓｅｒｒはローレベル（エラーなし）になる。

時刻ｔ１で、制御系電源線１３１が断線して電力供給が止まる。すると、制御系ブロック１３０の負荷が電流を引くため、制御系電源線１３１の電圧が下がる。その電圧がＶＢａｔｔ−（｜ＶＴＰ｜+ＶＦ）以下の値になると、ＰｃｈＭＯＳトランジスタＭＰ２１とダイオードＤ２１がともにオンする。すると、駆動系電源線１２１から制御系電源線１３１に、オンしたＰｃｈＭＯＳトランジスタＭＰ２１とダイオードＤ２１とを通して、電流Ｉｄが流れ、電力が供給される。ＰｃｈＭＯＳトランジスタＭＰ２１とダイオードＤ２１を通った電圧は、駆動系電源線１２１より、ＰｃｈＭＯＳトランジスタの閾値電圧降下｜ＶＴＰ｜とダイオードの順方向電圧降下ＶＦの分だけ低い電圧になり、制御系電源線１３１の電圧はＶｂａｔｔ−（｜ＶＴＰ｜＋ＶＦ）の値になる。したがって、駆動系電源線１２１から制御系電源線１３１に、（Ｖｂａｔｔ−（｜ＶＴＰ｜＋ＶＦ））×Ｉｄの電力が供給される。このとき、ＰｃｈＭＯＳトランジスタＭＰ２１とカレントミラーを構成するＰｃｈＭＯＳトランジスタＭＰ２２はオンになり、電流を流す。オンしたＰｃｈＭＯＳトランジスタＭＰ２２と抵抗Ｒ１１、Ｒ１２を通して、ＮｃｈＭＯＳトランジスタＭＮ１１のゲートに駆動系電源線１２１の電圧が印加され、電圧が高くなる。その電圧がＧＮＤ＋ＶＴＮ以上になると、ＮｃｈＭＯＳトランジスタＭＮ１１がオンになる。その結果、ＰｃｈＭＯＳトランジスタＭＰ２２は、ＰｃｈＭＯＳトランジスタＭＰ２１とＰｃｈＭＯＳトランジスタＭＰ２２との増幅率比の電流ＩＳＥを出力する。これが検出信号ＳＥになる。ＮｃｈＭＯＳトランジスタＭＮ１１は、ドレインとゲートを接続した、いわゆるダイオード接続のため、そのソースドレイン電圧は、ほぼＮｃｈＭＯＳトランジスタの閾値電圧ＶＴＮの値になる。コンパレータＣＭＰの正転入力端子ＣＭＰｐの電圧は、他端でＮｃｈＭＯＳトランジスタＭＮ１１と直列接続した抵抗Ｒ１２の一端の電圧信号Ｖｉｎであるため、コンパレータＣＭＰの正転入力端子ＣＭＰｐの電圧Ｖｉｎは、電流ＩＳＥが正の値のため、Ｖｉｎ＝ＶＴＮ＋Ｒ１２×ＩＳＥ＞ＶＴＮになる。コンパレータＣＭＰの反転入力端子ＣＭＰｎの電圧Ｖｒｅｆの値はＶＴＮのため、コンパレータＣＭＰはハイレベルを出力する。これにより、電力補償回路１４０は、エラー信号Ｓｅｒｒとしてハイレベル（エラーあり）の信号を出力する。

時刻ｔ２は、制御系ブロック１３０への電源配線（例示：ハーネス１１４ｂ）の断線が修理されて、バッテリー１１１と接続された時刻を表す。制御系電源（ＳＬ）の電圧がバッテリーの電圧ＶＢａｔｔに戻るため、ＰｃｈＭＯＳトランジスタＭＰ２１のソースの電圧と、ダイオードＤ２１のアノードの電圧とが等しくなり、整流回路１４１はオフする。そして、駆動系電源線１２１から制御系電源線１３１への電力供給が停止する。また、これにより、カレントミラー入力段のＰｃｈＭＯＳトランジスタＭＰ２１がオフするため、カレントミラー出力段のＰｃｈＭＯＳトランジスタＭＰ２２もオフする。そのため、抵抗Ｒ１１、Ｒ１２に流れる電流が０になり、ＮｃｈＭＯＳトランジスタＭＮ１１のゲートの電圧が急速に低下していく。ＮｃｈＭＯＳトランジスタＭＮ１１のソース−ドレイン電圧は、ＮｃｈＭＯＳトランジスタの閾値電圧ＶＴＮになるが、時間が経つと、ＮｃｈＭＯＳトランジスタＭＮ１１のサブスレッショルド電流により、次第に基準電源ＧＮＤに近づいていく。これに伴い、抵抗Ｒ１１と抵抗Ｒ１２の両端の電圧はすべて基準電源ＧＮＤに近づいていく。つまり、コンパレータＣＭＰの正転入力端子ＣＭＰｐの信号ＶｉｎもＧＮＤに近づいていく。コンパレータＣＭＰは、信号Ｖｉｎの電圧が、信号Ｖｒｅｆの電圧より低くなったときに、ローレベルを出力する。すなわち、電力補償回路１４０は、エラー信号Ｓｅｒｒとしてローレベル（エラーなし）の信号を出力する。なお、先に述べたように、この例では、主電源（例示：バッテリー１１１）を接続したまま制御系電源線１３１の修理（復旧）が行われた場合を示したが、主電源を切断して修理を行えば、最初から電圧Ｖｉｎは基準電源ＧＮＤになっている。そのため、修理後に主電源を接続すると最初からこの状態になっている。これにより、電力補償回路１４０は、エラー信号Ｓｅｒｒとしてローレベル（エラーなし）の信号を出力する。

本実施の形態においても、上記実施の形態と同様の効果を奏することができる。
また、本実施の形態では、低電圧端子に対応する信号ＳＬとして、ＰｃｈＭＯＳトランジスタＭＰ２１のドレインとゲートの接続点の電圧を使用している。そのため、制御系電源線１３１が正しく接続されているときにはダイオードＤ２１がオフして、検出回路１４２が制御系電源線１３１と分離されている。そのため、駆動系電源線１２１や制御系電源線１３１に瞬間的に大きな電源ノイズが乗ったときに、検出回路１４２が誤動作する可能性をより小さくすることができる。

＜第１バリエーション＞
レベルシフタ１４３は、他の構成を有していても良い。図６は、レベルシフタのバリエーションの構成例を示す回路図である。このレベルシフタ１４３ｂとレベルシフタ１４３（図４Ａ）との相違は、コンパレータＣＭＰの入力信号Ｖｉｎおよび基準電圧信号Ｖｒｅｆを生成するダイオード接続のＮｃｈＭＯＳトランジスタの段数である。このレベルシフタ１４３ｂは、ダイオード接続のＮｃｈＭＯＳトランジスタを２段直列の構成にしている。もちろん、直列接続の段数は２段に限るものではなく、３段以上のｎ（ｎは３以上の自然数）段であってもよい。

具体的に説明する。ダイオード接続のＮｃｈＭＯＳトランジスタＭＮ２３は、ドレインをダイオード接続のＮｃｈＭＯＳトランジスタＭＮ２１のソースに接続され、ソースを基準電源ＧＮＤに接続されている。また、ダイオード接続のＮｃｈＭＯＳトランジスタＭＮ２４は、ドレインをダイオード接続のＮｃｈＭＯＳトランジスタＭＮ２２のソースに接続され、ソースを基準電源ＧＮＤに接続されている。

この構成により、コンパレータＣＭＰの入力信号Ｖｉｎのアクティブ時の電圧および基準電位Ｖｒｅｆの電圧を、ＮｃｈＭＯＳトランジスタの閾値電圧ＶＴＮ分だけさらに高くすることができる。コンパレータＣＭＰの基準電源ＧＮＤ側のレール特性がない安価なコンパレータでも、図４Ａや図４Ｂの場合と同様の効果を奏することができる。

＜第２バリエーション＞
レベルシフタ１４３は、さらに他の構成を有していても良い。図７は、レベルシフタの他のバリエーションの構成例を示す回路図である。このレベルシフタ１４３ｃとレベルシフタ１４３ｂ（図６）との相違は、直列接続されたダイオード接続のＮｃｈＭＯＳトランジスタのうち、上のトランジスタの基板電位を、そのトランジスタのソースから取る点である。もちろん、直列接続の段数は２段に限るものではなく、３段以上のｎ段であってもよい。

具体的に説明する。ダイオード接続のＮｃｈＭＯＳトランジスタＭＮ２１は、基板電位をＮｃｈＭＯＳトランジスタＭＮ２１自身のソースから取っている。ダイオード接続のＮｃｈＭＯＳトランジスタＭＮ２２は、基板電位をＮｃｈＭＯＳトランジスタＭＮ２２自身のソースから取っている。

この構成により、ＮｃｈＭＯＳトランジスタＭＮ２１、ＭＮ２２のバックバイアス効果を考慮する必要がなくなる。そのため、レベルシフタ１４３ｂよりさらに精度よく、コンパレータＣＭＰの入力信号Ｖｉｎのアクティブ時の電圧および基準電位Ｖｒｅｆの電圧を、それぞれＮｃｈＭＯＳトランジスタの閾値電圧ＶＴＮ分だけ高くすることができる。コンパレータＣＭＰの基準電源ＧＮＤ側のレール特性がない安価なコンパレータでも、図４Ａや図４Ｂの場合と同様の効果を奏することができる。

＜第３バリエーション＞
レベルシフタ１４３は、さらに他の構成を有していても良い。図８は、レベルシフタのさらに他のバリエーションの構成例を示す回路図である。このレベルシフタ１４３ｄとレベルシフタ１４３ｃ（図７）との相違は、抵抗Ｒ１２の代わりにダイオード接続のＮｃｈＭＯＳトランジスタＭＮ２５を使用している点である。この例では、ダイオード接続のＮｃｈＭＯＳトランジスタＭＮ２５を１段で示しているが、もちろん、２段以上の直列接続にしてもよい。

具体的に説明する。ダイオード接続のＮｃｈＭＯＳトランジスタＭＮ２５は、ドレインとゲートを抵抗Ｒ１１の他端に接続され、ソースをＮｃｈＭＯＳトランジスタＭＮ２１のドレインとゲートに接続されている。コンパレータＣＭＰは、入力信号Ｖｉｎを、抵抗Ｒ１１とＮｃｈＭＯＳトランジスタＭＮ２５のドレインとの接続点から取っている。

この構成により、検出信号ＳＥがオンのとき、その電流値にかかわらず、コンパレータＣＭＰの入力信号Ｖｉｎの値をコンパレータＣＭＰの基準電圧ＶｒｅｆよりＮｃｈＭＯＳトランジスタの閾値電圧ＶＴＮ分だけ高い電圧にすることができるようになる。こうして、図４Ａや図４Ｂの場合と同様の効果を奏することができるようになる。

（第３の実施の形態）
以下、第３の実施の形態に係る半導体装置について、添付図面を参照して説明する。本実施の形態では、電力補償回路のレベルシフタの構成が第２の実施の形態の構成と相違している。以下、主に相違点について説明する。

（構成）
図９Ａは、本実施の形態に係る半導体装置としての電力補償回路の構成例を示す回路図である。電力補償回路１４０ｂは、整流回路１４１と、検出回路１４２と、レベルシフタ２４３とを備えている。このうち、整流回路１４１は、第２の実施の形態（図４Ａ、図４Ｂ）での整流回路１４１と同じである。また、検出回路１４２も、第２の実施の形態（図４Ａ、図４Ｂ）での検出回路１４２と同じである。

レベルシフタ２４３は、抵抗Ｒ３２と、ヒステリシスバッファＨＢ３１とを備えている。抵抗Ｒ３２は、一端を検出回路１４２に接続され、他端を基準電源ＧＮＤに接続される。抵抗Ｒ３２の一端には、検出回路１４２から検出信号ＳＥが入力される。ヒステリシスバッファＨＢ３１は、ロジック電源ＶＬと基準電源ＧＮＤとで動作する。ヒステリシスバッファＨＢ３１の入力端子は、抵抗Ｒ３２の一端に接続され、エラー信号Ｓｅｒｒを出力する。

（動作）
整流回路１４１がオフしているときは、ダイオードＤ２１はオフしていて、カレントミラー回路入力段のＰｃｈＭＯＳトランジスタＭＰ２１に流れる電流は０である。そのため、カレントミラー回路出力段のＰｃｈＭＯＳトランジスタＭＰ２２に流れる電流も０であり、オフしている。検出信号ＳＥは、電流ＩＳＥが０になり、抵抗Ｒ３２に流れる電流も０になるため、抵抗Ｒ３２の両端も同電位（基準電源ＧＮＤ）になる。ヒステリシスバッファＨＢ３１は入力端子の電位が基準電源ＧＮＤになるため、出力はローレベルになる。これにより、電力補償回路３４０は、エラー信号Ｓｅｒｒとして、ローレベル（エラーなし）を出力する。

整流回路１４１がオンしているときは、ダイオードＤ２１とＰｃｈＭＯＳトランジスタＭＰ２１はオンして電流Ｉｄを出力している。そして、ダイオード接続のＰｃｈＭＯＳトランジスタＭＰ２１のソース−ドレイン電圧は、ほぼ閾値電圧ＶＴＰに、ダイオードＤ２１のカソード−アノード電圧は、ほぼ順方向電圧降下ＶＦになる。したがって、駆動系電源線１２１から制御系電源線１３１に、（Ｖｂａｔｔ−（｜ＶＴＰ｜＋ＶＦ））×Ｉｄの電力が供給される。ＰｃｈＭＯＳトランジスタＭＰ２１とＭＰ２２とはカレントミラーを構成しているため、増幅率比に応じた電流が、ＰｃｈＭＯＳトランジスタＭＰ２２に流れる。仮に、ＰｃｈＭＯＳトランジスタＭＰ２１とＭＰ２２との増幅率が等しいとすると、検出電流ＩＳＥもＩｄになる。

抵抗Ｒ３２には検出電流ＩＳＥが流れるため、抵抗Ｒ３２の一端の電圧Ｖｒ３２は、Ｖｒ３２＝ＩＳＥ×Ｒ３２になる。この電圧Ｖｒ３２が、ヒステリシスバッファＨＢ３１の立ち上り時の入力論理閾値より大きくなるように抵抗Ｒ３２の抵抗値を設計すると、ヒステリシスバッファＨＢ３１の出力は、ハイレベルになる。これにより、電力補償回路３４０は、エラー信号Ｓｅｒｒとして、ハイレベル（エラーあり）を出力する。

整流回路１４１がオン状態からオフ状態に変化したとき、ＰｃｈＭＯＳトランジスタＭＰ２１のソースの電圧と、ダイオードＤ２１のアノードの電圧とが等しくなるので、ＰｃｈＭＯＳトランジスタＭＰ２１がオフして、電流が０になる。同時に、カレントミラー接続しているＰｃｈＭＯＳトランジスタＭＰ２２もオフして、電流が０になる。その結果、検出信号ＳＥの電流ＩＳＥが０（オン検出なし）に変化する。これにより、電力補償回路１４０ｂは、エラー信号Ｓｅｒｒとして、ローレベル（エラーなし）に変化する。

本実施の形態においても、上記各実施の形態と同様の効果を奏することができる。
また、本実施の形態では、検出信号ＳＥを抵抗Ｒ３２で電流−電圧変換しているため、検出信号ＳＥが０（オフ）になれば、すぐにコンパレータの入力電圧を０Ｖにすることができる。つまり、より短い時間でエラー信号Ｓｅｒｒをローレベル（エラーなし）にすることができる。また、コンパレータより回路規模が小さいヒステリシスバッファでレベルシフタを構成することができるため、コストダウンになる。

（変形例）
ただし、上記電力補償回路１４０ｂは、次のように変形しても良い。図９Ｂは、本実施の形態に係る半導体装置としての電力補償回路の構成の変形例を示す回路図である。電力補償回路１４０ｃは、整流回路１４１と、検出回路１４２ａと、レベルシフタ２４３ａとを備えている。このうち、整流回路１４１は、図９Ａの整流回路１４１と同じである。

検出回路１４２ａは、図９Ａの検出回路１４２に加えて、抵抗Ｒ３１をさらに備えている。抵抗Ｒ３１は、一端をＰｃｈＭＯＳトランジスタＭＰ２１のソースに接続され、他端をＰｃｈＭＯＳトランジスタＭＰ２１のゲートに接続されている。ちなみに、この抵抗Ｒ３１は、第２の実施の形態（図４Ａ、図４Ｂ）の検出回路１４２にも同様に適用できる。

レベルシフタ２４３ａは、図９Ａのレベルシフタ２４３に加えて、ツェナーダイオードＺＤ３１と、抵抗Ｒ３４とを備えている。ツェナーダイオードＺＤ３１は、カソードを抵抗Ｒ３４の一端に接続され、アノードをヒステリシスバッファＨＢ３１の入力端子に接続されている。抵抗Ｒ３４は、他端を基準電源ＧＮＤに接続されている。

（動作）
整流回路１４１がオフしているときは、ダイオードＤ２１はオフしている。そのため、ＰｃｈＭＯＳトランジスタＭＰ２１は、ソースとゲートが抵抗Ｒ３１により同電位になり、オフする。ＰｃｈＭＯＳトランジスタＭＰ２２もソースとゲートが抵抗Ｒ３１に接続しており、同電位になるため、オフする。検出信号ＳＥは、電流ＩＳＥが０になり、抵抗Ｒ３２に流れる電流も０になるため、抵抗Ｒ３２の両端も同電位（基準電源ＧＮＤ）になる。ヒステリシスバッファＨＢ３１は入力端子の電位が基準電源ＧＮＤになるため、出力はローレベルになる。これにより、電力補償回路３４０は、エラー信号Ｓｅｒｒとして、ローレベル（エラーなし）を出力する。

駆動系電源線１２１の電圧より、制御系電源線１３１の電圧がダイオードＤ２１の順方向電圧降下ＶＦ以上に低下すると、ダイオードＤ２１はオンし、抵抗Ｒ３１とダイオードＤ２１を通して、初期電流Ｉｄ’が流れる。そして、抵抗Ｒ３１の電圧降下である、抵抗Ｒ３１の抵抗値と初期電流Ｉｄ’の積がＰチャンネルＭＯＳトランジスタＭＰ２１の閾値ＶＴＰの絶対値より大きくなると、ＰチャンネルＭＯＳトランジスタＭＰ２１がオンする。ＰチャンネルＭＯＳトランジスタＭＰ２１の増幅率と抵抗Ｒ３１の抵抗値とを適切に設計すると、抵抗Ｒ３１の両端の電圧は、ＰチャンネルＭＯＳトランジスタの閾値ＶＴＰでクランプされる。このように、本変形例では、図９Ａの整流回路１４１と異なり、整流回路１４１の動作開始がダイオードＤ２１の順方向電圧降下ＶＦで決まる。
つまり、駆動系電源線１２１の電圧より、制御系電源線１３１の電圧が順方向電圧降下ＶＦ以上に低下すると、整流回路１４１はオンしはじめてしまう。そして、電流Ｉｄが増加するとその電圧差が大きくなるが、適切な設計をすれば、最終的に図９Ａと同じ｜ＶＴＰ｜＋ＶＦの電圧差に収まることになる。

整流回路１４１がオンしているときは、ダイオードＤ２１とＰｃｈＭＯＳトランジスタＭＰ２１はオンして、整流回路１４１は電流Ｉｄを出力している。そして、ダイオード接続のＰｃｈＭＯＳトランジスタＭＰ２１のソース−ドレイン電圧は、ほぼ閾値電圧ＶＴＰに、ダイオードＤ２１のカソード−アノード電圧は、ほぼ順方向電圧降下ＶＦになる。すると、抵抗Ｒ３１を流れる電流Ｉｒ３１は、Ｉｒ３１＝ＶＴＰ／Ｒ３１になる。そのため、ＰｃｈＭＯＳトランジスタＭＰ２１のソース−ドレイン電流Ｉｍｐ２１は、Ｉｍｐ２１＝Ｉｄ−ＶＴＰ／Ｒ３１になる。ＰｃｈＭＯＳトランジスタＭＰ２１とＭＰ２２とはカレントミラーを構成しているため、増幅率比に応じた電流が、ＰｃｈＭＯＳトランジスタＭＰ２２に流れる。仮に、ＰｃｈＭＯＳトランジスタＭＰ２１とＭＰ２２との増幅率が等しいとすると、検出電流ＩＳＥもＩＳＥ＝Ｉｍｐ２１＝Ｉｄ−ＶＴＰ／Ｒ３１になる。

抵抗Ｒ３２には検出電流ＩＳＥが流れるため、抵抗Ｒ３２の一端の電圧Ｖｒ３２は、Ｖｒ３２＝ＩＳＥ×Ｒ３２になる。この電圧Ｖｒ３２が、ヒステリシスバッファＨＢ３１の立ち上り時入力論理閾値より大きくなるように抵抗Ｒ３１と抵抗Ｒ３２の抵抗値を設計すると、ヒステリシスバッファＨＢ３１の出力は、ハイレベルになる。これにより、電力補償回路３４０は、エラー信号Ｓｅｒｒとして、ハイレベル（エラーあり）を出力する。

整流回路１４１がオン状態からオフ状態に変化したとき、抵抗Ｒ３１の電流も０に変化するため、その両端が同電位に変化する。そして、それに接続するＰｃｈＭＯＳトランジスタＭＰ２１のゲートとソースも同電位に変化するため、オフする。同時に、カレントミラー接続しているＰｃｈＭＯＳトランジスタＭＰ２２のゲートとソースも同電位に変化するため、ＰｃｈＭＯＳトランジスタＭＰ２２もオフし、検出信号ＳＥがハイインピーダンス（オン検出なし）に変化する。これにより、電力補償回路３４０は、エラー信号Ｓｅｒｒとして、ローレベル（エラーなし）に変化する。

ツェナーダイオードＺＤ３１と抵抗Ｒ３４を直列接続した部分回路は、ロジック電源ＶＬと基準電源ＧＮＤで動作するヒステリシスバッファＨＢ３１の入力耐圧を超えないように、入力電圧Ｖｒ３２の値をクランプする機能を持つ。

本変形例においても、上記各実施の形態と同様の効果を奏することができる。
また、本変形例では、抵抗Ｒ３１により、整流回路１４１がオフしているときの整流回路１４１の出力信号ＳＨ、ＳＬを安定してオフ（同電位）にすることができる。また、整流回路１４１がオンからオフに変化するときは、より短い時間で整流回路２４１の出力信号ＳＨ、ＳＬをオフにすることができる。

（第４の実施の形態）
以下、第４の実施の形態に係る半導体装置について、添付図面を参照して説明する。本実施の形態では、電力補償回路の整流回路と検出回路の構成が第２の実施の形態と相違している。以下、主に相違点について説明する。

（構成）
図１０Ａは、本実施の形態に係る半導体装置としての電力補償回路の構成例を示す回路図である。電力補償回路１４０ｄは、整流回路１４１ａと、検出回路１４２ｂと、レベルシフタ１４３とを備えている。

整流回路１４１ａは、ダイオードＤ１１と、ダイオードＤ１２とを備えている。ダイオードＤ１１とダイオードＤ１２とは直列に接続されている。ダイオードＤ１１は、カソードを駆動系電源線１２１に接続されている。ダイオードＤ１２は、カソードをダイオードＤ１１のアノードに接続され、アノードを制御系電源線１３１に接続されている。整流回路１４１ａは、ダイオードＤ１１のカソードから高電圧端子に対応する信号ＳＨを出力し、ダイオードＤ１２のアノードから低電圧端子に対応する信号ＳＬを出力する。この例では、ダイオードの直列接続を２段（Ｄ１１、Ｄ１２）にしているが、２段以上の段数で使用するように設計することもできる。この段数で、駆動系電源線１２１から制御系電源線１３１に電力供給し始める電圧差を調整することができる。つまり、ダイオードの直列接続が２段のときは、駆動系電源線１２１から制御系電源線１３１への電圧差が−２×ＶＦで電力供給が始まる。ダイオードの直列接続がｎ段の時は、その電圧差が−ｎ×ＶＦで電力供給が始まる。

検出回路１４２ｂは、ＰｃｈＭＯＳトランジスタＭＰ１１を備えている。ＰｃｈＭＯＳトランジスタＭＰ１１は、ソースをダイオードＤ１１のカソードに接続され、高電圧端子に対応する信号ＳＨを供給され、ゲートをダイオードＤ１２のアノードに接続され、低電圧端子に対応する信号ＳＬを接続され、ソースを基板電位に接続されている。検出回路１４２ｂは、ＰｃｈＭＯＳトランジスタＭＰ１１のドレインから、検出信号ＳＥを出力する。検出信号ＳＥは、ＰｃｈＭＯＳトランジスタＭＰ１１がオフの場合に電流値ＩＳＥが０であり、ＰｃｈＭＯＳトランジスタＭＰ１１がオンの場合に電流ＩＳＥが正の値になる電流信号である。

レベルシフタ１４３は、第２の実施の形態（図４Ａ）のレベルシフタ１４３と同じである。

ただし、レベルシフタ１４３は、他の構成を有していても良い。図１０Ｂは、本実施の形態に係る半導体装置としての電力補償回路の他の構成例を示す回路図である。この図では、電力補償回路１４０ｅは、レベルシフタ１４３ａが図１０Ａのレベルシフタ１４３と相違している。このレベルシフタ１４３ａは、第２の実施の形態の他の構成例（図４Ｂ）と同じである。

（動作）
図１１は、本実施の形態に係る半導体装置としての電力補償回路の信号電圧を示す波形図である。以下では、図１０Ａの構成の動作について説明するが、図１０Ｂの構成の場合も同じである。ここで、（ａ）〜（ｆ）の信号については、第２の実施の形態の図５の場合と同様である。ただし、（ｃ）の信号「検出信号（ＳＥ）」は、検出回路１４２ｂの出力である検出信号ＳＥであり、電圧波形であらわしている。

この図における符号も第２の実施の形態の図５の場合と同様である。ただし、電圧ＶＦは、ダイオードＤ１１、Ｄ１２の順方向電圧降下の値である。また、ＰｃｈＭＯＳトランジスタＭＰ１１の閾値電圧ＶＴＰは、適用製品に許容される製造バラつき範囲内で、その絶対値が最大の値で検討する。この実施の形態では、ＶＦ×２＝１．４Ｖ＞｜ＶＴＰ｜となるデバイスを採用する。もちろん、ＶＦ×２＜｜ＶＴＰ｜となるデバイスでは、直列接続のダイオードの数をｎ個に増やして、ＶＦ×ｎ＞｜ＶＴＰ｜とすればよい。

時刻ｔ０では、信号ＳＨと信号ＳＬとが同じ電圧である。そのため、ＰｃｈＭＯＳトランジスタＭＰ１１のソースとゲートが同じ電位になり、ＰｃｈＭＯＳトランジスタＭＰ１１はオフしている。この時、駆動系電源（ＳＨ）が動作をして電圧降下が起きたとしても、ＰｃｈＭＯＳトランジスタＭＰ１１のゲート電圧がソース電圧より高くなるだけであるので、ＰｃｈＭＯＳトランジスタＭＰ１１はオフのままであり、この状態は安定している。このとき、オン検出信号（ＳＥ）はハイインピーダンスになり、それに直列に接続する、抵抗Ｒ１１、Ｒ１２およびＮｃｈＭＯＳトランジスタＭＮ１１には電流が流れない。そのため、抵抗Ｒ１１と抵抗Ｒ１２の両端の電圧はすべて等しくなる。ＮｃｈＭＯＳトランジスタＭＮ１１のソースとドレインの電圧は、基準電源ＧＮＤに近い値を取るため、それと同電位の正転入力端子ＣＭＰｐもＧＮＤに近い値を取る。コンパレータＣＭＰの正転入力端子ＣＭＰｐの信号がほぼＧＮＤ電圧で、反転入力端子ＣＭＰｎの信号には一定の電圧Ｖｒｅｆ（電圧ＶＴＮ）が入力されているため、コンパレータＣＭＰはローレベルを出力する。つまり、エラー信号Ｓｅｒｒはローレベル（エラーなし）になる。

時刻ｔ１で、制御系電源線１３１が断線して電力供給が止まる。すると、制御系ブロック１３０の負荷が電流を引くため、制御系電源線１３１の電圧が下がる。その電圧がＶＢａｔｔ−２ＶＦ以下の値になると、ダイオードＤ１１、Ｄ１２がともにオンする。すると、駆動系電源線１２１から制御系電源線１３１に、オンしたダイオードＤ１１、Ｄ１２を通して、電力が供給される。ダイオードＤ１１、Ｄ１２を通った電力は、駆動系電源線１２１より、ダイオードの順方向電圧降下ＶＦの２倍の電圧だけ低い電圧になる。そのため、信号ＳＬはＶｂａｔｔ−２ＶＦの値になる。したがって、ソースを信号ＳＨ（電圧ＶＢａｔｔ）に接続し、ゲートを信号ＳＬ（電圧ＶＢａｔｔ−２ＶＦ）に接続するＰｃｈＭＯＳトランジスタＭＰ１１は、ゲートの電圧がソースの電圧より閾値電圧ＶＴＰ以上低くなるためオンする。オンしたＰｃｈＭＯＳトランジスタＭＰ１１と、直列の抵抗Ｒ１１、Ｒ１２を通して、ＮｃｈＭＯＳトランジスタＭＮ１１のゲートに駆動系電源線１２１の電圧が印加され、電圧が高くなる。その電圧がＧＮＤ＋ＶＴＮ以上になると、ＮｃｈＭＯＳトランジスタＭＮ１１がオンして、検出信号ＳＥの電流ＩＳＥが流れる。ＮｃｈＭＯＳトランジスタＭＮ１１は、ドレインとゲートを接続した、いわゆるダイオード接続のため、そのソースドレイン電圧は、ほぼＮｃｈＭＯＳトランジスタの閾値電圧ＶＴＮの値になる。コンパレータＣＭＰの正転入力端子ＣＭＰｐの電圧は、他端でＮｃｈＭＯＳトランジスタＭＮ１１と直列接続した抵抗Ｒ１２の一端の電圧信号Ｖｉｎであるため、コンパレータＣＭＰの正転入力端子ＣＭＰｐの電圧Ｖｉｎは、電流ＩＳＥが正の値のため、Ｖｉｎ＝ＶＴＮ＋Ｒ１２×ＩＳＥ＞ＶＴＮになる。コンパレータＣＭＰの反転入力端子ＣＭＰｎの電圧Ｖｒｅｆの値はＶＴＮのため、コンパレータＣＭＰはハイレベルを出力する。これにより、電力補償回路１４０ｄは、エラー信号Ｓｅｒｒとしてハイレベル（エラーあり）の信号を出力する。

時刻ｔ２は、制御系ブロック１３０への電源配線（例示：ハーネス１１４ｂ）の断線が修理されて、バッテリー１１１と接続された時刻を表す。制御系電源（ＳＬ）の電圧がバッテリーの電圧ＶＢａｔｔに戻るため、ダイオードＤ１１、Ｄ１２のカソードとアノードの電圧が等しくなり、整流回路１４１ａはオフする。そして、駆動系電源線１２１から制御系電源線１３１への電力供給が停止する。また、これにより、ＰｃｈＭＯＳトランジスタＭＰ１１のゲートとソースの電圧が等しくなるため、ＰｃｈＭＯＳトランジスタＭＰ１１もオフする。そのため、抵抗Ｒ１１、Ｒ１２に流れる電流が０になり、ＮｃｈＭＯＳトランジスタＭＮ１１のゲート電圧が急速に低下していく。ＮｃｈＭＯＳトランジスタＭＮ１１のソース−ドレイン電圧は、ＮｃｈＭＯＳトランジスタの閾値電圧ＶＴＮになるが、時間が経つと、ＮｃｈＭＯＳトランジスタＭＮ１１のサブスレッショルド電流により、次第に基準電源ＧＮＤに近づいていく。これに伴い、抵抗Ｒ１１と抵抗Ｒ１２の両端の電圧はすべて基準電源ＧＮＤに近づいていく。つまり、コンパレータＣＭＰの正転入力端子ＣＭＰｐの信号ＶｉｎもＧＮＤに近づいていく。コンパレータＣＭＰは、信号Ｖｉｎの電圧が、信号Ｖｒｅｆの電圧より低くなったときに、ローレベルを出力する。先に述べたように、この例では、主電源を接続したまま制御系電源線１３１の修理（復旧）が行われた場合を示したが、主電源を切断して修理を行えば、最初から電圧Ｖｉｎは基準電源ＧＮＤになっている。そのため、修理後に主電源を接続すると最初からこの状態になっている。これにより、電力補償回路１４０ｄは、エラー信号Ｓｅｒｒとしてローレベル（エラーなし）の信号を出力する。

ところで、第１〜第３の実施の形態の検出回路（１４２，１４２ａ）は、整流回路１４１の電流で整流回路１４１が電流を流している（オンしている）ことを検出している。これに対して、本実施の形態の整流回路１４１ｂは、ＰｃｈＭＯＳトランジスタＭＰ１１の閾値電圧ＶＴＰを整流回路１４１ａに電流が流れているときの電圧（つまり、ＶＦ×２）よりも小さくなるように設定することによって、整流回路１４１ａに電流が流れている（オンしている）状態であれば、確実に検出することができる。
ここで、特許文献３は、対象のコントローラの基準電圧からの電源電圧値を、他のコントローラの基準電圧から測定した電源電圧値と比較している。そもそも、特許文献３は、他のコントローラの電源供給路が断線していれば、対象のコントローラの電源電圧値が適正かどうか判断できないが、他のコントローラの電源供給路が正常であるときでも、誤差によって誤報を起こす場合がある。
つまり、特許文献３では、検出対象の電源電圧値と比較対象の電源電圧値との差電圧（検出閾値）を小さくすると、異なるコントローラ間の基準電圧の誤差や、電源電圧測定回路の誤差によって、実際に整流回路がオンしていなくても、整流回路がオンしたという誤報を起こす可能性が高くなる。その誤報を避けるために、差電圧のマージンを大きくすると、整流回路がオンしていても正しく報告をすることができなくなる。そのため、検出閾値となる差電圧の設計が非常に困難になる。
これに対して、本実施の形態では、整流回路の電圧降下そのものを測定している。これにより、異なるブロック間の基準電圧の誤差の影響を受けることがなくなるとともに、コントローラの電圧値に対して値が小さい差電圧そのものを測定すればよいため、その精度を格段にあげることができる。そのため、整流回路が電流を流していれば（オンしていれば）、必ずそれを検出できるようにすることができる。
本実施の形態では、基準電圧に依存しない、所定の差電圧そのものを最大値とする電圧測定を行う構成にしたことで、整流回路が電流を流している（オンしている）ことを高精度に検出して、誤報がない出力を可能にしている。

本実施の形態においても、上記各実施の形態と同様の効果を奏することができる。

以上示されるように、上記各実施の形態に係る半導体装置としての電力補償回路は、制御系ブロックの電源配線の故障が発生したとき、駆動系ブロックから制御系ブロックへ電力を供給すると共に、それを検出して、検出信号として外部へ出力することができる。その検出信号を利用することで、制御系ブロックの電源配線の故障を、早期に、確実に外部に通知することが可能となる。それにより、その半導体装置を適用した装置の使用者は、故障の修理などの対応を取ることができ、その装置で起こり得る隠れた安全上の問題を回避することができる。

また、上記の各実施の形態に係る半導体装置を自動車以外の別の装置に適用した場合でも、自動車に適用した場合と同様に、上記の各実施の形態の効果を奏することができる。ただし、その別の装置は、電源が供給される二つの機能ブロックを備え、一方の機能ブロックの電源が遮断されたとき、他方の機能ブロックの電源を、電源が遮断された機能ブロックへ供給する装置である。

特に自動車に対して上記の各実施の形態に係る半導体装置を適用すると、安全運転の面で著しい効果を発揮することができる。使用者が検知できない制御系ブロック１３０の電源配線の故障は、自動車の運転において重大な安全上の問題を有している。それに対して、上記の各実施の形態に係る半導体装置を自動車に適用することで、その故障を早期に確実に使用者に伝えることができる。それにより、使用者は、自動車が故障していることを把握できるので、適切な対応を取ることが可能となり、安全上の問題を回避することができる。

上記各実施の形態に記載された各種の技術は、技術的矛盾の発生しない限り、他の実施の形態に適用可能であることはいうまでもない。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１００ 装置（自動車）
１１１ バッテリー
１１２ 電源端子盤（Ｆｕｓｅ Ｂｏｘ）
１１３ コネクタ
１１４、１１４ａ、１１４ｂ ハーネス
１２０ 駆動系ブロック
１２１ 駆動系電源線
１３０ 制御系ブロック
１３１ 制御系電源線
１３２ 電源回路（降圧回路）
１４０、１４０ａ、１４０ｂ、１４０ｃ、１４０ｄ、１４０ｅ 電力補償回路
１４１、１４１ａ 整流回路
１４２ａ、１４２ｂ 検出回路
１４３、１４３ａ、１４３ｂ、１４３ｃ、１４３ｄ、２４３、２４３ レベルシフタ
１４４ フィルタ回路
１５０ ユーザーインターフェース（Ｕ．Ｉ．）ブロック

Claims (11)

1. 第１電源線と第２電源線との間に接続されたとき、前記第２電源線の電圧が、前記第１電源線の電圧より所定値以上低下した場合、前記第１電源線から前記第２電源線へ電力を供給する整流回路と、
   前記整流回路に電流が流れたとき、検出信号を出力する検出回路と、
   前記検出信号を、第３電源線の電圧にレベル変換したレベル変換信号を出力するレベル変換回路
   とを具備し、
   前記検出回路の入力が電圧信号であり、
   前記検出信号は、電流信号であり、
   前記レベル変換回路は、
   前記電流信号を供給される、直列に接続された第１抵抗と第２抵抗とダイオード接続の第１ＭＯＳトランジスタと、
   直列に接続された第３抵抗とダイオード接続の第２ＭＯＳトランジスタと、
   前記第１抵抗と前記第２抵抗との第１接続点の電圧を入力信号とし、前記第３抵抗と前記第２ＭＯＳトランジスタとの第２接続点の電圧を基準信号として比較し、比較結果を前記レベル変換信号として出力する比較回路と
   を備える
   自動車用半導体装置。
2. 前記レベル変換回路は、前記第２接続点と前記第２ＭＯＳトランジスタとの間に接続された第４抵抗をさらに備える
   請求項１に記載の自動車用半導体装置。
3. 前記整流回路は、前記整流回路の電流を電流−電圧変換回路で変換して前記検出回路へ出力する
   請求項１に記載の自動車用半導体装置。
4. 前記第１ＭＯＳトランジスタが、複数のダイオード接続のＭＯＳトランジスタのｎ段直列接続を含み、
   前記第２ＭＯＳトランジスタが、複数のダイオード接続のＭＯＳトランジスタのｎ段直列接続を含む
   請求項１に記載の自動車用半導体装置。
5. 前記第１ＭＯＳトランジスタの基板電位が、基準電源電圧である
   請求項４に記載の自動車用半導体装置。
6. 前記第１ＭＯＳトランジスタの基板電位が、ソース電圧である
   請求項４に記載の自動車用半導体装置。
7. 前記第２抵抗が、ダイオード接続した第３ＭＯＳトランジスタを含む
   請求項１に記載の自動車用半導体装置。
8. 前記電流−電圧変換回路は、カレントミラー回路の入力段を含み、
   前記検出回路は、前記カレントミラー回路の出力段を含む
   請求項３に記載の自動車用半導体装置。
9. 前記カレントミラー回路は、前記入力段のＭＯＳトランジスタのソースとゲートとの間に接続された抵抗を含む
   請求項８に記載の自動車用半導体装置。
10. 第１電源線と第２電源線との間に接続されたとき、前記第２電源線の電圧が、前記第１電源線の電圧より所定値以上低下した場合、前記第１電源線から前記第２電源線へ電力を供給する整流回路と、
    前記整流回路に電流が流れたとき、検出信号を出力する検出回路と、
    前記検出信号を、第３電源線の電圧にレベル変換したレベル変換信号を出力するレベル変換回路と、
    前記レベル変換信号のうち、所定時間以上連続するものを前記レベル変換信号として出力するフィルタ回路と
    を具備し、
    前記第１電源線は、主電源からの電力を駆動系ブロックに供給する駆動系電源線であり、
    前記第２電源線は、前記主電源からの電力を制御系ブロックに供給する制御系電源線である
    自動車用半導体装置。
11. 前記フィルタ回路は、前記所定時間以上連続するものを、タイマーを使って検出して前記レベル変換信号として出力する
    請求項１０に記載の自動車用半導体装置。

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