JP3759135B2 - 半導体装置および電子装置 - Google Patents

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Description

本発明は半導体装置と電子装置に関し、とくに、ＩＣチップを内蔵し、ＩＣチップ側のパッドとＩＣの外部端子（以下単に「端子」という）をボンディングワイヤ（以下単に「ワイヤ」という）で接続した半導体装置とそれを搭載した電子装置に関する。
半導体装置の仕様により、比較的大きな電流を流すことが要求される信号がある。そうした場合、ＩＣチップの複数のパッドにその信号を結線し、複数のパッドによって電流を分担する構成が知られている。それら複数のパッドからそれぞれワイヤによって外部端子へ接続がなされるため、外見上はひとつの端子に現れる１本の信号線と見える。しかし、内部ではふたつのワイヤがふたつのパッドからひとつの端子に接続されている。
こうした構成で、ふたつのワイヤのうちの１本がオープン故障を起こすと、要求される電流値が出なかったり、残りのワイヤに過電流が流れてそちらの長期信頼性も下がるなどの不具合が生ずる。しかし、１本だけ切れた状態でもその信号自体は端子に現れるため、通常の試験では故障判定が困難である。この問題を解消するために、パッド間を抵抗によって接続し、オープン故障による抵抗値の変化を検出する技術が知られている（特許文献１）。
特開平１１−１１１７８５号公報
しかし、特許文献１の技術の場合、ある程度大きなテスト電流を流して電圧降下を発生させないと故障判定ができない。しかし、テスタによっては、大きな電流を流すことができない場合があるほか、テスト電流でワイヤに負荷を掛けないためにも、微弱な電流で故障の検出ができることが望ましい。本発明はこうした課題に鑑みてなされたものであり、その目的は、微弱なテスト電流でも故障判定が可能な半導体装置およびそれを搭載する電子装置の提供にある。
本発明の半導体装置は、第１パッドおよび第２パッドを有するＩＣチップと、第１パッドおよび第２パッドの両方に接続された端子とを有し、第１パッドに結線される第１信号と第２パッドに結線される第２信号とをダイオードによってカップリングしている。ダイオードは第１信号から第２信号へ電流を流す方向にひとつだけ入れてもよいし、その逆向きにひとつだけ入れてもよいし、それら両方を入れてもよい。
いずれにしても、ワイヤオープンが発生すると、ＩＣチップ内部で第１信号または第２信号に接続される回路が動作しなくなったり、ダイオードの順方向降下電圧によって、減電テスト、すなわち低い電源電圧によるテストにおいて、エラーが通常より早く現れたりすることで、故障の検出が可能になる。ダイオードを用いることにより、このテストは微弱な電流でも可能となる。
この半導体装置において、前記の端子が入力端子であるとき、この半導体装置はさらに、入力端子に電源電圧が印加されたときその電源電圧から目的の電圧を生成する制御回路と、生成した目的の電圧を出力する出力端子を有し、制御回路は、電源電圧を第１信号および第２信号という２系統で受けて前記の目的の電圧を生成する構成であってもよい。
別の態様として、この半導体装置において、前記の端子が出力端子であるとき、この半導体装置はさらに、所定の電源電圧が印加される入力端子と、その電源電圧から目的の電圧を生成する制御回路を有し、目的の電圧を第１信号または第２信号のいずれかに伝搬せしめてもよい。
本発明のさらに別の態様として、半導体装置は電源電圧が印加される入力端子と、電源電圧から目的の電圧を生成する制御回路と、生成した目的の電圧を出力する出力端子とを含み、入力端子または出力端子の少なくとも一方について、ＩＣチップ側のパッドを複数設けて信号伝搬経路を多重化するとともに、多重化された信号伝搬経路間をダイオードでカップリングしたものである。
本発明のさらに別の態様は、電子装置に関する。この電子装置は、半導体装置と負荷装置を搭載する。半導体装置は、電源電圧が印加される入力端子と、前記電源電圧から目的の電圧を生成する制御回路と、生成した目的の電圧を出力する出力端子とを含み、入力端子または出力端子の少なくとも一方について、ＩＣチップ側のパッドを複数設けて信号伝搬経路を多重化するとともに、多重化された信号伝搬経路間を前記半導体装置内部または半導体装置と前記負荷装置の間の個所において、ダイオードでカップリングする。
本発明の半導体装置は、微弱な電流でもワイヤオープン故障の検出ができる。
実施の形態１．
図１は本実施の形態に係る半導体装置の回路を示す。ＩＣチップ１１は、シリーズレギュレータを構成している。ＩＣチップ１１は、電源から入力電圧Ｖｉを入力する入力用パッドＰｉ１と、制御の目的である出力電圧Ｖｏを出力する出力用パッドＰｏ１と、外部に出力された出力電圧Ｖｏを帰還電圧Ｖｆｂとしてフィードバックする帰還用パッドＰｆ１を有する。
入力用パッドＰｉ１と出力用パッドＰｏ１との間にＰＭＯＳタイプのトランジスタＱ１が接続されている。また、出力用パッドＰｏ１と帰還用パッドＰｆ１との間に、前者から後者への向きを順方向とする第１ダイオードＤ１と、その逆向きの第２ダイオードＤ２が接続されている。なお、第２ダイオードＤ２は後述のワイヤオープン故障の検出には不要であるため、省略してもよい。以下、第１、第２ダイオードＤ１、Ｄ２を総称して単に「ダイオード」ともよぶ。
演算増幅器ＯＰ１の反転入力端子（−）には基準電圧Ｖｒｅｆが入力され、非反転入力端子（＋）には帰還電圧Ｖｆｂを第１、第２分圧抵抗Ｒ１、Ｒ２で分圧した比較対象電圧Ｖｆｂ’が入力される。基準電圧Ｖｒｅｆと比較対象電圧Ｖｆｂ’の差分が演算増幅器ＯＰ１から出力され、トランジスタＱ１のゲートに供給される。
半導体装置２１は、リード端子である入力端子Ｐｉ２と出力端子Ｐｏ２を有する。入力端子Ｐｉ２は入力ワイヤＷｉ１により入力用パッドＰｉ１に接続され、出力端子Ｐｏ２は出力ワイヤＷｏ１により出力用パッドＰｏ１に接続される。出力端子Ｐｏ２はまた、帰還ワイヤＷｆ１により帰還用パッドＰｆ１にも接続されている。
図中に破線で示すように、入力端子Ｐｉ２には電源としての電池ＢＡＴが接続され、例えば４．５Ｖの入力電圧Ｖｉが供給される。出力端子Ｐｏ２からは、例えば３．０Ｖの出力電圧Ｖｏが負荷装置３１に供給される。半導体装置２１では、基準電圧Ｖｒｅｆと比較対象電圧Ｖｆｂ’とが等しくなるように制御される。
本実施の形態では、ＩＣチップ１１の内部で出力用パッドＰｏ１と帰還用パッドＰｆ１との間にダイオードを接続している。このダイオードが接続されていない場合、帰還ワイヤＷｆ１がオープンになると、帰還がかからず、出力電圧Ｖｏはほぼ入力電圧Ｖｉまで上昇し、場合により、負荷装置３１にダメージを与える。ダイオードを設けることで、そうした事態を回避する。
図２は、ワイヤオープン故障の検出原理を示す。テストでは、入力端子Ｐｉ２にゼロから徐々に上昇する電圧（以下「テスト入力電圧」といい、Ｖｔｉと表記する）を印加し、そのとき出力端子Ｐｏ２に現れる電圧（以下「テスト出力電圧」といい、Ｖｔｏと表記する）を観察して行われる。同図で太い実線（ａ）は正常なとき、破線（ｂ）は出力ワイヤＷｏ１が切れたとき、一点鎖線（ｃ）は帰還ワイヤＷｆ１が切れたとき、それぞれにおける、Ｖｔｉに対するＶｔｏの振る舞いを示す。ただし、見やすさのために、ふたつ以上の線が重なる部分は線をずらして示す。
（１）正常時
Ｖｔｉ＝Ｖ０になるまで、Ｖｔｏが有効に現れない。Ｖ０はトランジスタＱ１が動作を開始したときのソース・ドレイン電圧に相当する。つづいて、Ｖｔｏ＝ＶｆｂになるまでＶｔｏはリニアに増加する。以降、Ｖｔｏ＝Ｖｆｂを維持する。
（２）出力ワイヤＷｏ１が切れたとき
Ｖｔｉ＝Ｖ０＋Ｖｆになるまで、Ｖｔｏが有効に現れない。ＶｆはトランジスタＱ１の順方向降下電圧である。なぜなら、ＶｔｏはトランジスタＱ１のドレインから第１トランジスタＤ１、帰還ワイヤＷｆ１を経て出力端子Ｐｏ２に現れるためである。このため、減電テストによって故障を発見することができる。
（３）帰還ワイヤＷｆ１が切れたとき
Ｖｔｉ＝Ｖ０でＶｔｏが有効に現れ、以降、Ｖｔｏがリニアに増加する点は（１）同様である。しかし、Ｖｔｏ＝Ｖｆｂでは止まらず、Ｖｔｏ＝Ｖｆｂ＋Ｖｆまで増加する。以降、この値を維持する。なぜなら、Ｖｆｂ’は出力電圧が第１ダイオードＤ１を通ったあとの電圧として現れるためである。このため、やはり減電テストによって故障を発見することができる。
なお、これら以外に、入力ワイヤＷｉ１のオープン故障が考えられる。その場合、Ｖｔｉが変化してもＶｔｏが現れないため、検出は容易である。
以上、本実施の形態によれば、ダイオードを利用することにより、微弱な電流によるテストによってワイヤオープンの検出が可能になる。また、ワイヤが１本切れたときであっても、ダイオードによって出力電圧と帰還電圧が比較的近い値で維持されるため、出力電圧が大きくなりすぎて負荷装置３１にダメージを与える可能性を軽減することができる。
実施の形態２．
図３は、本実施の形態に係る半導体装置の回路を示す。以下、実施の形態１と同等の構成には同じ符号を与え適宜説明を略す。本実施の形態が実施の形態１と異なるのは、レギュレータに利用するトランジスタがふたつ存在する点である。第１のトランジスタＱ１の配置は実施の形態１と同じである。追加になった第２のトランジスタＱ２も、ゲート、ソース、ドレインとも第１のトランジスタＱ１と共通である。従って、第２のトランジスタＱ２は、第１のトランジスタＱ１と同じ動作をする。本実施の形態では、ふたつのトランジスタを置くことにより、各トランジスタのサイズが比較的小さくても必要なドライブ能力を確保することができる。以上の構成におけるワイヤオープンの検出は実施の形態１と同様である。
実施の形態３．
図４は本実施の形態に係る半導体装置の回路を示す。以下、実施の形態２と同等の構成には同じ符号を与え適宜説明を略す。本実施の形態が実施の形態２と異なるのは、出力側ではなく、入力側にふたつのパッドを設け、そちらにダイオードを設けた点である。したがって、本実施の形態では、制御回路は電池電圧をふたつのパッドという２系統で受けて目的の電圧を生成する構成といってよい。図４のごとく、第２の入力用パッドＰｉ１ａが新設され、これが入力端子Ｐｉ２にワイヤ接続される。一方、帰還用パッドＰｆ１は廃止され、第１、第２ダイオードＤ１、Ｄ２も廃止され、第１、第２トランジスタＱ１、Ｑ２のドレインが直接出力用パッドＰｏ１に接続されている。第１トランジスタＱ１のソースは実施の形態２と同じであるが、第２トランジスタＱ２のソースは新設された入力用パッドＷｉ１ａに接続され、第２トランジスタＱ２と第１トランジスタＱ１のドレイン間に、前者から後者を順方向とする第３ダイオードＤ３と、その逆向きの第４ダイオードＤ４が接続されている。以上の構成におけるワイヤオープンの検出は以下の方法でなされる。
（１）新設された入力ワイヤＷｉ１ａが切れたとき
第２トランジスタＱ２のソース電位がＶｔｉから第４トランジスタＤ４の順方向降下電圧Ｖｆ分下がるため、第２トランジスタＱ２のオンの程度が弱まる。その結果、ＩＣチップ１１全体としてのドライブ能力が落ちるため、出力端子Ｐｏ２で駆動電流を監視することにより、ワイヤオープンを検出することができる。なお、ワイヤが切れても、第２トランジスタＱ２をある程度動作させることにより、第１トランジスタＱ１に過度の負担がかかることを防止することができる。
（２）最初から存在していた入力ワイヤＷｉ１が切れたとき
（１）と同様の方法で検出できる。
（３）もとのワイヤＷｏ１が切れたとき
当然、Ｖｔｉが変化してもＶｔｏが現れないため、検出は容易である。
実施の形態４．
図５は本実施の形態に係る半導体装置の回路を示す。本実施の形態は実施の形態２と３を組み合わせたものであり、入力側も出力側もふたつのパッドを設けている。すなわち、入力側については実施の形態３と同じ構成、出力側については実施の形態２と同じ構成である。したがって、入力側のワイヤオープンの検出は実施の形態３と同じ方法、出力側のワイヤオープンについては実施の形態２と同じ方法が利用できる。
本実施の形態は実施の形態２と３の効果を併せ持つ。まず、ワイヤオープン故障を微弱な電流で検出できる。また、出力側のワイヤが切れても負荷装置３１にダメージを与えにくい。さらに、入力側のワイヤが切れても、いずれかのトランジスタに過負荷がかかりにくい。入力、出力とも経路が多重化されているので、本実施の形態は大電流の駆動に向く。
実施の形態５．
図６は、実施の形態１に係る半導体装置を搭載した電子機器の概念構成図である。ただし、実施の形態１では、ダイオードを半導体装置の内部に設けたが、ここでは外部に設ける。また、実施の形態１では出力用ピンＰｏ２が帰還用ピンを兼ねたが、この実施の形態では帰還専用ピンＰｆ２を新設する。
電子装置４０のプリント基板４１には、半導体装置２１と負荷装置３１が搭載されている。半導体装置２１の出力端子Ｐｏ２と負荷装置３１の入力端子とが、プリント基板４１に形成されている出力用配線Ｌｏで接続されている。半導体装置２１の帰還専用ピンＰｆ２と出力用配線Ｌｏ上の点Ｎとが帰還用配線Ｌｆにより接続されている。入力端子Ｐｉ２にはパターン配線により入力電圧Ｖｉが印加されている。第１ダイオードＤ１は出力用配線Ｌｏから帰還用配線Ｌｆへ向かう向きに、第２ダイオードＤ２はその逆向きに、それぞれプリント基板上で接続されている。
以上の構成により、半導体装置２１内部にダイオードを有さない場合でも、実施の形態１同様の効果、すなわち負荷装置３１の保護とワイヤオープンの検出が容易になる。なお、本実施の形態によれば、プリント基板実装テスト工程において、半導体装置２１内部のワイヤオープンだけでなく、半導体装置２１をプリント基板４１に実装したときの出力用ピンＰｏ２、帰還専用ピンＰｆ２のパンダ付け不良によるオープン故障を検出することもできる。
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、いろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
例えば、実施の形態では、ＭＯＳトランジスタを用いた。しかし、トランジスタは当然バイポーラタイプであってもよい。
実施の形態では、制御回路としてシリーズレギュレータを説明した。しかし、制御回路はスイッチングレギュレータ、チャージポンプ型レギュレータなど他のレギュレータを備えてもよい。
実施の形態１に係る半導体装置の構成を示す図である。 実施の形態１に係る半導体装置のワイヤオープン故障を検出する原理を示す図である。 実施の形態２に係る半導体装置の構成を示す図である。 実施の形態３に係る半導体装置の構成を示す図である。 実施の形態４に係る半導体装置の構成を示す図である。 実施の形態５に係る電子装置の構成を示す図である。
符号の説明
１１ ＩＣチップ
２１ 半導体装置
Ｄ１、Ｄ２、Ｄ３、Ｄ４ ダイオード
Ｐｉ１、Ｐｉ１ａ、Ｐｏ１、Ｐｆ１ パッド
Ｐｉ２、Ｐｉ２ａ、Ｐｏ２、Ｐｆ２ ピン
Ｗｉ１、Ｗｉ１ａ、Ｗｏ１、Ｗｆ１ ボンディングワイヤ
Ｑ１、Ｑ２ トランジスタ
ＯＰ１ 演算増幅器
３１ 負荷装置
４０ 電子装置

Claims (5)

  1. 第１パッドおよび第２パッドを有するＩＣチップと、
    前記第１パッドおよび第２パッドの両方に接続された端子と、
    を有し、前記第１パッドに結線される第１信号と前記第２パッドに結線される第２信号とをダイオードによってカップリングすることにより、各パッドと端子との間のワイヤオープンを検出可能としたことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、前記端子は入力端子であり、
    当該半導体装置はさらに、前記入力端子に所定の電源電圧が印加されたときその電源電圧から目的の電圧を生成する制御回路と、生成した目的の電圧を出力する出力端子を有し、
    前記制御回路は、前記電源電圧を前記第１信号および第２信号という２系統で受けて前記目的の電圧を生成する構成であることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、前記端子は出力端子であり、
    当該半導体装置はさらに、所定の電源電圧が印加される入力端子と、その電源電圧から目的の電圧を生成する制御回路を有し、
    前記目的の電圧を前記第１信号または前記第２信号のいずれかに伝搬せしめたことを特徴とする半導体装置。
  4. 電源電圧が印加される入力端子と、前記電源電圧から目的の電圧を生成する制御回路と、生成した目的の電圧を出力する出力端子とを含み、
    前記入力端子または出力端子の少なくとも一方の端子について、ＩＣチップ側のパッドを複数設けて信号伝搬経路を多重化し、その多重化された複数の信号伝搬経路のそれぞれのパッドと前記端子とを接続するとともに、多重化された信号伝搬経路間をダイオードでカップリングすることにより、各パッドと端子との間のワイヤオープンを検出可能としたことを特徴とする半導体装置。
  5. 半導体装置と負荷装置を搭載し、
    前記半導体装置は、電源電圧が印加される入力端子と、前記電源電圧から目的の電圧を生成する制御回路と、生成した目的の電圧を出力する出力端子とを含み、
    前記入力端子または出力端子の少なくとも一方について、ＩＣチップ側のパッドを複数設けて信号伝搬経路を多重化し、その多重化された複数の信号伝搬経路を前記負荷装置に接続するとともに、多重化された信号伝搬経路間を前記半導体装置内部または半導体装置と前記負荷装置の間の個所において、ダイオードでカップリングすることにより、各パッドと端子との間のワイヤオープンを検出可能としたことを特徴とする電子装置。
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