JP2008294334A - 半導体装置及びゲート耐圧試験方法 - Google Patents
半導体装置及びゲート耐圧試験方法 Download PDFInfo
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Abstract
【解決手段】本発明に係る半導体装置10は、ドライバ回路12と、該ドライバ回路12の出力素子からの信号をゲートに入力して作動するMOS型半導体素子14とを備え、前記ドライバ回路12は、ゲート耐圧試験時にゲート耐圧試験用電圧を前記MOS型半導体素子14のゲートに印加する試験用電圧印加端子VGと、前記ゲート耐圧試験時に、前記出力素子をオフ状態に固定する出力素子オフ手段とを備える。
【選択図】図1
Description
上記の理由から、引用文献1に開示された技術によっては、パワーMOSFETのゲートの電気的特性を精度良くチェックすることができない。
したがって、本発明に係る半導体装置においては、MOS型半導体のゲートとドライバ回路との電気的な切り離し及び再接続を簡易かつ低コストで実現することができる。
ノア回路NOR1の出力は、インバータINV4を介して、出力素子M2のゲートとナンド回路NAND1の第1入力とに接続されている。また、ナンド回路NAND1の出力は、インバータINV5を介して、出力素子M3のゲートとノア回路NOR1の第3入力とに接続されている。
この状態において、オア回路OR1の出力がHレベルのときには、ノア回路NOR1の出力がLレベル、インバータINV4の出力がHレベル、ナンド回路NAND1の出力がLレベル、インバータINV5の出力がHレベルになる。したがって、出力素子M2及び出力素子M3のゲートが、共にHレベルになって、出力素子M2はオフ状態に、出力素子M3はオン状態になる。
一方、オア回路OR1の出力がLレベルのときには、出力素子M2及び出力素子M3のゲートが共にLレベルになるので、出力素子M2はオン状態に、出力素子M3はオフ状態になる。
なお、上記のように要素INV2、INV3、NOR1、INV4、NAND1及びINV5は、出力素子M2、M3のオフ手段及びオフ解除手段を構成している。
なお、上記入力端子VDRVに電圧を印加する代わりに、トランジスタQ1のベースに接続した端子VDDに電源部18の出力電圧を7Vにするための電圧を印加しても良い。前記電圧レギュレータは、シリーズレギュレータとしての構成を有するので、上記端子VDDへの電圧印加によって、前記電圧レギュレータがダメージを受けることはない。
ゲート酸化膜の欠陥等のために、試験用電圧7Vの印加によって絶縁破壊が生じた場合は、ゲートに漏れ電流が生じる。したがって、ゲート電流の測定により、パワーMOSFET14のゲート耐圧が不良である半導体集積回路10を検出して、スクリーニングすることができる。
12 ドライバ回路
14 パワーMOSFET
18 電源部
Claims (6)
- ドライバ回路と、該ドライバ回路の出力素子からの信号をゲートに入力して作動するMOS型半導体素子とを備える半導体装置であって、
前記ドライバ回路は、
ゲート耐圧試験時にゲート耐圧試験用電圧を前記MOS型半導体素子のゲートに印加する試験用電圧印加端子と、
前記ゲート耐圧試験時に、前記出力素子をオフ状態に固定する出力素子オフ手段と
を備える、半導体装置。 - 前記出力素子は、プッシュプル回路を構成していることを特徴とする、請求項1に記載の半導体装置。
- 前記ドライバ回路は、パルス幅変調された信号に基づくオン・オフ信号を前記出力素子から出力するように構成されていることを特徴とする、請求項1に記載の半導体装置。
- ドライバ回路と、該ドライバ回路の出力素子からの信号をゲートに入力して作動するMOS型半導体素子とを備える半導体装置において、該MOS型半導体素子のゲート電流値に基づいて、ゲート耐圧が不良か否かを判定するゲート耐圧試験方法であって、
ドライブ回路の出力素子をオフ状態に固定するステップと、
ゲート耐圧試験用電圧を前記MOS型半導体素子のゲートに印加して、ゲート電流を測定するステップと
を含む、ゲート耐圧試験方法。 - 前記ゲート電流を測定するステップは、
前記ゲート耐圧試験用電圧として、第1の電圧を前記MOS型半導体素子のゲートに印加し、その状態で第1のゲート電流を測定するステップと、
前記ゲート耐圧試験用電圧として、前記第1の電圧よりも大きい第2の電圧を前記MOS型半導体素子のゲートに印加するステップと、
前記ゲート耐圧試験用電圧として、前記第1の電圧と同じ大きさである第3の電圧を前記MOS型半導体素子のゲートに印加し、その状態で第2のゲート電流を測定するステップと、
前記第1のゲート電流の測定値と前記第2のゲート電流の測定値とを比較して、該比較結果に基づいて、ゲート耐圧が不良であるか否かを判定するステップと
を含む、請求項4に記載のゲート耐圧試験方法。 - 前記第2の電圧は、前記MOS型半導体素子のゲートに対する最大定格電圧であることを特徴とする、請求項5に記載のゲート耐圧試験方法。
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