JP4321161B2 - 半導体装置の評価方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、電圧駆動のトランジスタを備えた半導体装置の評価方法に関する。
【０００２】
【従来の技術】
図６は、表示用駆動装置を構成する駆動回路を内蔵した従来の半導体装置の要部回路図である。この駆動回路は複数個形成されているがここでは１個の駆動回路で示す。この駆動装置は同一半導体基板に形成される。
駆動回路は、低電圧電源ＶＤＤ２で駆動されるロジック回路５８と、このロジック回路５８からの信号を受けるバッファ回路５６と、レベルシフト回路５７と、このバッファ回路５６からの信号で動作し、出力端子Ｄｏから第１グランド端子ＨＧＮＤへ電流を流すローサイド側の第１ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）５１と、レベルシフト回路５７からの信号で動作し、高電圧電源ＶＤＤ１から出力端子Ｄｏへ電流を流すハイサイド側の第２ＩＧＢＴ５２と、この第２ＩＧＢＴ５１のエミッタと第１ＩＧＢＴ５１のコレクタとの接続点と接続する出力端子Ｄｏと、第１ＩＧＢＴ５１のエミッタと接続する第１グランド端子ＨＧＮＤと、バッファ回路５６の低電位側に接続する第３グランド端子ＬＧＮＤと、第２ＩＧＢＴ５２のゲートとエミッタの間に接続される第２ツェナーダイオード５４と抵抗５５とで構成される。
【０００３】
この第１グランド端子ＨＧＮＤ、第３グランド端子ＬＧＮＤは、駆動回路が複数個ある場合でも共通に用いられ各端子は１個である。これらの端子は半導体チップの周辺部に金属パッドとして他の金属パッドと同様に形成される。
前記したように、バッファ回路５６はｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）とｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）で構成される相補回路であり、ロジック回路５８からのＨレベル・Ｌレベルの信号を反転させて第１ＩＧＢＴ５１のゲートへ伝送する働きをする。
また、第１、第２ツェナーダイオード５３、５４は第１、第２ＩＧＢＴ５１、５２のゲート・エミッタ間に過電圧が印加されないようにする保護用のダイオードである。
【０００４】
図７は、図６の駆動回路の動作を説明する回路図である。この駆動回路を動作させるときは、第１グランド端子ＨＧＮＤと第３グランド端子ＬＧＮＤを共通グランド端子ＣＧＮＤに接続する。第１グランド端子ＨＧＮＤと第３グランド端子ＬＧＮＤを共通グランド端子ＣＧＮＤに接続しないで直接接続すると、第１ＩＧＢＴ１と接続する第１グランド端子ＨＧＮＤの電位変動が第３グランド端子ＬＧＮＤに移り、バッファ回路５６を介してロジック回路５８にこの電位変動がノイズとして入り込みロジック回路５８を誤動作させる。そのため、共通グランド端子ＣＧＮＤに第１、第３グランド端子ＨＧＮＤ、ＬＧＮＤが接続される。この共通グランド端子ＣＧＮＤは半導体チップ内に設置される場合やチップ外の他の場所に設置される場合がある。
【０００５】
ロジック回路５８からの信号（例えば０〜５Ｖ）がレベルシフト回路５７で例えば０〜１００Ｖの高電圧信号に変換され、この高電圧信号を第２ＩＧＢＴ２のゲートに伝送して第２ＩＧＢＴ２をオン・オフさせる。また、ロジック回路５８からの０〜５Ｖの低電圧信号をバッファ回路５６を介して第１ＩＧＢＴ５１のゲートに伝送して第１ＩＧＢＴ５１をオン・オフさせる。高電圧信号がＨレベルのときは、低電圧信号はＬレベルとなり、高電圧信号がＬレベルのときは、低電圧信号はＨレベルとなる。そのため、第２ＩＧＢＴ５２がオンのときは第１ＩＧＢＴ５１はオフし、第２ＩＧＢＴ５２がオフのときは第１ＩＧＢＴ５１はオンする。
出力端子Ｄｏに負荷となるコンデンサＣを接続し、第２ＩＧＢＴ５２をオンしてコンデンサＣを充電し、第１ＩＧＢＴ５１をオンしてコンデンサＣを放電する。このコンデンサＣは表示装置では放電管であり、放電管が充電されるときは光を放射し、放電により光の放射が停止されて表示装置の画像が形成される。
【０００６】
通常、放電管の充電時間より放電時間は短いために、充電電流より放電電流の方がピーク電流は大きくなる。そのため、第１ＩＧＢＴ５１の活性領域の面積は第２ＩＧＢＴ５２より大きくなっている。この活性領域の面積が大きいということは、この活性領域に形成されるゲート電極の面積も大きくなり、ゲート電極下のゲート酸化膜の面積も大きくなる。
ゲート酸化膜の面積が大きくなるとゲート酸化膜に内在する欠陥が多くなり、ゲート・エミッタ間の耐圧の低下やリーク電流の増大を招く。そのため活性領域の面積の大きい第１ＩＧＢＴ５１のゲート・エミッタ間に電圧を印加して、ゲート耐圧やリーク電流を測定して、第１ＩＧＢＴ５１のゲートの良否を判定して、第１ＩＧＢＴ５１をスクリーニングしている。
【０００７】
図８は、図６の半導体装置のスクリーニング試験を説明する回路図である。スクリーニング試験をするときは、第１グランド端子ＨＧＮＤと第３グランド端子ＬＧＮＤを切り離す。ロジック回路５８からＬレベルの信号をバッファ回路５６に送りＰＭＯＳをオンさせ、ＮＭＯＳをオフさせる。このような状態で、バッファ回路５６の低電圧電源ＶＤＤ２を０Ｖから第１ツェナーダイオード５３のツェナー電圧まで昇圧して、第１ＩＧＢＴ５１のゲートに電圧を印加し、ゲート耐圧ともれ電流（リーク電流）を測定する。ツェナー電圧が５Ｖの場合、第１ＩＧＢＴ５１のゲート耐圧が５Ｖ未満の場合やもれ電流が所定値（例えば、１μＡ／５Ｖ）以上の場合に第１ＩＧＢＴ５１のゲートを不良と判定し、この駆動回路自体を不良とする。
【０００８】
前記の回路でＩＧＢＴのゲート・エミッタ間にツェナーダイオードを挿入してゲートを過電圧から保護しているが、同様の例として、ＭＯＳＦＥＴをスイッチ素子としたスイッチング電源回路において、ＭＯＳＦＥＴのゲート駆動電圧を小さくしてＭＯＳＦＥＴのドライブ損失を低減して、且つ、ゲートを保護することが報告されているが、この回路で、図６の駆動回路と同様に、ＭＯＳＦＥＴのゲートとソース間にダイオードを接続し、ゲートを過電圧から保護していることが説明されている（例えば、特許文献１、特許文献２など）。
【０００９】
【特許文献１】
特開平７−４６８３６号公報 図１
【特許文献２】
実開平７−２９９２８号公報 図１
【００１０】
【発明が解決しようとする課題】
前記の図８のスクリーニング試験では、ゲートにツェナー電圧以上の電圧は印加できないため、ツェナー電圧より僅かに高いゲート耐圧を有する第１ＩＧＢＴ５１は良品と判定される。また、ツェナー電圧より僅かに高いゲート耐圧を有する第１ＩＧＢＴ５１をツェナー電圧でのゲート・エミッタ間のもれ電流Ｉ１をＰＭＯＳを流れる電流Ｉ０で判定しようとすると、第１ツェナーダイオード５３のもれ電流Ｉ２が含まれてしまうため、精度の高い判定が困難である。
前記の第２ＩＧＢＴの大容量化に伴って、活性領域の面積が大きくなり、ツェナー電圧より僅かに高いゲート耐圧を有するＩＧＢＴが製造される確率が増大してきた。
【００１１】
この僅かにツェナー電圧より高いゲート耐圧を有するＩＧＢＴは長時間の動作試験でゲート・エミッタ間のもれ電流が増大したり、ゲート・エミッタ間の耐圧が低下することがあり、信頼性が低い傾向がある。
近年、表示装置の大画面化とＩＧＢＴの低損失化に伴って、駆動回路を構成するＩＧＢＴの活性領域の面積は大きくなる傾向にあり、この信頼性の低下が顕在化してきた。
この発明の目的は、前記の課題を解決して、ゲート・エミッタ間にツェナー電圧以上の電圧を印加してスクリーニング試験をすることができる半導体装置の評価方法を提供することにある。
【００１２】
【課題を解決するための手段】
前記の目的を達成するために、第１ＭＯＳトランジスタと、該第１ＭＯＳトランジスタのゲートにカソードを接続するツェナーダイオードと、前記第１ＭＯＳトランジスタの低電位側と接続する第１グランド端子と、前記ツェナーダイオードのアノードと接続する第２グランド端子とをそれぞれ有する半導体装置の評価方法において、前記第２グランド端子から前記第１ＭＯＳトランジスタのゲートに前記ツェナーダイオードのツェナー電圧以上となる電圧を、印加することで、前記第１ＭＯＳトランジスタのゲートと低電位側との間に前記ツェナー電圧以上の電圧を印加し、ゲート・低電位側間の漏れ電流を測定し、その漏れ電流の大小で良否を判定する評価方法とする。
【００１５】
【発明の実施の形態】
この発明の実施の形態は、駆動回路を構成するローサイド側のＩＧＢＴのゲート・エミッタ間に過電圧保護用にツェナーダイオードを接続したものについて説明する。しかしながら、本発明は電圧駆動のＭＯＳＦＥＴやＩＧＢＴなどのＭＯＳトランジスタのゲート保護をするツェナーダイオードを用いて行う全ての装置について適用可能である。このツェナーダイオードのアノード側をＩＧＢＴのエミッタと分離することで、ゲート・エミッタ間にツェナー電圧以上の電圧を印加してスクリーニング試験をして、ゲートの信頼性を高めることにある。
図１は、この発明の第１実施例の半導体装置の要部回路図である。この半導体装置は表示用駆動装置を構成する駆動回路を内蔵しており、その駆動回路の要部回路図である。
【００１６】
駆動回路は、低電圧電源ＶＤＤ２で駆動されるロジック回路８と、このロジック回路８からの信号を受けるバッファ回路６と、レベルシフト回路７と、このバッファ回路６からの信号で動作し、出力端子Ｄｏから第１グランド端子ＨＧＮＤへ電流を流すローサイド側の第１ＩＧＢＴ１と、レベルシフト回路７からの信号で動作し、高電圧電源ＶＤＤ１から出力端子Ｄｏへ電流を流すハイサイド側の第２ＩＧＢＴ２と、この第２ＩＧＢＴ１のエミッタと第１ＩＧＢＴ１のコレクタとの接続点と接続する出力端子Ｄｏと、第１ＩＧＢＴ１のエミッタと接続する第１グランド端子ＨＧＮＤと、第１ツェナーダイオード３のアノードと接続する第２グランド端子ＺＧＮＤと、バッファ回路６の低電位側に接続する第３グランド端子ＬＧＮＤと、第２ＩＧＢＴ２のゲートとエミッタの間に接続される第２ツェナーダイオード４と抵抗５とで構成される。
【００１７】
この第１グランド端子ＨＧＮＤ、第２グランド端子ＺＧＮＤ、第３グランド端子ＬＧＮＤは、駆動回路が複数個ある場合でも共通に用いられ各端子は１個とした。これらの端子は半導体チップの周辺部に金属パッドとして他の金属パッドと同様に形成される。前記の第１ＩＧＢＴ１の活性領域（エミッタ領域）の大きさは１５０μｍ×１ｍｍ程度で、第２ＩＧＢＴ２の活性領域（エミッタ領域）の大きさは１５０μｍ×２００μｍ程度である。また、第１ＩＧＢＴのオン電流（通電能力）は７００ｍＡから１Ａで、第２ＩＧＢＴのオン電流（通電能力）は１００ｍＡである。
前記したように、バッファ回路６はｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）とｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）で構成される相補回路であり、ロジック回路８からのＨレベル・Ｌレベルの信号を反転させて第１ＩＧＢＴ１のゲートへ伝送する働きをする。
【００１８】
また、第１、第２ツェナーダイオード３、４は第１、第２ＩＧＢＴ１、２のゲート・エミッタ間に過電圧が印加されないようにする保護用のダイオードである。
尚、前記の回路でハイサイド側およびローサイド側のＭＯＳトランジスタがＩＧＢＴの場合で説明したが、ＭＯＳＦＥＴであっても構わない。
図２は、図１の駆動回路を動作させるときの回路図である。出力端子Ｄｏに点線で示すように負荷のコンデンサＣを接続する。第１グランド端子ＨＧＮＤと第２グランド端子ＺＧＮＤおよび第３グランド端子ＬＧＮＤを点線で示す配線９ａ、９ｂ、９ｃで共通グランド端子ＣＧＮＤに接続する。第２グランド端子ＺＧＮＤと共通グランド端子ＣＧＮＤとの接続は、このように配線９ｂで直接短絡するか、図示しないスイッチを第２グランド端子ＺＧＮＤと共通グランド端子ＣＧＮＤの間に設置して、このスイッチを閉じることで行っても構わない。このスイッチはＭＯＳＦＥＴのような半導体デバイスで構成してもよい。
【００１９】
また、図３の別の回路図で示すように、第１グランド端子ＨＧＮＤと第３グランド端子ＬＧＮＤは共通グランド端子ＣＧＮＤに接続し、第１グランド端子ＨＧＮＤと第２グランド端子ＺＧＮＤを共通グランド端子ＣＧＮＤに接続しないで、点線で示すように配線９ｄで直接短絡するか、図示しないスイッチを第２グランド端子ＺＧＮＤとＨＧＮＤの間に設置して、スイッチを閉じることで行っても構わない。
このようにすると、第１ＩＧＢＴ１のゲートとエミッタの間に第１ツェナーダイオード３が接続されるので、ノイズ等で高い電圧がゲートに印加されなくなり、ゲートが過電圧から保護される。回路動作は図７で説明したのでここでは省略する。
【００２０】
図４は、図１の半導体装置のスクリーニング試験を説明する回路図である。スクリーニング試験をするときは、第２グランド端子ＺＧＮＤを共通グランド端子ＣＧＮＤから切り離し（実際は製造段階で、まだ第２グランド端子ＺＧＮＤを共通グランド端子ＣＧＮＤに配線していない浮いた状態）、第１グランド端子ＨＧＮＤと第２グランド端子ＺＧＮＤが接続しないようにする。図３で示した半導体装置の場合は、第１グランド端子ＨＧＮＤと第２グランド端子ＺＧＮＤとを配線９ｄで接続する場合は、配線９ｄで第１グランド端子ＨＧＮＤと第２グランド端子ＺＧＮＤとを接続する前にスクリーニング試験を行う。
また、第１グランド端子ＨＧＮＤと第２グランド端子ＺＧＮＤ間に図示しないスイッチを設けた場合は、このスイッチを開くことで行ってもよい。
【００２１】
これら、全ての場合において、第１グランド端子ＨＧＮＤと第３グランド端子ＬＧＮＤは共通グランド端子ＣＧＮＤに接続されている。
まず、ロジック回路８からＬレベルの信号をバッファ回路６に送り、ＰＭＯＳをオンさせ、ＮＭＯＳをオフさせる。このときレベルシフト回路７にもＬレベルの信号を送り第２ＩＧＢＴ２をオフ状態とする。このような状態で、バッファ回路６の低電圧電源ＶＤＤ２を０Ｖから第１ツェナーダイオード３のツェナー電圧（５Ｖ程度）以上の電圧、例えば、８Ｖ程度に昇圧してゲートに電圧を印加し、ゲート耐圧ともれ電流Ｉ１（リーク電流）を測定する。ゲートとエミッタ間にツェナー電圧以上の電圧を印加できるのは、第１ツェナーダイオード３が接続されないためである。また、第１ツェナーダイオード３が切り離されているので、もれ電流Ｉ１はＰＭＯＳを流れる電流Ｉ１と一致し、ＰＭＯＳを流れる電流を測定することで精確にもれ電流を測定することができる。前記の測定でゲート耐圧が８Ｖ未満の場合（例えば、もれ電流Ｉ１が急激に増大する電圧が８Ｖ未満の場合）ともれ電流が所定値（例えば、１μＡ／８Ｖ）以上の場合は、第１ＩＧＢＴ１のゲートを不良と判定し、この駆動回路を有する半導体装置を不良とする。
【００２２】
また、図５は、図１の半導体装置の別のスクリーニング試験を説明する回路図である。まず、低電圧電源ＶＤＤ２に電圧を与えず浮遊状態とし、ロジック回路８からＬレベルの信号をバッファ回路６に与え、ＮＭＯＳをオフ状態とする。この状態で、第２グランド端子ＺＧＮＤに外部から電圧（８Ｖ）を入力して第１ツェナーダイオード３を介してゲートに外部電圧をカーブトレーサＣＴなどで印加して、ゲート耐圧やもれ電流を測定しても構わない。このとき、ＶＤＤ２端子は浮遊状態のため、カーブトレーサＣＴの電流がＶＤＤ２に流れることはなく、第１ＩＧＢＴ１のゲート・エミッタ間のもれ電流Ｉ１を精確に測定できる。
図４および図５のスクリーニング試験では、ゲートにツェナー電圧以上の電圧を印加することができるため、ツェナー電圧より高いゲート耐圧のＩＧＢＴを良品とすることができる。また、ツェナー電圧より高い電圧（８Ｖ程度）のもれ電流を測定して良品を判定できるので、ツェナー電圧より僅かに高いゲート耐圧を有するＩＧＢＴを不良判定して、その駆動回路を有する半導体装置を不良にできる。
【００２３】
このように、スクリーニング電圧を８Ｖ程度まで高めることで、８Ｖ程度以上のゲート耐圧を有するＩＧＢＴのみが良品となり、５Ｖより僅かに高いゲート耐圧のＩＧＢＴの寿命に比べ、１０倍程度寿命が長いＩＧＢＴを選別することができる。
以上は、図１の第１ＩＧＢＴを対象に説明してきたが、第２ＩＧＢＴにおいても、オン電流が数百ｍＡとなる場合、即ち、活性領域が大きい場合には、本発明を適用できる。
具体的には、第２ＩＧＢＴのエミッタとツェナーダイオードのアノードとの間にスイッチを設置する構成とする。スクリーニング試験は、スイッチを開けてゲート・エミッタ間の電圧がツェナー電圧以上となる電圧を印加して行う。駆動回路の動作はスイッチを閉じることで行う。
【００２４】
このように、高い電圧でスクリーニング試験することで、活性領域の面積が大きいＩＧＢＴを有する半導体装置の信頼性を向上させることができる。
【００２５】
【発明の効果】
この発明によれば、ＭＯＳトランジスタのゲートと低電位側との間に接続されるツェナーダイオードをＭＯＳトランジスタの低電位側と切り離すことで、ゲートにツェナー電圧以上の電圧を印加して、スクリーニング試験をすることができるようになり、高い信頼性を有する半導体装置を選別することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の要部回路図
【図２】図１の駆動回路を動作させるときの回路図
【図３】図１の駆動回路を動作させるときの別の回路図
【図４】図１の半導体装置のスクリーニング試験を説明する回路図
【図５】図１の半導体装置のスクリーニング試験を説明する別の回路図
【図６】表示用駆動装置を構成する駆動回路を内蔵した従来の半導体装置の要部回路図
【図７】図６の駆動回路の動作を説明する回路図
【図８】図６の半導体装置のスクリーニング試験を説明する回路図
【符号の説明】
１ 第１ＩＧＢＴ
２ 第２ＩＧＢＴ
３ 第１ツェナーダイオード
４ 第２ツェナーダイオード
５ 抵抗
６ バッファ回路
７ レベルシフト回路
８ ロジック回路
９ａ、９ｂ、９ｃ、９ｄ 配線
ＶＤＤ１ 高電圧電源
ＶＤＤ２ 低電圧電源
ＰＭＯＳ ｐチャネルＭＯＳＦＥＴ
ＮＭＯＳ ｎチャネルＭＯＳＦＥＴ
ＨＧＮＤ 第１グランド端子（高耐圧側グランド端子）
ＺＧＮＤ 第２グランド端子（ツェナーダイオードグランド端子）
ＬＧＮＤ 第３グランド端子（ロジック回路用グランド端子）
ＣＧＮＤ 共通グランド端子
ＧＮＤ グランド（接地）
Ｄｏ 出力端子
Ｃ コンデンサ
ＣＴ カーブトレーサ
【発明の属する技術分野】
この発明は、電圧駆動のトランジスタを備えた半導体装置の評価方法に関する。
【０００２】
【従来の技術】
図６は、表示用駆動装置を構成する駆動回路を内蔵した従来の半導体装置の要部回路図である。この駆動回路は複数個形成されているがここでは１個の駆動回路で示す。この駆動装置は同一半導体基板に形成される。
駆動回路は、低電圧電源ＶＤＤ２で駆動されるロジック回路５８と、このロジック回路５８からの信号を受けるバッファ回路５６と、レベルシフト回路５７と、このバッファ回路５６からの信号で動作し、出力端子Ｄｏから第１グランド端子ＨＧＮＤへ電流を流すローサイド側の第１ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）５１と、レベルシフト回路５７からの信号で動作し、高電圧電源ＶＤＤ１から出力端子Ｄｏへ電流を流すハイサイド側の第２ＩＧＢＴ５２と、この第２ＩＧＢＴ５１のエミッタと第１ＩＧＢＴ５１のコレクタとの接続点と接続する出力端子Ｄｏと、第１ＩＧＢＴ５１のエミッタと接続する第１グランド端子ＨＧＮＤと、バッファ回路５６の低電位側に接続する第３グランド端子ＬＧＮＤと、第２ＩＧＢＴ５２のゲートとエミッタの間に接続される第２ツェナーダイオード５４と抵抗５５とで構成される。
【０００３】
この第１グランド端子ＨＧＮＤ、第３グランド端子ＬＧＮＤは、駆動回路が複数個ある場合でも共通に用いられ各端子は１個である。これらの端子は半導体チップの周辺部に金属パッドとして他の金属パッドと同様に形成される。
前記したように、バッファ回路５６はｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）とｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）で構成される相補回路であり、ロジック回路５８からのＨレベル・Ｌレベルの信号を反転させて第１ＩＧＢＴ５１のゲートへ伝送する働きをする。
また、第１、第２ツェナーダイオード５３、５４は第１、第２ＩＧＢＴ５１、５２のゲート・エミッタ間に過電圧が印加されないようにする保護用のダイオードである。
【０００４】
図７は、図６の駆動回路の動作を説明する回路図である。この駆動回路を動作させるときは、第１グランド端子ＨＧＮＤと第３グランド端子ＬＧＮＤを共通グランド端子ＣＧＮＤに接続する。第１グランド端子ＨＧＮＤと第３グランド端子ＬＧＮＤを共通グランド端子ＣＧＮＤに接続しないで直接接続すると、第１ＩＧＢＴ１と接続する第１グランド端子ＨＧＮＤの電位変動が第３グランド端子ＬＧＮＤに移り、バッファ回路５６を介してロジック回路５８にこの電位変動がノイズとして入り込みロジック回路５８を誤動作させる。そのため、共通グランド端子ＣＧＮＤに第１、第３グランド端子ＨＧＮＤ、ＬＧＮＤが接続される。この共通グランド端子ＣＧＮＤは半導体チップ内に設置される場合やチップ外の他の場所に設置される場合がある。
【０００５】
ロジック回路５８からの信号（例えば０〜５Ｖ）がレベルシフト回路５７で例えば０〜１００Ｖの高電圧信号に変換され、この高電圧信号を第２ＩＧＢＴ２のゲートに伝送して第２ＩＧＢＴ２をオン・オフさせる。また、ロジック回路５８からの０〜５Ｖの低電圧信号をバッファ回路５６を介して第１ＩＧＢＴ５１のゲートに伝送して第１ＩＧＢＴ５１をオン・オフさせる。高電圧信号がＨレベルのときは、低電圧信号はＬレベルとなり、高電圧信号がＬレベルのときは、低電圧信号はＨレベルとなる。そのため、第２ＩＧＢＴ５２がオンのときは第１ＩＧＢＴ５１はオフし、第２ＩＧＢＴ５２がオフのときは第１ＩＧＢＴ５１はオンする。
出力端子Ｄｏに負荷となるコンデンサＣを接続し、第２ＩＧＢＴ５２をオンしてコンデンサＣを充電し、第１ＩＧＢＴ５１をオンしてコンデンサＣを放電する。このコンデンサＣは表示装置では放電管であり、放電管が充電されるときは光を放射し、放電により光の放射が停止されて表示装置の画像が形成される。
【０００６】
通常、放電管の充電時間より放電時間は短いために、充電電流より放電電流の方がピーク電流は大きくなる。そのため、第１ＩＧＢＴ５１の活性領域の面積は第２ＩＧＢＴ５２より大きくなっている。この活性領域の面積が大きいということは、この活性領域に形成されるゲート電極の面積も大きくなり、ゲート電極下のゲート酸化膜の面積も大きくなる。
ゲート酸化膜の面積が大きくなるとゲート酸化膜に内在する欠陥が多くなり、ゲート・エミッタ間の耐圧の低下やリーク電流の増大を招く。そのため活性領域の面積の大きい第１ＩＧＢＴ５１のゲート・エミッタ間に電圧を印加して、ゲート耐圧やリーク電流を測定して、第１ＩＧＢＴ５１のゲートの良否を判定して、第１ＩＧＢＴ５１をスクリーニングしている。
【０００７】
図８は、図６の半導体装置のスクリーニング試験を説明する回路図である。スクリーニング試験をするときは、第１グランド端子ＨＧＮＤと第３グランド端子ＬＧＮＤを切り離す。ロジック回路５８からＬレベルの信号をバッファ回路５６に送りＰＭＯＳをオンさせ、ＮＭＯＳをオフさせる。このような状態で、バッファ回路５６の低電圧電源ＶＤＤ２を０Ｖから第１ツェナーダイオード５３のツェナー電圧まで昇圧して、第１ＩＧＢＴ５１のゲートに電圧を印加し、ゲート耐圧ともれ電流（リーク電流）を測定する。ツェナー電圧が５Ｖの場合、第１ＩＧＢＴ５１のゲート耐圧が５Ｖ未満の場合やもれ電流が所定値（例えば、１μＡ／５Ｖ）以上の場合に第１ＩＧＢＴ５１のゲートを不良と判定し、この駆動回路自体を不良とする。
【０００８】
前記の回路でＩＧＢＴのゲート・エミッタ間にツェナーダイオードを挿入してゲートを過電圧から保護しているが、同様の例として、ＭＯＳＦＥＴをスイッチ素子としたスイッチング電源回路において、ＭＯＳＦＥＴのゲート駆動電圧を小さくしてＭＯＳＦＥＴのドライブ損失を低減して、且つ、ゲートを保護することが報告されているが、この回路で、図６の駆動回路と同様に、ＭＯＳＦＥＴのゲートとソース間にダイオードを接続し、ゲートを過電圧から保護していることが説明されている（例えば、特許文献１、特許文献２など）。
【０００９】
【特許文献１】
特開平７−４６８３６号公報 図１
【特許文献２】
実開平７−２９９２８号公報 図１
【００１０】
【発明が解決しようとする課題】
前記の図８のスクリーニング試験では、ゲートにツェナー電圧以上の電圧は印加できないため、ツェナー電圧より僅かに高いゲート耐圧を有する第１ＩＧＢＴ５１は良品と判定される。また、ツェナー電圧より僅かに高いゲート耐圧を有する第１ＩＧＢＴ５１をツェナー電圧でのゲート・エミッタ間のもれ電流Ｉ１をＰＭＯＳを流れる電流Ｉ０で判定しようとすると、第１ツェナーダイオード５３のもれ電流Ｉ２が含まれてしまうため、精度の高い判定が困難である。
前記の第２ＩＧＢＴの大容量化に伴って、活性領域の面積が大きくなり、ツェナー電圧より僅かに高いゲート耐圧を有するＩＧＢＴが製造される確率が増大してきた。
【００１１】
この僅かにツェナー電圧より高いゲート耐圧を有するＩＧＢＴは長時間の動作試験でゲート・エミッタ間のもれ電流が増大したり、ゲート・エミッタ間の耐圧が低下することがあり、信頼性が低い傾向がある。
近年、表示装置の大画面化とＩＧＢＴの低損失化に伴って、駆動回路を構成するＩＧＢＴの活性領域の面積は大きくなる傾向にあり、この信頼性の低下が顕在化してきた。
この発明の目的は、前記の課題を解決して、ゲート・エミッタ間にツェナー電圧以上の電圧を印加してスクリーニング試験をすることができる半導体装置の評価方法を提供することにある。
【００１２】
【課題を解決するための手段】
前記の目的を達成するために、第１ＭＯＳトランジスタと、該第１ＭＯＳトランジスタのゲートにカソードを接続するツェナーダイオードと、前記第１ＭＯＳトランジスタの低電位側と接続する第１グランド端子と、前記ツェナーダイオードのアノードと接続する第２グランド端子とをそれぞれ有する半導体装置の評価方法において、前記第２グランド端子から前記第１ＭＯＳトランジスタのゲートに前記ツェナーダイオードのツェナー電圧以上となる電圧を、印加することで、前記第１ＭＯＳトランジスタのゲートと低電位側との間に前記ツェナー電圧以上の電圧を印加し、ゲート・低電位側間の漏れ電流を測定し、その漏れ電流の大小で良否を判定する評価方法とする。
【００１５】
【発明の実施の形態】
この発明の実施の形態は、駆動回路を構成するローサイド側のＩＧＢＴのゲート・エミッタ間に過電圧保護用にツェナーダイオードを接続したものについて説明する。しかしながら、本発明は電圧駆動のＭＯＳＦＥＴやＩＧＢＴなどのＭＯＳトランジスタのゲート保護をするツェナーダイオードを用いて行う全ての装置について適用可能である。このツェナーダイオードのアノード側をＩＧＢＴのエミッタと分離することで、ゲート・エミッタ間にツェナー電圧以上の電圧を印加してスクリーニング試験をして、ゲートの信頼性を高めることにある。
図１は、この発明の第１実施例の半導体装置の要部回路図である。この半導体装置は表示用駆動装置を構成する駆動回路を内蔵しており、その駆動回路の要部回路図である。
【００１６】
駆動回路は、低電圧電源ＶＤＤ２で駆動されるロジック回路８と、このロジック回路８からの信号を受けるバッファ回路６と、レベルシフト回路７と、このバッファ回路６からの信号で動作し、出力端子Ｄｏから第１グランド端子ＨＧＮＤへ電流を流すローサイド側の第１ＩＧＢＴ１と、レベルシフト回路７からの信号で動作し、高電圧電源ＶＤＤ１から出力端子Ｄｏへ電流を流すハイサイド側の第２ＩＧＢＴ２と、この第２ＩＧＢＴ１のエミッタと第１ＩＧＢＴ１のコレクタとの接続点と接続する出力端子Ｄｏと、第１ＩＧＢＴ１のエミッタと接続する第１グランド端子ＨＧＮＤと、第１ツェナーダイオード３のアノードと接続する第２グランド端子ＺＧＮＤと、バッファ回路６の低電位側に接続する第３グランド端子ＬＧＮＤと、第２ＩＧＢＴ２のゲートとエミッタの間に接続される第２ツェナーダイオード４と抵抗５とで構成される。
【００１７】
この第１グランド端子ＨＧＮＤ、第２グランド端子ＺＧＮＤ、第３グランド端子ＬＧＮＤは、駆動回路が複数個ある場合でも共通に用いられ各端子は１個とした。これらの端子は半導体チップの周辺部に金属パッドとして他の金属パッドと同様に形成される。前記の第１ＩＧＢＴ１の活性領域（エミッタ領域）の大きさは１５０μｍ×１ｍｍ程度で、第２ＩＧＢＴ２の活性領域（エミッタ領域）の大きさは１５０μｍ×２００μｍ程度である。また、第１ＩＧＢＴのオン電流（通電能力）は７００ｍＡから１Ａで、第２ＩＧＢＴのオン電流（通電能力）は１００ｍＡである。
前記したように、バッファ回路６はｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）とｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）で構成される相補回路であり、ロジック回路８からのＨレベル・Ｌレベルの信号を反転させて第１ＩＧＢＴ１のゲートへ伝送する働きをする。
【００１８】
また、第１、第２ツェナーダイオード３、４は第１、第２ＩＧＢＴ１、２のゲート・エミッタ間に過電圧が印加されないようにする保護用のダイオードである。
尚、前記の回路でハイサイド側およびローサイド側のＭＯＳトランジスタがＩＧＢＴの場合で説明したが、ＭＯＳＦＥＴであっても構わない。
図２は、図１の駆動回路を動作させるときの回路図である。出力端子Ｄｏに点線で示すように負荷のコンデンサＣを接続する。第１グランド端子ＨＧＮＤと第２グランド端子ＺＧＮＤおよび第３グランド端子ＬＧＮＤを点線で示す配線９ａ、９ｂ、９ｃで共通グランド端子ＣＧＮＤに接続する。第２グランド端子ＺＧＮＤと共通グランド端子ＣＧＮＤとの接続は、このように配線９ｂで直接短絡するか、図示しないスイッチを第２グランド端子ＺＧＮＤと共通グランド端子ＣＧＮＤの間に設置して、このスイッチを閉じることで行っても構わない。このスイッチはＭＯＳＦＥＴのような半導体デバイスで構成してもよい。
【００１９】
また、図３の別の回路図で示すように、第１グランド端子ＨＧＮＤと第３グランド端子ＬＧＮＤは共通グランド端子ＣＧＮＤに接続し、第１グランド端子ＨＧＮＤと第２グランド端子ＺＧＮＤを共通グランド端子ＣＧＮＤに接続しないで、点線で示すように配線９ｄで直接短絡するか、図示しないスイッチを第２グランド端子ＺＧＮＤとＨＧＮＤの間に設置して、スイッチを閉じることで行っても構わない。
このようにすると、第１ＩＧＢＴ１のゲートとエミッタの間に第１ツェナーダイオード３が接続されるので、ノイズ等で高い電圧がゲートに印加されなくなり、ゲートが過電圧から保護される。回路動作は図７で説明したのでここでは省略する。
【００２０】
図４は、図１の半導体装置のスクリーニング試験を説明する回路図である。スクリーニング試験をするときは、第２グランド端子ＺＧＮＤを共通グランド端子ＣＧＮＤから切り離し（実際は製造段階で、まだ第２グランド端子ＺＧＮＤを共通グランド端子ＣＧＮＤに配線していない浮いた状態）、第１グランド端子ＨＧＮＤと第２グランド端子ＺＧＮＤが接続しないようにする。図３で示した半導体装置の場合は、第１グランド端子ＨＧＮＤと第２グランド端子ＺＧＮＤとを配線９ｄで接続する場合は、配線９ｄで第１グランド端子ＨＧＮＤと第２グランド端子ＺＧＮＤとを接続する前にスクリーニング試験を行う。
また、第１グランド端子ＨＧＮＤと第２グランド端子ＺＧＮＤ間に図示しないスイッチを設けた場合は、このスイッチを開くことで行ってもよい。
【００２１】
これら、全ての場合において、第１グランド端子ＨＧＮＤと第３グランド端子ＬＧＮＤは共通グランド端子ＣＧＮＤに接続されている。
まず、ロジック回路８からＬレベルの信号をバッファ回路６に送り、ＰＭＯＳをオンさせ、ＮＭＯＳをオフさせる。このときレベルシフト回路７にもＬレベルの信号を送り第２ＩＧＢＴ２をオフ状態とする。このような状態で、バッファ回路６の低電圧電源ＶＤＤ２を０Ｖから第１ツェナーダイオード３のツェナー電圧（５Ｖ程度）以上の電圧、例えば、８Ｖ程度に昇圧してゲートに電圧を印加し、ゲート耐圧ともれ電流Ｉ１（リーク電流）を測定する。ゲートとエミッタ間にツェナー電圧以上の電圧を印加できるのは、第１ツェナーダイオード３が接続されないためである。また、第１ツェナーダイオード３が切り離されているので、もれ電流Ｉ１はＰＭＯＳを流れる電流Ｉ１と一致し、ＰＭＯＳを流れる電流を測定することで精確にもれ電流を測定することができる。前記の測定でゲート耐圧が８Ｖ未満の場合（例えば、もれ電流Ｉ１が急激に増大する電圧が８Ｖ未満の場合）ともれ電流が所定値（例えば、１μＡ／８Ｖ）以上の場合は、第１ＩＧＢＴ１のゲートを不良と判定し、この駆動回路を有する半導体装置を不良とする。
【００２２】
また、図５は、図１の半導体装置の別のスクリーニング試験を説明する回路図である。まず、低電圧電源ＶＤＤ２に電圧を与えず浮遊状態とし、ロジック回路８からＬレベルの信号をバッファ回路６に与え、ＮＭＯＳをオフ状態とする。この状態で、第２グランド端子ＺＧＮＤに外部から電圧（８Ｖ）を入力して第１ツェナーダイオード３を介してゲートに外部電圧をカーブトレーサＣＴなどで印加して、ゲート耐圧やもれ電流を測定しても構わない。このとき、ＶＤＤ２端子は浮遊状態のため、カーブトレーサＣＴの電流がＶＤＤ２に流れることはなく、第１ＩＧＢＴ１のゲート・エミッタ間のもれ電流Ｉ１を精確に測定できる。
図４および図５のスクリーニング試験では、ゲートにツェナー電圧以上の電圧を印加することができるため、ツェナー電圧より高いゲート耐圧のＩＧＢＴを良品とすることができる。また、ツェナー電圧より高い電圧（８Ｖ程度）のもれ電流を測定して良品を判定できるので、ツェナー電圧より僅かに高いゲート耐圧を有するＩＧＢＴを不良判定して、その駆動回路を有する半導体装置を不良にできる。
【００２３】
このように、スクリーニング電圧を８Ｖ程度まで高めることで、８Ｖ程度以上のゲート耐圧を有するＩＧＢＴのみが良品となり、５Ｖより僅かに高いゲート耐圧のＩＧＢＴの寿命に比べ、１０倍程度寿命が長いＩＧＢＴを選別することができる。
以上は、図１の第１ＩＧＢＴを対象に説明してきたが、第２ＩＧＢＴにおいても、オン電流が数百ｍＡとなる場合、即ち、活性領域が大きい場合には、本発明を適用できる。
具体的には、第２ＩＧＢＴのエミッタとツェナーダイオードのアノードとの間にスイッチを設置する構成とする。スクリーニング試験は、スイッチを開けてゲート・エミッタ間の電圧がツェナー電圧以上となる電圧を印加して行う。駆動回路の動作はスイッチを閉じることで行う。
【００２４】
このように、高い電圧でスクリーニング試験することで、活性領域の面積が大きいＩＧＢＴを有する半導体装置の信頼性を向上させることができる。
【００２５】
【発明の効果】
この発明によれば、ＭＯＳトランジスタのゲートと低電位側との間に接続されるツェナーダイオードをＭＯＳトランジスタの低電位側と切り離すことで、ゲートにツェナー電圧以上の電圧を印加して、スクリーニング試験をすることができるようになり、高い信頼性を有する半導体装置を選別することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の要部回路図
【図２】図１の駆動回路を動作させるときの回路図
【図３】図１の駆動回路を動作させるときの別の回路図
【図４】図１の半導体装置のスクリーニング試験を説明する回路図
【図５】図１の半導体装置のスクリーニング試験を説明する別の回路図
【図６】表示用駆動装置を構成する駆動回路を内蔵した従来の半導体装置の要部回路図
【図７】図６の駆動回路の動作を説明する回路図
【図８】図６の半導体装置のスクリーニング試験を説明する回路図
【符号の説明】
１ 第１ＩＧＢＴ
２ 第２ＩＧＢＴ
３ 第１ツェナーダイオード
４ 第２ツェナーダイオード
５ 抵抗
６ バッファ回路
７ レベルシフト回路
８ ロジック回路
９ａ、９ｂ、９ｃ、９ｄ 配線
ＶＤＤ１ 高電圧電源
ＶＤＤ２ 低電圧電源
ＰＭＯＳ ｐチャネルＭＯＳＦＥＴ
ＮＭＯＳ ｎチャネルＭＯＳＦＥＴ
ＨＧＮＤ 第１グランド端子（高耐圧側グランド端子）
ＺＧＮＤ 第２グランド端子（ツェナーダイオードグランド端子）
ＬＧＮＤ 第３グランド端子（ロジック回路用グランド端子）
ＣＧＮＤ 共通グランド端子
ＧＮＤ グランド（接地）
Ｄｏ 出力端子
Ｃ コンデンサ
ＣＴ カーブトレーサ
Claims (1)
- 第１ＭＯＳトランジスタと、該第１ＭＯＳトランジスタのゲートにカソードを接続するツェナーダイオードと、前記第１ＭＯＳトランジスタの低電位側と接続する第１グランド端子と、前記ツェナーダイオードのアノードと接続する第２グランド端子とをそれぞれ有する半導体装置の評価方法において、前記第２グランド端子から前記第１ＭＯＳトランジスタのゲートに前記ツェナーダイオードのツェナー電圧以上となる電圧を、印加することで、前記第１ＭＯＳトランジスタのゲートと低電位側との間に前記ツェナー電圧以上の電圧を印加し、ゲート・低電位側間の漏れ電流を測定し、その漏れ電流の大小で良否を判定することを特徴とする半導体装置の評価方法。
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