JP2001291833A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2001291833A JP2001291833A JP2000106674A JP2000106674A JP2001291833A JP 2001291833 A JP2001291833 A JP 2001291833A JP 2000106674 A JP2000106674 A JP 2000106674A JP 2000106674 A JP2000106674 A JP 2000106674A JP 2001291833 A JP2001291833 A JP 2001291833A
- Authority
- JP
- Japan
- Prior art keywords
- input
- power supply
- basic circuit
- output
- electrically connected
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 サージ耐量の検査時に入出力部の静電破壊が
おこるという課題があった。 【解決手段】 外部入出力端子と出力が電気的に接続す
る出力側の基本回路と、この出力側の基本回路と異なる
電源で駆動し、外部入出力端子と入力が電気的に接続す
る入力側の基本回路とを備えた半導体集積回路装置にお
いて、入力側の基本回路は外部入出力端子に電気的に接
続する入力と、この入力側の基本回路を駆動させる高電
位の電源若しくは低電位の電源との間に、過電圧保護用
のダイオードを電気的に接続する。
おこるという課題があった。 【解決手段】 外部入出力端子と出力が電気的に接続す
る出力側の基本回路と、この出力側の基本回路と異なる
電源で駆動し、外部入出力端子と入力が電気的に接続す
る入力側の基本回路とを備えた半導体集積回路装置にお
いて、入力側の基本回路は外部入出力端子に電気的に接
続する入力と、この入力側の基本回路を駆動させる高電
位の電源若しくは低電位の電源との間に、過電圧保護用
のダイオードを電気的に接続する。
Description
【０００１】
【発明の属する技術分野】この発明はサージ耐量の検査
時における静電破壊を抑制した半導体集積回路装置に関
するものである。
時における静電破壊を抑制した半導体集積回路装置に関
するものである。
【０００２】
【従来の技術】半導体集積回路装置におけるＰＬＬ回路
やデバッグ回路などのＩ／Ｏ電源は、その他のＩ／Ｏバ
ッファの影響を受けないように、電源を分離する場合が
ある。図３はこのような従来の半導体集積回路装置にお
ける入出力部の構成を示す回路図である。図において、
１０はパッド６０と入力であるゲート電極が電気的に接
続する入力側の基本回路で、高電位の電源ＶＤＤ１と低
電位の電源ＶＳＳ１とにより駆動する。２０は出力側の
基本回路４０を構成するトランジスタの入力を制御する
コントロールゲート、３０はコントロールゲート２０の
寄生ダイオード、４０はパッド６０と出力であるソース
・ドレイン電極が電気的に接続する出力側の基本回路
で、高電位の電源ＶＤＤ２と低電位の電源ＶＳＳ２とに
より駆動する。５０は出力側の基本回路４０の寄生ダイ
オード、６０は外部入出力端子であるパッドである。
やデバッグ回路などのＩ／Ｏ電源は、その他のＩ／Ｏバ
ッファの影響を受けないように、電源を分離する場合が
ある。図３はこのような従来の半導体集積回路装置にお
ける入出力部の構成を示す回路図である。図において、
１０はパッド６０と入力であるゲート電極が電気的に接
続する入力側の基本回路で、高電位の電源ＶＤＤ１と低
電位の電源ＶＳＳ１とにより駆動する。２０は出力側の
基本回路４０を構成するトランジスタの入力を制御する
コントロールゲート、３０はコントロールゲート２０の
寄生ダイオード、４０はパッド６０と出力であるソース
・ドレイン電極が電気的に接続する出力側の基本回路
で、高電位の電源ＶＤＤ２と低電位の電源ＶＳＳ２とに
より駆動する。５０は出力側の基本回路４０の寄生ダイ
オード、６０は外部入出力端子であるパッドである。
【０００３】図４は半導体集積回路装置のサージ耐量を
検査するテスト回路の構成を示す図であり、代表例とし
てＣＤＭ法によるものを示している。図において、２１
は従来の半導体集積回路装置、２２は外部入出力端子と
電気的に接続したターミナル端子、２３は半導体集積回
路装置２１のパッケージと金属板２４との間に設けた絶
縁板、２４は接地電位（ＧＮＤ）と電気的に接続する金
属板、２５はターミナル端子２２に検査用の電圧を印加
して半導体集積回路装置２１内を帯電させる電源、２６
は抵抗、２７はターミナル端子２２と放電用金属端子２
８とを切り換えるスイッチ、２８は放電用金属端子で、
接地電位（ＧＮＤ）と電気的に接続して半導体集積回路
装置２１内に帯電させた検査用の電圧を放電させる。
検査するテスト回路の構成を示す図であり、代表例とし
てＣＤＭ法によるものを示している。図において、２１
は従来の半導体集積回路装置、２２は外部入出力端子と
電気的に接続したターミナル端子、２３は半導体集積回
路装置２１のパッケージと金属板２４との間に設けた絶
縁板、２４は接地電位（ＧＮＤ）と電気的に接続する金
属板、２５はターミナル端子２２に検査用の電圧を印加
して半導体集積回路装置２１内を帯電させる電源、２６
は抵抗、２７はターミナル端子２２と放電用金属端子２
８とを切り換えるスイッチ、２８は放電用金属端子で、
接地電位（ＧＮＤ）と電気的に接続して半導体集積回路
装置２１内に帯電させた検査用の電圧を放電させる。
【０００４】次にサージ耐量の検査について説明する。
ＣＤＭ法では抵抗２６を介して電源２５とターミナル端
子２２とを電気的に接続し、ここに高電圧を印加して半
導体集積回路装置２１内を帯電させる。このあと、スイ
ッチ２７を放電用金属端子２８に切り換えると放電用金
属端子２８は接地電位に接続しているので半導体集積回
路装置２１内の電荷が放電する。これにより、サージ耐
量を検査する。
ＣＤＭ法では抵抗２６を介して電源２５とターミナル端
子２２とを電気的に接続し、ここに高電圧を印加して半
導体集積回路装置２１内を帯電させる。このあと、スイ
ッチ２７を放電用金属端子２８に切り換えると放電用金
属端子２８は接地電位に接続しているので半導体集積回
路装置２１内の電荷が放電する。これにより、サージ耐
量を検査する。
【０００５】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されているので、サージ耐量の
検査時に入出力部の静電破壊がおこるという課題があっ
た。
装置は以上のように構成されているので、サージ耐量の
検査時に入出力部の静電破壊がおこるという課題があっ
た。
【０００６】上記課題を具体的に説明すると、図４に示
したＣＤＭ法のテスト回路において半導体集積回路装置
２１を帯電させた後の放電で、電源ＶＤＤ２若しくは電
源ＶＳＳ２に蓄えられた電荷は、出力側の基本回路４０
の寄生ダイオード５０が保護回路となってパッド６０に
流れる。しかしながら、電源ＶＤＤ１若しくは電源ＶＳ
Ｓ１に蓄えられた電荷に対しては保護回路に相当するも
のがなく、放電時にパッド６０が接地電位（ＧＮＤ）と
なると、これによって電源ＶＤＤ１若しくは電源ＶＳＳ
１とパッド６０との間に高電位差が生じる。この電位差
が入力側の基本回路１０のゲート耐圧を超えると静電破
壊がおこる。
したＣＤＭ法のテスト回路において半導体集積回路装置
２１を帯電させた後の放電で、電源ＶＤＤ２若しくは電
源ＶＳＳ２に蓄えられた電荷は、出力側の基本回路４０
の寄生ダイオード５０が保護回路となってパッド６０に
流れる。しかしながら、電源ＶＤＤ１若しくは電源ＶＳ
Ｓ１に蓄えられた電荷に対しては保護回路に相当するも
のがなく、放電時にパッド６０が接地電位（ＧＮＤ）と
なると、これによって電源ＶＤＤ１若しくは電源ＶＳＳ
１とパッド６０との間に高電位差が生じる。この電位差
が入力側の基本回路１０のゲート耐圧を超えると静電破
壊がおこる。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、入力部が外部入出力端子と接続す
る基本回路の入力部と、この基本回路を駆動させる高電
位の電源若しくは低電位の電源との間に、過電圧保護用
のダイオードを接続することで、サージ耐量の検査時に
おける静電破壊を抑制した半導体集積回路装置を得るこ
とを目的とする。
めになされたもので、入力部が外部入出力端子と接続す
る基本回路の入力部と、この基本回路を駆動させる高電
位の電源若しくは低電位の電源との間に、過電圧保護用
のダイオードを接続することで、サージ耐量の検査時に
おける静電破壊を抑制した半導体集積回路装置を得るこ
とを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、外部入出力端子と出力が電気的に接続す
る出力側の基本回路と、この出力側の基本回路と異なる
電源で駆動し、外部入出力端子と入力が電気的に接続す
る入力側の基本回路とを備えた半導体集積回路装置にお
いて、入力側の基本回路は外部入出力端子に電気的に接
続する入力と、この入力側の基本回路を駆動させる高電
位の電源若しくは低電位の電源との間に、過電圧保護用
のダイオードを電気的に接続することを特徴とするもの
である。
積回路装置は、外部入出力端子と出力が電気的に接続す
る出力側の基本回路と、この出力側の基本回路と異なる
電源で駆動し、外部入出力端子と入力が電気的に接続す
る入力側の基本回路とを備えた半導体集積回路装置にお
いて、入力側の基本回路は外部入出力端子に電気的に接
続する入力と、この入力側の基本回路を駆動させる高電
位の電源若しくは低電位の電源との間に、過電圧保護用
のダイオードを電気的に接続することを特徴とするもの
である。
【０００９】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路装置の構成を示す回路図である。図におい
て、１はパッド６と入力であるゲート電極が電気的に接
続する入力側の基本回路（基本回路）で、高電位の電源
ＶＤＤ１と接続するトランジスタ１ａと低電位の電源Ｖ
ＳＳ１と接続するトランジスタ１ｂとからなる。２は出
力側の基本回路４を構成するトランジスタの入力を制御
するコントロールゲート、３はコントロールゲート２の
寄生ダイオード、４はパッド６と出力であるソース・ド
レイン電極が電気的に接続する出力側の基本回路で、高
電位の電源ＶＤＤ２と低電位の電源ＶＳＳ２とにより駆
動する。５は出力側の基本回路４の寄生ダイオード、６
は外部入出力端子であるパッドである。８は入力側の基
本回路１の入力と高電位の電源ＶＤＤ１との間に接続さ
れた過電圧保護用のダイオードである。
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路装置の構成を示す回路図である。図におい
て、１はパッド６と入力であるゲート電極が電気的に接
続する入力側の基本回路（基本回路）で、高電位の電源
ＶＤＤ１と接続するトランジスタ１ａと低電位の電源Ｖ
ＳＳ１と接続するトランジスタ１ｂとからなる。２は出
力側の基本回路４を構成するトランジスタの入力を制御
するコントロールゲート、３はコントロールゲート２の
寄生ダイオード、４はパッド６と出力であるソース・ド
レイン電極が電気的に接続する出力側の基本回路で、高
電位の電源ＶＤＤ２と低電位の電源ＶＳＳ２とにより駆
動する。５は出力側の基本回路４の寄生ダイオード、６
は外部入出力端子であるパッドである。８は入力側の基
本回路１の入力と高電位の電源ＶＤＤ１との間に接続さ
れた過電圧保護用のダイオードである。
【００１０】次に動作について説明する。本願発明はサ
ージ耐量の検査時における静電破壊を抑制することを目
的としているので、ここでは上述したＣＤＭ法によるサ
ージ耐量の検査時における動作について説明する。図４
に示したテスト回路を用いて、パッド６と電気的に接続
するターミナル端子に正の高電圧を印加すると、半導体
集積回路装置内の基本回路を駆動させる高電位の電源Ｖ
ＤＤ１，ＶＤＤ２に正電荷が蓄積されてゆく。このあ
と、ターミナル端子を接地してパッド６を接地電位とす
る。このとき、高電位の電源ＶＤＤ２に蓄積された正電
荷は、出力側の基本回路４の寄生ダイオード５が保護回
路となってパッド６に流れてゆく。一方、高電位の電源
ＶＤＤ１に蓄積された正電荷は、過電圧保護用のダイオ
ード８を逆方向に流れてトランジスタ１ａを破壊する前
にパッド６へ流れてゆく。
ージ耐量の検査時における静電破壊を抑制することを目
的としているので、ここでは上述したＣＤＭ法によるサ
ージ耐量の検査時における動作について説明する。図４
に示したテスト回路を用いて、パッド６と電気的に接続
するターミナル端子に正の高電圧を印加すると、半導体
集積回路装置内の基本回路を駆動させる高電位の電源Ｖ
ＤＤ１，ＶＤＤ２に正電荷が蓄積されてゆく。このあ
と、ターミナル端子を接地してパッド６を接地電位とす
る。このとき、高電位の電源ＶＤＤ２に蓄積された正電
荷は、出力側の基本回路４の寄生ダイオード５が保護回
路となってパッド６に流れてゆく。一方、高電位の電源
ＶＤＤ１に蓄積された正電荷は、過電圧保護用のダイオ
ード８を逆方向に流れてトランジスタ１ａを破壊する前
にパッド６へ流れてゆく。
【００１１】図４に示したテスト回路を用いて、パッド
６と電気的に接続するターミナル端子に負の高電圧を印
加する場合について以下に示す。図２はこの発明の実施
の形態１による半導体集積回路装置の他の構成を示す回
路図である。図において、９は入力側の基本回路１の入
力と低電位の電源ＶＳＳ１との間に接続された過電圧保
護用のダイオードである。なお、図１と同一構成要素に
は同一符号を付して重複する説明を省略する。
６と電気的に接続するターミナル端子に負の高電圧を印
加する場合について以下に示す。図２はこの発明の実施
の形態１による半導体集積回路装置の他の構成を示す回
路図である。図において、９は入力側の基本回路１の入
力と低電位の電源ＶＳＳ１との間に接続された過電圧保
護用のダイオードである。なお、図１と同一構成要素に
は同一符号を付して重複する説明を省略する。
【００１２】次に動作について説明する。図４に示した
テスト回路を用いて、パッド６と電気的に接続するター
ミナル端子に負の高電圧を印加すると、半導体集積回路
装置内の基本回路を駆動させる低電位の電源ＶＳＳ１，
ＶＳＳ２に負電荷が蓄積されてゆく。このあと、ターミ
ナル端子を接地してパッド６を接地電位とする。このと
き、低電位の電源ＶＳＳ２に蓄積された負電荷は、出力
側の基本回路４の寄生ダイオード５が保護回路となって
パッド６に流れてゆく。一方、低電位の電源ＶＳＳ１に
蓄積された負電荷は、過電圧保護用のダイオード９を逆
方向に流れてトランジスタ１ｂを破壊する前にパッド６
へ流れてゆく。
テスト回路を用いて、パッド６と電気的に接続するター
ミナル端子に負の高電圧を印加すると、半導体集積回路
装置内の基本回路を駆動させる低電位の電源ＶＳＳ１，
ＶＳＳ２に負電荷が蓄積されてゆく。このあと、ターミ
ナル端子を接地してパッド６を接地電位とする。このと
き、低電位の電源ＶＳＳ２に蓄積された負電荷は、出力
側の基本回路４の寄生ダイオード５が保護回路となって
パッド６に流れてゆく。一方、低電位の電源ＶＳＳ１に
蓄積された負電荷は、過電圧保護用のダイオード９を逆
方向に流れてトランジスタ１ｂを破壊する前にパッド６
へ流れてゆく。
【００１３】以上のように、この実施の形態１によれ
ば、パッド６と出力が電気的に接続する出力側の基本回
路４と、この出力側の基本回路４と異なる電源ＶＤＤ
１，ＶＳＳ１で駆動し、パッド６と入力が電気的に接続
する入力側の基本回路１とを備えた半導体集積回路装置
において、入力側の基本回路１はパッド６に電気的に接
続する入力と、この入力側の基本回路１を駆動させる高
電位の電源ＶＤＤ１若しくは低電位の電源ＶＳＳ１との
間に、過電圧保護用のダイオード８若しくは９を電気的
に接続するので、パッド６を介して装置内に印加される
電荷が入力側の基本回路１を破壊する前にパッド６に短
絡させることができることから、サージ耐量の検査時に
おける静電破壊を抑制することができる。
ば、パッド６と出力が電気的に接続する出力側の基本回
路４と、この出力側の基本回路４と異なる電源ＶＤＤ
１，ＶＳＳ１で駆動し、パッド６と入力が電気的に接続
する入力側の基本回路１とを備えた半導体集積回路装置
において、入力側の基本回路１はパッド６に電気的に接
続する入力と、この入力側の基本回路１を駆動させる高
電位の電源ＶＤＤ１若しくは低電位の電源ＶＳＳ１との
間に、過電圧保護用のダイオード８若しくは９を電気的
に接続するので、パッド６を介して装置内に印加される
電荷が入力側の基本回路１を破壊する前にパッド６に短
絡させることができることから、サージ耐量の検査時に
おける静電破壊を抑制することができる。
【００１４】
【発明の効果】以上のように、この発明によれば、外部
入出力端子と出力が電気的に接続する出力側の基本回路
と、この出力側の基本回路と異なる電源で駆動し、外部
入出力端子と入力が電気的に接続する入力側の基本回路
とを備えた半導体集積回路装置において、入力側の基本
回路は外部入出力端子に電気的に接続する入力と、この
入力側の基本回路を駆動させる高電位の電源若しくは低
電位の電源との間に、過電圧保護用のダイオードを電気
的に接続するので、サージ耐量の検査時における静電破
壊を抑制することができる効果がある。
入出力端子と出力が電気的に接続する出力側の基本回路
と、この出力側の基本回路と異なる電源で駆動し、外部
入出力端子と入力が電気的に接続する入力側の基本回路
とを備えた半導体集積回路装置において、入力側の基本
回路は外部入出力端子に電気的に接続する入力と、この
入力側の基本回路を駆動させる高電位の電源若しくは低
電位の電源との間に、過電圧保護用のダイオードを電気
的に接続するので、サージ耐量の検査時における静電破
壊を抑制することができる効果がある。
【図１】 この発明の実施の形態１による半導体集積回
路装置の構成を示す回路図である。
路装置の構成を示す回路図である。
【図２】 この発明の実施の形態１による半導体集積回
路装置の他の構成を示す回路図である。
路装置の他の構成を示す回路図である。
【図３】 従来の半導体集積回路装置における入出力部
の構成を示す回路図である。
の構成を示す回路図である。
【図４】 半導体集積回路装置のサージ耐量を検査する
テスト回路の構成を示す図である。
テスト回路の構成を示す図である。
１ 入力側の基本回路（基本回路）、１ａ，１ｂ トラ
ンジスタ、２ コントロールゲート、３ 寄生ダイオー
ド、４ 出力側の基本回路、５ 寄生ダイオード、６
パッド（外部入出力端子）、８，９ 過電圧保護用のダ
イオード、ＶＤＤ１，ＶＤＤ２ 高電位の電源、ＶＳＳ
１，ＶＳＳ２ 低電位の電源。
ンジスタ、２ コントロールゲート、３ 寄生ダイオー
ド、４ 出力側の基本回路、５ 寄生ダイオード、６
パッド（外部入出力端子）、８，９ 過電圧保護用のダ
イオード、ＶＤＤ１，ＶＤＤ２ 高電位の電源、ＶＳＳ
１，ＶＳＳ２ 低電位の電源。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BE07 BH04 BH13 CD02 CD03 DF06 DT20 EZ20 5F048 AA02 AB06 AB07 AC10 CC06 CC15 5J056 AA01 AA04 BB47 DD29 DD55 EE11
Claims (1)
- 【請求項１】 外部入出力端子と出力が電気的に接続す
る出力側の基本回路と、この出力側の基本回路と異なる
電源で駆動し、外部入出力端子と入力が電気的に接続す
る入力側の基本回路とを備えた半導体集積回路装置にお
いて、 上記入力側の基本回路は、上記外部入出力端子に電気的
に接続する入力と、この入力側の基本回路を駆動させる
高電位の電源若しくは低電位の電源との間に、過電圧保
護用のダイオードを電気的に接続することを特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000106674A JP2001291833A (ja) | 2000-04-07 | 2000-04-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000106674A JP2001291833A (ja) | 2000-04-07 | 2000-04-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001291833A true JP2001291833A (ja) | 2001-10-19 |
Family
ID=18619807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000106674A Pending JP2001291833A (ja) | 2000-04-07 | 2000-04-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001291833A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013086742A (ja) * | 2011-10-21 | 2013-05-13 | Renesas Electronics Corp | デバッグシステム、電子制御装置、情報処理装置、半導体パッケージおよびトランシーバ回路 |
-
2000
- 2000-04-07 JP JP2000106674A patent/JP2001291833A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013086742A (ja) * | 2011-10-21 | 2013-05-13 | Renesas Electronics Corp | デバッグシステム、電子制御装置、情報処理装置、半導体パッケージおよびトランシーバ回路 |
| US9201479B2 (en) | 2011-10-21 | 2015-12-01 | Renesas Electronics Corporation | Debug system, electronic control unit, information processing unit, semiconductor package, and transceiver circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4727584B2 (ja) | 静電気放電に対する保護回路及びその動作方法 | |
| KR100200057B1 (ko) | 집적 회로용 정전방전 보호회로 | |
| US7580233B2 (en) | Protecting circuits from electrostatic discharge | |
| US7724485B2 (en) | N-channel ESD clamp with improved performance | |
| US6529359B1 (en) | Circuits for dynamic turn off of NMOS output drivers during EOS/ESD stress | |
| TWI568179B (zh) | 高壓閘極驅動電路 | |
| US7692905B2 (en) | Electrostatic discharge protection circuit for output buffer | |
| US20080158749A1 (en) | Electrostatic discharge protection circuit protecting thin gate insulation layers in a semiconductor device | |
| US6927957B1 (en) | Electrostatic discharge clamp | |
| KR101039856B1 (ko) | 정전기 방전 회로 | |
| JP4951907B2 (ja) | 半導体回路、インバータ回路および半導体装置 | |
| JPH09134997A (ja) | 半導体素子における静電放電保護装置 | |
| JPH09508257A (ja) | 高速、高電圧回路用静電放電回路 | |
| US11114848B2 (en) | ESD protection charge pump active clamp for low-leakage applications | |
| US5144518A (en) | Semiconductor integrated circuit | |
| EP1642370A1 (en) | Protection circuit for an integrated circuit device | |
| JP2003031672A (ja) | 半導体集積回路装置 | |
| JP2002141416A (ja) | Ｃｍｏｓバッファにおけるｅｓｄ保護を向上させる装置 | |
| US6043967A (en) | Early trigger of ESD protection device by a voltage pump circuit | |
| JP2001291833A (ja) | 半導体集積回路装置 | |
| US6344960B1 (en) | Electrostatic discharge protecting circuit for semiconductor device | |
| JP3327060B2 (ja) | 半導体回路装置 | |
| JP4321161B2 (ja) | 半導体装置の評価方法 | |
| JP3263145B2 (ja) | 半導体集積回路における出力バッファ回路 | |
| KR20000065514A (ko) | 반도체 장치의 정전기 보호 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |