JP2002141416A - Ｃｍｏｓバッファにおけるｅｓｄ保護を向上させる装置 - Google Patents

Ｃｍｏｓバッファにおけるｅｓｄ保護を向上させる装置

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JP2002141416A JP2001250176A JP2001250176A JP2002141416A JP 2002141416 A JP2002141416 A JP 2002141416A JP 2001250176 A JP2001250176 A JP 2001250176A JP 2001250176 A JP2001250176 A JP 2001250176A JP 2002141416 A JP2002141416 A JP 2002141416A
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Hans-Ulrich Schroeder
ハンス‐ウルリッヒ、シュレーダー
Joachim Christian Reiner
ヨアヒム、クリスチャン、ライナー
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    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

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Abstract

(57)【要約】 【課題】 回路の過電圧強度を増加させる装置を提供す
る。 【解決手段】 本発明は、複数のＰＭＯＳトランジスタ
（３１〜３７）と、このＰＭＯＳトランジスタと直列に
接続され、静電放電の場合に増加された電流負荷に耐え
ることができるようＰＭＯＳトランジスタのフィンガー
幅ＷＰよりも大きいフィンガー幅ＷＮを有する複数のＮ
ＭＯＳトランジスタ（４１〜４７）とを有するＣＭＯＳ
バッファにおけるＥＳＤ保護を向上させる装置に関す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】複数の並列接続ＰＭＯＳトラ
ンジスタと、ＰＭＯＳトランジスタと直列接続された複
数の並列接続ＮＭＯＳトランジスタとを含むＣＭＯＳバ
ッファにおいてＥＳＤ保護を向上させる装置に関するも
のである。
【０００２】
【従来の技術】静電放電（ＥＳＤ（Electrostatic disc
harge)）は、電子システムおよび集積回路がさらされて
いる最も破壊的で、避けられない環境影響の中の一つで
ある。例えば、ＥＳＤ事象の場合、集積回路は、ナノ秒
の間でのアンペア範囲の電流を流さなければならない。
回路に対するこのような電流密度の破壊効果は、一方で
は、回路要素の寸法に対する非常に高い熱損失電力によ
るのに対して、他方では、薄膜酸化物を破壊できる過電
圧がチップ上に発生される。現代のＶＬＳＩプロセスの
回路の他の開発の見地から、このような寄生効果の制御
は、小型化がＥＳＤ事象の受けやすさを増加させるため
に、主要な問題になる。
【０００３】帯電は、物質間の摩擦によって、例えばカ
ーペット上を歩くことによって引き起こされる。電荷の
累積および蓄積は、数ｋＶに達する静電位を生じ得る。
高度に集積された半導体部品が接触された場合、このよ
うな蓄積電荷は、移送される。これは静電放電（ＥＳ
Ｄ）とも呼ばれる。電気的見地から、静電放電は、数ア
ンペアのピーク電流および１０ｎｓ〜３００ｎｓの持続
時間を有する大きな過渡の大きな電流事象を生じる。こ
の過渡電流は、下記のいろいろの方法で集積回路を危険
にさらす。
【０００４】・電気過負荷は、一方で集積回路を熱破壊
することができる、 ・他方、過電圧はＭＯＳゲートのゲート酸化物破壊を生
じる、 ・さらに、ＥＳＤに繰り返して曝すことは、漏洩電流の
増加をもたらす劣化現象を生じ得る。
【０００５】この種のＥＳＤ負荷とは無関係に、半導体
部品が修理できない損傷を受けるかあるいは半導体部品
の動作が不適切になるかあるいは少なくとも低下される
かのいずれかである。
【０００６】ＣＭＯＳプロセスの集積密度がより高くな
るにつれて、静電放電による破壊に起因するであろう欠
陥による集積回路の廃棄の危険は増加する。
【０００７】電圧制限は公知のＥＳＤ保護回路によって
実行される。保護される実際の回路は、この目的のため
に適切な過電圧強度を有しなければならない。
【０００８】米国特許第６，０３４，５５２号明細書に
は、動的浮遊ゲート装置を使用するＥＳＤ保護回路を示
している。この装置は、電流駆動プログラマブルＣＭＯ
Ｓ出力バッファのＥＳＤ強度を向上させる。このような
ＥＳＤ保護回路は、シリコン上に付加的表面面積を必要
とし、内部バッファのためのプロセスで集積することは
困難である。
【０００９】
【発明が解決しようとする課題】したがって、本発明の
目的は、回路の過電圧強度を増加させる装置を提案する
ことにある。
【００１０】
【課題を解決するための手段】この目的は、個別のトラ
ンジスタがフィンガー表面によって形成され、ＮＭＯＳ
トランジスタのゲートのフィンガー幅ＷＮは、このトラ
ンジスタが、トランジスタフィンガーを破壊しないでＥ
ＳＤ事象の場合に電流を流すことができるように構成さ
れることで達成される。
【００１１】ＣＭＯＳ回路装置をＥＳＤに曝すことによ
って生じ得る欠陥は、主にＮＭＯＳトランジスタのスナ
ップバック現象による。特に、大きなバッファ、例え
ば、クロック発生器のために使用されるようなバッフ
ァ、あるいは原則として非常に高い出力駆動電力を供給
することを目的としているバッファは、この現象を受け
る。ＥＳＤ強度に関するバッファ感度は、配置に非常に
左右される問題を引き起こす。
【００１２】特に、ドレインソース電圧ＶＤＳがドレイ
ン基板放電破壊電圧ＶＢＤよりも高いトリガ電圧に達す
るとき、ＮＭＯＳトランジスタはドレインソース電圧Ｖ
ＤＳのスナップバック動作を示す。
【００１３】ドレインソース電圧ＶＤＳのこのスナップ
バック動作は、ドレイン基板遷移のアバランシェ降伏
と、ドレイン、バルクおよびソースによって形成された
寄生バイポーラトランジスタとの間の正帰還機構により
生じる。一旦このアバランシェフィードバック機構が局
部的に開始されると、全トランジスタフィンガーがスナ
ップバックモードで一様に作動するまで、この機構は関
連する電荷キャリアの横方向の拡散によってドレインエ
ッジに沿って伝搬する。関連するＮＭＯＳトランジスタ
の差分抵抗はこのスナップバックモードで非常に低い。
結果として、電流の流れは、ＮＭＯＳトランジスタの破
壊を生じ得る外部抵抗によって十分に制限されない。こ
の重要なスナップバック現象は、ＰＭＯＳトランジスタ
の中であるいは非常に限られた範囲だけにしか生じない
ので、ＥＳＤに曝さらされることに関してＰＭＯＳトラ
ンジスタはより強い。
【００１４】ＥＳＤ事象中、この回路によって伝達され
る電圧は、通常の電源電圧ＶＤＤを超えて増加する。チ
ップ保護回路の典型的なＥＳＤは、電圧ＶＤＤ‐ＶＳＳ
をレベルＶＤＤｃｌａｍｐに制限する。したがって、こ
の電圧ＶＤＤｃｌａｍｐは、ＥＳＤの場合、動作回路を
通して現れる。バッファのゲートの電圧レベルに応じ
て、ＶＤＤからＶＳＳへの電流は、バッファフロー、す
なわちＰＭＯＳトランジスタおよびＮＭＯＳトランジス
タを通って流れる。したがって、３つの異なる場合を識
別できる。
【００１５】１．ＰＭＯＳトランジスタは非導通であ
り、ＮＭＯＳトランジスタは導通している。したがっ
て、この電圧ＶＤＤｃｌａｍｐは、ＰＭＯＳトランジス
タの両端間に現れる。このＰＭＯＳトランジスタは、通
常破壊を避けるのに十分強い。
【００１６】２．両方のトランジスタ、すなわち、ＰＭ
ＯＳトランジスタならびにＮＭＯＳトランジスタは導通
している。そのとき、２つの直列接続のトランジスタの
抵抗によって制限される電流が流れる。ＰＭＯＳトラン
ジスタおよびＮＭＯＳトランジスタのサイズがあまり大
きくずれない場合（通常はこの場合となる）、生じ得る
電流密度は、大部分の技術の場合、はるかに十分な故障
閾値電圧以下のままである。
【００１７】３．ＰＭＯＳトランジスタは導通し、ＮＭ
ＯＳトランジスタは導通していない。この場合、電圧Ｖ
ＤＤｃｌａｍｐは、すなわち導通しているＰＭＯＳトラ
ンジスタを介してＮＭＯＳトランジスタの両端間に現れ
る。ＮＭＯＳトランジスタのＶＤＳ電圧がスナップバッ
クトリガ電圧ＶＴｔｉｇｇに達する場合、ＮＭＯＳトラ
ンジスタはスナップバックモードに入る。スナップバッ
クモードのＮＭＯＳトランジスタの低差動抵抗のため
に、電流はＰＭＯＳトランジスタの抵抗によって主に制
限される。典型的なインバータの場合、生じる電流密度
は妥当な故障レベルよりも低い。
【００１８】大きなバッファのトランジスタは、通例、
マルチフィンガー装置として構成される。バッファは、
例えば、インピーダンス変換のためのインバータ段を構
成し、所与の信号は大きな出力電力で駆動されるべきで
ある。これは、一種の増幅器段あるいは駆動段である。
したがって、使用は、前述された問題を生じ得る多数の
フィンガーを有する大きなトランジスタでも行われる。
バッファの駆動電力は、フィンガーの数を増加させるこ
とによって増加させることができる。
【００１９】内部バッファは、ＣＭＯＳ回路の内部ノー
ドを駆動するが、この回路の外側にある入力パッドある
いは出力パッドを駆動しないバッファを示していること
を理解すべきである。内部バッファの場合、ＥＳＤは、
入力パッドあるいは出力パッドを介してバッファを通る
ことができない。これは、入力パッドあるいは出力パッ
ドを駆動する出力バッファの逆である。ＥＳＤは、この
ような入力パッドあるいは出力パッドを介して出力バッ
ファに直接影響及ぼすことができる。
【００２０】このようなマルチフィンガー回路におい
て、ＮＭＯＳトランジスタの電圧ＶＴ ｒｉｇｇに達する
場合、適切な瞬時にスイッチされるフィンガーは並列に
接続される他のＮＭＯＳトランジスタのドレインソース
電圧をプルダウンする最初のフィンガーであることが生
じ得る。したがって、他のフィンガーは、もはやスイッ
チできなく、スイッチされたＮＭＯＳトランジスタは全
フィンガーを介して通常流れる全電流を得る。この場
合、電流密度は、個別に切り替えられるＮＭＯＳフィン
ガーに対する閾値を非常に速く超え、このフィンガーの
破壊、最終的にはスイッチング回路の破壊をもたらす。
したがって、破壊されたフィンガーは開いたままであ
る。すなわち、これは、増加された作動電流および待機
電流として明らかになる。前述の理由で、このようなバ
ッファの故障の発生は、ＥＳＤに曝している間の入力電
圧によって決まる。
【００２１】ＮＭＯＳトランジスタフィンガーは、ＥＳ
Ｄ事象中、極端に高い電流密度のために損傷される。故
障電流レベルは、一般的にはトランジスタフィンガー幅
の１μｍ毎に２、３ミリアンペアに達する。このレベル
は、ＣＭＯＳ製造技術の種類に非常に左右され、チャネ
ル長によっても影響を及ぼされる。重要な配置パラメー
タは、全ＰＭＯＳトランジスタ幅と単一ＮＭＯＳトラン
ジスタフィンガー幅との比によって示すことができる。
この比は多数の場合フィンガー幅比ＲＷとも呼ばれる。
【００２２】 ＲＷ＝ＷＰ ｓｉｎｇｌｅ×ＮＰ／ＷＮ ｓｉｎｇｌｅ ここで、ＷＰ ｓｉｎｇｌｅは、ＰＭＯＳトランジスタの
単一フィンガー幅である。
【００２３】ＷＮ ｓｉｎｇｌｅは、ＮＭＯＳトランジス
タの単一フィンガー幅である。
【００２４】ＮＰは、ＰＭＯＳトランジスタの数であ
る。
【００２５】従来の配置の場合、フィンガー幅比ＲＷは
高い。従来、バッファが所与の電源レールグリッドに適
合するように対応するＰＭＯＳトランジスタおよびＮＭ
ＯＳトランジスタのフィンガー幅を使用している間にバ
ッファが構成される。臨界フィンガー幅比ＲＷＣを超え
ないで、この意味で実現できるバッファの駆動電力は限
られている。比ＲＷ＜ＲＷＣを有する、より大きい、よ
り強いバッファはトランジスタのフィンガー幅を増加さ
せることによって実現できる。しかしながら、このよう
なバッファは、電源グリッドに適合しないので、スイッ
チング回路の製造中問題を生じる。ＥＳＤ事象に対して
より強いこのようなバッファを形成する他の可能性は、
あらゆるＮＭＯＳトランジスタフィンガーと直列に抵抗
器を接続することである。しかしながら、これは、シリ
コン上に付加的な表面面積を取り、同時にバッファの出
力駆動電力を減少させる。
【００２６】したがって、本発明によれば、ＥＳＤの場
合に増加された電流密度がトランジスタフィンガーの破
壊をもたらさないようにＮＭＯＳフィンガーの幅を形成
することが提案されている。この目的のために、ＮＭＯ
Ｓフィンガーの幅は、その大きな幅により、ＰＭＯＳト
ランジスタフィンガーによって供給された全電流が、切
り替えられたＮＭＯＳフィンガーの臨界電流密度をもた
らさないために、切り替えられたＮＭＯＳトランジスタ
フィンガーがＥＳＤにさらす場合に破壊されないように
ＮＭＯＳフィンガーの幅を増加できることは有利なこと
である。ＰＭＯＳトランジスタのフィンガー幅と各個別
ＮＭＯＳトランジスタのフィンガー幅の和が５よりも小
さい比ＲＷの場合、切り替えられたＮＭＯＳトランジス
タフィンガーの電流密度はＥＳＤの場合にトランジスタ
の破壊をもたらさない本発明の他の実施形態では、ＮＭ
ＯＳトランジスタのトランジスタフィンガーは、ＥＳＤ
の場合に５ｍＡ／μｍの電流密度を超えないように構成
される。増加された電流密度は、トランジスタのフィン
ガーの幅を増加させることによって避けることができ
る。
【００２７】本発明の好ましい実施形態では、ＮＭＯＳ
トランジスタのゲートは、ＮＭＯＳトランジスタのトラ
ンジスタフィンガーのゲートの長さＬＮの少なくとも１
０倍に達するフィンガー幅ＷＮを有する。この長さ対幅
比は、特に高出力電力を有しなければならないＣＭＯＳ
バッファの特徴である。
【００２８】本発明の特別の実施形態は、少数の並列接
続ＮＭＯＳトランジスタがＰＭＯＳトランジスタと直列
に接続されるという点で実現される。このような並列接
続ＮＭＯＳトランジスタは、ＰＭＯＳトランジスタのゲ
ートのフィンガー幅よりも大きいゲートのフィンガー幅
を有し、その結果として、ＥＳＤの場合、ＮＭＯＳフィ
ンガーに生じる電流密度は減少される。
【００２９】本発明の他の実施形態のＰＭＯＳトランジ
スタおよびＮＭＯＳトランジスタは、マルチゲートによ
って接続される。好ましくは、ＰＭＯＳトランジスタお
よび／あるいはＮＭＯＳのグループは、マルチゲートに
よって互いに接続される。各個別トランジスタがそのゲ
ートで別々の信号を受信することも可能である。
【００３０】本発明による他の実施形態のＰＭＯＳトラ
ンジスタは、ロジック回路で結合され、多くて、ゲート
フィンガーのより大きい幅を有するＮＭＯＳトランジス
タと同じくらいの多数のＮＭＯＳトランジスタはそれと
直列に接続される。ＮＭＯＳトランジスタの並列接続部
も、複数のＮＭＯＳトランジスタの直列接続を含んでも
よい。
【００３１】この目的は、請求項１乃至９に記載される
ＣＭＯＳバッファが出力段として動作する増幅器回路に
よっても達成される。
【００３２】
【発明の実施形態】本発明による実施形態が図面を参照
して以下に詳述される。
【００３３】図１は、ドレイン電圧ＶＤ以上のアースさ
れたゲートを有するＮＭＯＳトランジスタのドレイン・
ソース電流の変化を示している。ドレイン電圧が電圧Ｖ
ＢＤを超えると、逆放電破壊電流はドレイン・ソース遷
移から流れる。ドレイン電圧ＶＤがスイッチング電圧Ｖ
Ｔｒｉｇｇに達する瞬間に、ドレイン電圧は値ＶＨにス
ナップバックする。ドレイン電流ＩＤが電流ＩＨよりも
大きくなると、ドレイン電流は再び増加するが、ドレイ
ン電圧の増加は小さいままである。ドレイン電流が値Ｉ
Ｆに達すると、トランジスタの損傷が始まる。
【００３４】図２は、次の構成要素、すなわち入力２
１、出力２２、ＰＭＯＳトランジスタ２３およびＮＭＯ
Ｓトランジスタ２４を含む内部バッファを有するＥＳＤ
保護回路網の回路図を示す。ＥＳＤ保護回路２５は、Ｖ
ＤＤ２６とＶＳＳ２７との間で接続される。図示された
ＥＳＤ場合、電流は、保護回路２５を通って出力２２に
ＶＤＤを介して流れる。そのとき、電圧Ｖ
ＤＤｃｌａｍｐはＶＤＤ２６とＶＳＳ２７との間にあ
る。トランジスタ２３および２４が導通であるか否かに
応じて、電流はこれらのトランジスタを介しても流れ、
前述された状態に従って破壊あるいは非破壊を生じる。
【００３５】図３は、従来の状態に従うバッファを示
す。このバッファは、互いに並列に接続される複数のＰ
ＭＯＳトランジスタ３１〜３５を含む。ＮＭＯＳトラン
ジスタ４１〜４５も互いに並列に接続される。これらの
トランジスタは、マルチゲート３８を介して互いに接続
される。マルチゲート３８は回路の入力を構成する。Ｅ
ＳＤの場合、電流は全ＰＭＯＳトランジスタを介して流
れ、ただし、この瞬間に実際に切り替えられ、スナップ
バックモードで動作するＮＭＯＳトランジスタ、すなわ
ちトランジスタ４３を介してだけ流れる。電流は全ＰＭ
ＯＳトランジスタ間に分配されるが、単一ＮＭＯＳトラ
ンジスタを介してだけ放電されるために、このＮＭＯＳ
トランジスタは破壊されがちである。
【００３６】図４は、従来の状態および図３を参照して
記載された原理に従うバッファの配置を示す。参照符号
Ｓは、各トランジスタのソースを示している。ＰＭＯＳ
トランジスタ３１〜３７は図の上部に示される。ＮＭＯ
Ｓトランジスタ４１〜４７は図の下部に示されている。
これらのトランジスタは、共通ドレイン４８を介して互
いに接続されている。この配置では、ＰＭＯＳトランジ
スタおよびＮＭＯＳトランジスタは、別個のゲートフィ
ンガーとして実現され、図３に示されるようなマルチゲ
ートとして実現されない。トランジスタの電流は、ドレ
インからソースへゲートを介して流れるので、この例で
はゲート長Ｌはゲートのフィンガー幅Ｗよりも明らかに
小さい。この例では、さらに、ＮＭＯＳトランジスタフ
ィンガーゲートのフィンガー幅ＷＮは、ＰＭＯＳトラン
ジスタフィンガーゲートのフィンガー幅ＷＰよりも小さ
い。参照番号４９はコンタクトを示す。
【００３７】図５は、本発明による配置を示している。
ＰＭＯＳトランジスタ５２〜６２は、互いに並列に接続
され、共通ドレイン５１を介して相互接続される。１つ
のＮＭＯＳトランジスタ６３だけがＰＭＯＳトランジス
タ５２〜６２と直列に接続されている。このＮＭＯＳト
ランジスタ６３のゲートフィンガーＷＮの幅は、ＰＭＯ
Ｓトランジスタ５２〜６２のゲートフィンガーの幅より
も実質的に大きい。このより大きいフィンガー幅ＷＮの
ために、ＮＭＯＳトランジスタ６３のこのような装置
は、ＥＳＤロードの場合の増加された電流による損傷か
ら保護されるので、複数のＰＭＯＳトランジスタ間に分
配される電流を容易に消失できる。
【００３８】図６（ａ）および図６（ｂ）は、ＮＭＯＳ
トランジスタおよびＰＭＯＳトランジスタの並列接続お
よび直列接続の組合せが使用される内部ＣＭＯＳバッフ
ァを示している。これらのトランジスタは、いつもマル
チゲート３８を介して相互接続される。ＮＭＯＳトラン
ジスタの直列接続においては、直列接続のＮＭＯＳトラ
ンジスタは、ＥＳＤの場合電流を消失できるようにＰＭ
ＯＳトランジスタのトランジスタフィンガーの幅よりも
大きい幅のトランジスタフィンガーを有する。
【００３９】図７は、出力ドライバ段の形のバッファを
示している。このバッファは出力パッド６５を駆動す
る。この出力パッド６５は外部にあるので、ＥＳＤの場
合、ＥＳＤ放電電流は、出力パッド６５を介してバッフ
ァを通り得る。増加された放電電流を消失するために、
ＮＭＯＳトランジスタフィンガーは、非常に大きい幅を
有するように設計される。下記の式はＮＭＯＳトランジ
スタのフィンガー幅のために使用されるべきである。
【００４０】 ＷＮ ｓｉｎｇｌｅ＊×Jｋｒｉｔ＞ＩＥＳＤ ここで、ＷＮ ｓｉｎｇｌｅは、ＮＭＯＳトランジスタの
単一フィンガー幅である、Ｊｋｒｉｔは、臨界電流密度
（単位がｍＡ／μｍである）、およびＩＥＳＤは、ＥＳ
Ｄの場合の電流である。
【図面の簡単な説明】
【図１】スナップバックモードの原理を示す図。
【図２】入力と出力との間にＥＳＤ負荷を有するＥＳＤ
保護回路網を示す図。
【図３】従来の例によるバッファを示す図。
【図４】バッファのための配置を示す図。
【図５】本発明によるバッファの配置を示す図。
【図６】直列に接続された複数のＰＭＯＳトランジスタ
およびＮＭＯＳトランジスタを有する回路を示す図。
【図７】出力ドライバの回路図。
【符号の説明】
２１ 入力 ２２ 出力 ２３、３１〜３７ ＰＭＯＳトランジスタ ２４、４１〜４７ ＮＭＯＳトランジスタ ２５ ＥＳＤ保護回路
───────────────────────────────────────────────────── フロントページの続き (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 ヨアヒム、クリスチャン、ライナー スイス国タールビル、ゾネンベルクシュト ラーセ、53 Ｆターム(参考） 5F038 BH07 BH13 CA02 EZ20 5F048 AB03 AB05 AB07 AC01 AC03 BB02 BC02 CC09 CC16 CC19 5J032 AB02 AC18

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】複数のＰＭＯＳトランジスタと、前記ＰＭ
    ＯＳトランジスタと直列に接続されている複数のＮＭＯ
    Ｓトランジスタとを含むＣＭＯＳバッファにおいてＥＳ
    Ｄ保護を向上させる装置であって、個別のトランジスタ
    のゲートが、フィンガー面の形で実現され、かつ、ＥＳ
    Ｄの場合、前記ＮＭＯＳトランジスタのゲートのフィン
    ガー幅ＷＮが、前記トランジスタフィンガーの破壊を生
    じることなく電流を流すように構成されたことを特徴と
    する装置。
  2. 【請求項２】前記ＰＭＯＳトランジスタのフィンガー幅
    の和と各単一ＮＭＯＳトランジスタの前記フィンガー幅
    との比が５よりも大きいことを特徴とする請求項１記載
    の装置。
  3. 【請求項３】前記ＮＭＯＳトランジスタのトランジスタ
    フィンガーは、ＥＳＤの場合に５ｍＡ／μｍの電流密度
    を超えないように形成されることを特徴とする請求項１
    記載の装置。
  4. 【請求項４】前記ＮＭＯＳトランジスタのゲートのフィ
    ンガー幅ＷＮは、前記ＰＭＯＳトランジスタのゲートの
    前記フィンガー幅Ｗｐよりも大きいことを特徴とする請
    求項１記載の装置。
  5. 【請求項５】前記ＮＭＯＳトランジスタのゲートは、前
    記ＮＭＯＳトランジスタのゲートの前記トランジスタフ
    ィンガーの長さＬＮよりも少なくとも１０倍大きいフィ
    ンガー幅ＷＮを有することを特徴とする請求項１記載の
    装置。
  6. 【請求項６】等しい数以下の並列接続ＮＭＯＳトランジ
    スタが、前記ＰＭＯＳトランジスタと直列に接続されて
    いることを特徴とする請求項１記載のＣＭＯＳバッフ
    ァ。
  7. 【請求項７】前記ＰＭＯＳトランジスタが、マルチゲー
    トを介して前記ＮＭＯＳトランジスタに接続されること
    を特徴とする請求項１記載のＣＭＯＳバッファ。
  8. 【請求項８】トランジスタのグループがマルチゲートに
    よって互いに接続されることを特徴とする請求項１記載
    のＣＭＯＳバッファ。
  9. 【請求項９】前記ＰＭＯＳトランジスタの装置が、複数
    のＰＭＯＳトランジスタの直列接続を含むことを特徴と
    する請求項１記載のＣＭＯＳバッファ。
  10. 【請求項１０】前記ＮＭＯＳトランジスタの並列接続
    が、複数のＮＭＯＳトランジスタの直列接続を含むこと
    を特徴とする請求項１記載のＣＭＯＳバッファ。
  11. 【請求項１１】前記バッファが、ＮＭＯＳトランジスタ
    およびＰＭＯＳトランジスタの並列接続および直列接続
    の組合せを含むことを特徴とする請求項１記載のＣＭＯ
    Ｓバッファ。
  12. 【請求項１２】前記バッファが、ＣＭＯＳ回路の出力段
    を形成し、かつＮＭＯＳトランジスタの前記フィンガー
    幅が、前記出力パッド上に生じるＥＳＤ放電電流を消失
    するのに十分大きいことを特徴とする請求項１記載のＣ
    ＭＯＳバッファ。
  13. 【請求項１３】請求項１乃至９の中の１つに記載された
    ＣＭＯＳバッファの形の出力段を含む増幅器回路。
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