JP2006515960A - 静電気放電回路およびそのための方法 - Google Patents
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Abstract
Description
バラスト抵抗は、損傷を起こす点のところで、もう1つのコレクタ−エミッタ間電圧Vt2が、電流が寄生バイポーラ・トランジスタ内を流れ始めるコレクタ−エミッタ間電圧Vt1より確実に高くなるように追加される。図2はVt1およびVt2間の関係を示す。
当業者であれば、図面の要素は見やすく、分かりやすくするためのもので、必ずしも正確な縮尺でないことを理解することができるだろう。例えば、本発明の実施形態を分かりやすくするために、図面のいくつかの要素の寸法は他の要素に対して誇張してある。
の第1の端子に結合している第1の電流電極を有する。トランジスタ54は、ノード55およびPチャネル・トランジスタ56の制御電極、および抵抗60の第1の端子に結合している第2の電流電極を有する。トランジスタ54の制御電極は、第2の電源電圧と結合している。ノード80は、抵抗Rd28の第2の端子、Pチャネル・トランジスタ52の第1の電流電極、Nチャネル・トランジスタ24の第1の電流電極、およびダイオード64の第2の端子に結合している。ダイオード64の第1の端子は、第2の電源電圧に結合している。トランジスタ24の第2の電流電極は、抵抗Rs26の第1の端子に結合している。抵抗Rs26の第2の端子は、第1の電源電圧と結合している。ノード82は、トランジスタ24の制御電極、トランジスタ52の第2の電流電極、およびトランスミッション・ゲート50の出力に結合している。トランスミッション・ゲート50の入力は、IC10上の他のロジック(図示せず)と結合している。トランスミッション・ゲート50のNチャネル制御入力は、トランジスタ52の制御電極、Pチャネル・トランジスタ56の第2の電流電極、およびNチャネル・トランジスタ58の第1の電流電極と結合している。トランスミッション・ゲート50のPチャネル制御入力は、トランジスタ56および58の制御電極、および抵抗60の第1の端子に結合している。抵抗60の第2の端子は第1の電源電圧に結合している。トランジスタ56の第1の電流電極は第2の電源電圧に結合している。トランジスタ58の第2の電流電極は、第1の電源電圧に結合している。ESD検出回路43はPチャネル・トランジスタ54を含む。スイッチング回路44は、トランジスタ52、56および58、トランスミッション・ゲート50および抵抗60を含む。バイアス回路12は、ESD検出回路43およびスイッチング回路44の両方を含む。
抗のための大きさにすることができる。ダイオード66両端間の全電圧降下は、通常の0.7Vの順方向バイアス・ダイオード降下に、電流に抵抗をかけた(IR)電圧降下を加えたものである。現在の集積回路においては、約0.67オーム未満の抵抗でダイオード66を実施するのは難しい。それ故、4.0AピークESD電流の場合には、0.7Vのダイオード電圧降下にダイオード66の両端間の約2.54VのIR電圧降下を加えた電圧降下が発生する。ダイオード66およびESD保護のために、ESDレール・クランプ70を使用する集積回路の場合には、経路1沿いの全電圧降下の半分が、通常、ダイオード66の両端に発生する。本明細書に記載する本発明のある実施形態の場合には、2つの二次ESD電流経路、経路2および経路3も形成される。第2のESD電流経路(経路2)は、抵抗Rd28、Nチャネル・トランジスタ24、抵抗Rs26、およびノード76により、I/Oパッド31からノード76に延びる。第3のESD電流経路(経路3)は、抵抗Rd28、ダイオード64、ノード74、ESDレール・クランプ70、およびノード76により、I/Oパッド31からノード76に延びる。両方の経路2および経路3は、I/Oパッド31とノード76の間の分流ESD電流の一次ESD電流経路(経路1)を増大するが、本発明のある実施形態に対するその使用目的は、経路1を通る電流または経路1に沿った全電圧降下を有意に低減するためではない。それどころか、ある実施形態の場合のその使用目的は、経路1に沿って経路指定したESD電流のわずかな一部の電流の方向を変え、この電流を抵抗Rd28、Rs26または両方を通して強制的に送ることである。以下に説明するように、これらの抵抗の両端間の結果としてのIR電圧降下は、トランジスタ24がスナップバックを起こし、永久的なESD故障を起こすI/Oパッド電圧を増大する。それ故、Nチャネル・トランジスタ24が損傷する前に、もっと高いESD電流を経路1沿いに経路指定することができる。
6の電位またはそれに近い電位でなければならない。これにより、Pチャネル・トランジスタ52は確実にオフの状態に維持される。さらに、トランスミッション・ゲート50がオンになり、正常な動作のために必要なように、Nチャネル・トランジスタ24のゲートをIC10上の他のロジックに結合する。
ジスタ24の固有のVt1のグラフである。固有のVt1は、抵抗Rd28のすべての値に対して一定の7.4Vであることが分かる。曲線92を曲線94と比較することにより、実効Vt1の改善が、全面的にESD中の抵抗Rd28の両端間のIR電圧降下によるものであることが分かる。本発明のこの実施形態の場合には、7.4Vと9.8Vとの間のすべての実効Vt1は、0オームから1250オームの間の対応する値をRdの値として選択することにより達成することができることが分かる。
「Rs、実効」とも表示してある曲線91について以下に説明する。この曲線は、ソース側の抵抗Rs26の抵抗値が、0オームから増大するにつれて実効Vt1が増大することを示す。この場合、抵抗Rd28は0オームに等しいと仮定する。実効Vt1は、Rs=0オームの場合の7.4VからRs=1250オームの場合の11.2Vに増大するのが分かる。曲線94とは対照的に、「Rs、固有」とも表示してある曲線93は水平ラインではなく、Rs=0オームの場合の7.4VからRs=1250オームの場合の8.3Vに増大する。Rsの抵抗値の増大によるトランジスタの固有のVt1値のこの増大は、寄生NPNバイポーラ・トランジスタのバイアスを除去したことによるものである。Nチャネル・トランジスタ24の基板は、ノード76に直接接続していて、一方、ソースは抵抗Rs26を通してノード76に接続しているので、Rsを通るすべての経路2の電流は、トランジスタのソース電位を基板電位以上の電位に上昇する働きをする。これにより、トランジスタのソース−基板接合上に逆バイアスが発生する。Nチャネル・トランジスタ24のソースは、固有の寄生NPNバイポーラ・トランジスタのエミッタでもあるので、NPNのエミッタ−ベース接合にも逆バイアスがかかる。これにより、すでに説明したように、このエミッタ−ベース接合の順方向バイアスによりスタートする寄生NPNスナップバックが防止される。Nチャネル・トランジスタ24の固有のVt1は上昇する。何故なら、より大きなアバランシェ電流(Igen)が発生し、そのため、局部基板電位がバイポーラ・トランジスタのエミッタ−ベース接合の順方向バイアスを十分大きくする前に、もっと大きなドレイン電圧が必要になる。Rs26の両端間のIR電圧降下は、バイポーラ・トランジスタのエミッタ−ベース接合にある程度の逆バイアスをかけ、それによりスナップバックが防止される。曲線91および曲線93を見れば分かるように、ソース側抵抗(Rs26)は、トランジスタ24に対する実効Vt1を2つの方法で増大する。第1の方法は、抵抗Rs26の両端間にIR電圧降下により実効Vt1が増大する場合である。第2の方法は、NPNバイポーラ・トランジスタ上のバイアス除去効果により固有のVt1が増大する場合である。図6を見れば分かるように、これら2つの効果の組合わせにより、所与の値の抵抗が、本発明のいくつかの実施形態のドレイン側上にではなく、Nチャネル・トランジスタ24のソース側に置かれた場合、実効Vt1はもっと大きく増大する。しかし、両方の抵抗を実効Vt1値を増大するために効果的に使用することができる。本発明のこの実施形態の場合には、Rsの対応する値を0オーム〜1250オームに選択することにより、7.4Vと11.2Vの間の任意の実効Vt1を達成できることは明らかである。
場合には、この抵抗の両端間の結果としてのIR電圧降下は、Nチャネル・トランジスタ24のソース端子のところの電圧を、アース(ノード76)より高くする。これにより、トランジスタ24の両端間のドレイン/ソース電位差が低減する。さらに、トランジスタ24のソース電位はアースしている基板電位よりも高いので、トランジスタ24の固有のVt1は、上記影響を防止するバイポーラ・スナップバックにより増大する。
Claims (4)
- 出力端子に結合している第1の電流電極、抵抗素子を介して電源電圧に結合している第2の電流電極、および制御電極を有するNMOSトランジスタをESDから保護するための方法であって、
ESDの発生を検出するステップと、
前記ESDの発生の検出に応答して、ESDの持続時間の少なくとも10%の間、前記NMOSトランジスタと前記出力端子の間に位置する回路ノードで電圧を実質的に追跡する前記NMOSトランジスタの、制御電極で電圧を印加するステップと、
を含み、前記持続時間の前記少なくとも10%の間、前記NMOSトランジスタが前記抵抗素子を通して電流経路を形成する方法。 - ESD回路であって、
出力端子と、
前記出力端子に結合している第1の端子と第2の端子を有する抵抗素子と、
前記第1の抵抗素子の前記第2の端子に結合している第1の電流電極と、第1の電源に結合している第2の電流電極と、制御電極と、を有するトランジスタとを備え、ESDの持続時間の少なくとも50%の間、前記トランジスタが、前記抵抗素子を通して前記出力端子からの電流経路を形成するESD回路。 - ESD回路であって、
出力端子と、
前記出力端子に結合している第1の端子と第2の端子を有する抵抗素子と、
前記抵抗素子の前記第2の端子に結合している第1の電流電極と、第1の電圧供給ノードに結合している第2の電流電極と、制御電極とを有するトランジスタと、
前記抵抗素子の前記第2の端子に結合している第1の端子と、第2の電圧供給ノードに結合している第2の端子とを有する第1のダイオードと、
を備えるESD回路。 - 抵抗素子を介して出力端子に結合している第1の電流電極と、第1の電圧供給ノードに結合している第2の電流電極と、制御電極と、を有するNMOSトランジスタをESDから保護するための方法であって、
第1のダイオード、第2の電圧供給ノード、および前記第1および第2の電圧供給源間に結合しているレール・クランプを介して、前記出力端子から前記第1の電圧供給ノードへ、ESDの際に一次電流経路を介して電流を供給するステップと、
抵抗素子、第2のダイオード、前記第2の電圧供給ノード、および前記レール・クランプを介して、前記出力端子から前記第1の電源電圧へESDの際に二次電流経路を通して電流を供給するステップと、
を含む方法。
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