KR20050094873A

KR20050094873A - 정전기 방전 회로 및 그 방법

Info

Publication number: KR20050094873A
Application number: KR1020057013492A
Authority: KR
Inventors: 마이클 지. 카진스키; 제임스 더블유 밀러; 마이클 스톡킨저
Original assignee: 프리스케일 세미컨덕터, 인크.
Priority date: 2003-01-22
Filing date: 2004-01-16
Publication date: 2005-09-28
Also published as: US6879476B2; CN100517895C; WO2004068543A2; EP1588465A2; WO2004068543A3; CN1742416A; JP2006515960A; TW200425460A; US20040141267A1

Abstract

본 발명에서는 ESD 보호 회로(81) 및 ESD 보호를 제공하는 방법이 제공된다. 몇몇 실시예에서, ESD 손상될 수 있는 N-채널 트랜지스터(24)가 선택적으로 턴 온되어 도통 상태가 된다. N-채널 트랜지스터를 턴 온 하는 목적은 N-채널 트랜지스터(24)의 Vt1을 최대화하는 것이다. Vt1은 N-채널 트랜지스터(24)의 기생 바리폴라 동작이 먼저 발생하는 드레인-소스 전압 지점이다. 몇몇 실시예에서, ESD 보호 회로(81)는 I/O 패드(31)에서 제1 전력 공급 노드(76)로 추가적인 전류 경로를 제공하는 다이오드(64)를 포함한다.

Description

정전기 방전 회로 및 그 방법{ELECTROSTATIC DISCHARGE CIRCUIT AND METHOD THEREFOR}

본 발명은 전반적으로 회로에 관한 것으로, 보다 구체적으로는 정전 방전 동안 집적 회로에의 전위 손상을 감소시키는 회로 및 방법에 관한 것이다.

집적 회로는 집적 회로의 설계 전압보다 높은 전압에 놓이는 경우에 손상을 받을 수 있다. 기계적 칩 반송자(mechanical chip carrier), 플라스틱 칩 저장 디바이스 또는 심지어 인간과 같은 소스로부터 비롯되는 정전 방전(ESD)은 집적 회로의 설계 전압보다 훨씬 큰 전압을 생성할 수 있다. 예컨대, 통상적인 인간의 몸은 4㎸까지의 정전 방전을 공급할 수 있다. 예컨대, 5V 미만에서 동작하는 집적 회로에 있어서, 이와 같은 정도의 정전 방전은 회로를 파괴할 수 있다.

고전압 또는 ESD로부터 내부 회로를 보호하기 위하여, 보호 회로가 통상적으로 집적 회로의 내부 회로와 입력/출력(I/O) 핀들 사이에 이용된다. ESD 이벤트 동안에 회로의 장애를 일으킬 수 있는 하나의 메커니즘은 "바이폴라 스냅백(bipolar snapback)"으로 알려진 현상이다.

도 1은 종래 기술에 따른 N-채널 금속 산화물 반도체(MOS) 트랜지스터 및 고유 기생 바이폴라 트랜지스터를 부분적인 개략도의 형태이자, 부분 단면도로 나타낸다. 도 1에 도시된 바와 같이, NPN 바이폴라 디바이스가 소스에 결합되는 에미터, 드레인에 결합되는 컬렉터 및 N 채널 MOS(NMOS) 트랜지스터의 기판에 결합되는 베이스를 구비하는 p 기판에 형성된다. 도 1에서, 기판 결속부 및 소스는 접지에 결합되고, 드레인은 I/O 패드에 결합되는 것으로 도시되어 있다. I/O 패드는 양의 ESD 이벤트를 수신하는 것으로 도시되어 있다.

바이폴라 스냅백 동안, I/O 패드(컬렉터)에 결합되는 n+ 확산 및 접지(에미터)에 결합되는 n+ 확산에 의해서 형성되는 기생 바이폴라 디바이스는 자기-바이어스(self-bias) 메커니즘에 의해서 "Rsub"로 레이블링된 고유 기판 저항을 통하여 대량의 ESD 방전 전류를 흐르게 할 수 있다. 자기-바이어싱(self-biasing)은 애벌런시 생성된 전자-정공 쌍이 생성되는 컬렉터-베이스(즉, n+ 드레인에서 p-기판으로) 접합에서의 애벌런시 항복으로부터 야기된다. 도 1에서 애벌런시 생성 소스는 전류원(Igen)으로 개략적으로 도시되어 있으며, 이는 기판(정공) 전류를 나타낸다. 이러한 효과로 생성된 정공들은 고유 기판 저항을 통해 기판 접합부로 이동하고, 트랜지스터 근처의 기판 전위의 국부적인 상승을 야기한다. 이러한 전위가 대략 0.7V를 초과하게 되면, 기생 디바이스의 베이스 에미터 접합(즉, n+에서 p 기판으로)을 순방향 바이어싱하기에 충분해져서, 디바이스를 온(on) 상태로 만든다. 기생 바이폴라 동작이 먼저 발생하는 드레인-소스 전압 지점 및 드레인 전류 지점은 (Vt1,It1)으로 불린다. 통상적으로, 본질적으로 출력 버퍼의 N-채널 MOS 디바이스에 포함되는 바이폴라 디바이스는 스냅백에 가장 영향을 민감하다. 이러한 기생 디바이스는 ESD 이벤트에 노출되는 경우에 종종 회로의 장애 지점이 된다.

이러한 기생 바이폴라 문제점을 완화하기 위한 하나의 공지된 해결책은 N-채널 MOS 트랜지스터와 출력 핀 사이에 접속되는 안전 저항을 추가하는 것이다. 이러한 기술은 NMOS 트랜지스터(또는 단일 NMOS 트랜지스터를 형성하는 몇몇 핑거(finger)들을 흐르는 방전 전류를 균일하게 분포시킴으로써 회로 내의 바이폴라 도전의 경우에 몇몇 추가된 ESD 보호 수단을 확보하는 것을 돕는다. 안전 저항은 기생 바이폴라 트랜지스터에 전류가 흐르기 시작하는 다른 지점에서의 컬렉터-에미터 전압(Vt2)이 컬렉터-에미터 전압(Vt1)보다 클 것을 보장하도록 추가된다. Vt1과 Vt2의 관계는 도 2에 도시되어 있다.

도 2는 도 1의 N 채널 트랜지스터의 드레인 전류 대 드레인 전압의 도면을 도시한다. 도 2는 2개의 곡선을 도시한다. 하나의 곡선은 전형적인 비살리사이드 기술에 있어서의 드레인 전류 대 드레인-소스 전압을 나타내며, 다른 곡선은 전형적인 살리사이드 기술에 있어서의 드레인 전류 대 드레인-소스 전압 곡선을 나타낸다. 몇몇 NMOS 트랜지스터들(또는 단일 NMOS 트랜지스터를 형성하는 몇몇 핑거들)이 기생 바이폴라 디바이스로 동작하는 경우에, 이러한 장치는 고유 기생 바이폴라 트랜지스터의 "스냅백" 전류-전압 특성에 의존한다. 상기된 바와 같이, 소정의 컬렉서-이미터 전압(Vt1)에서 전류가 바이폴라 트랜지스터를 흐르기 시작한다. 그 후에, 컬렉터-에미터 전압은 전류가 증가함에 따라 감소한다. 즉, Vt1로부터 "스냅백"한다. 드레인 전압이 증가할수록 이러한 경향은 역전되어, 전류가 증가함에 따라 컬렉터-에미터 전압의 상승을 야기한다. 결국, 바이폴라 트랜지스터는 다른 특정 컬렉터-에미터 전압(Vt2)에서 결함을 가진다. 전형적인 비살리사이드 기술에 있어서, 트랜지스터에 의해서 나타나는 온 저항(on-resistance)이 상당히 높기 때문에(즉, 도 2의 라인의 기울기가 보다 완만함) Vt2는 통상적으로 Vt1보다 크다. 전형적인 살리사이드 기술에 있어서, 살리사이드 소스/드레인 확산이 디바이스의 유효 직렬 저항을 낮추도록 작용하기 때문에(즉, 도 2의 라인의 기울기가 보다 급격함), Vt2는 통상적으로 Vt1보다 작다. 양 기술에 있어서, 안전 저항의 형태로 직렬 저항을 추가함으로써 Vt2는 Vt1 보다 크도록 제어될 수 있다. 이것은 제1 NMOS 트랜지스터(또는 NMOS 트랜지스터의 핑거)가 제2 NMOS 트랜지스터가 턴온되는 전압보다 낮은 전압에서 파손되지 않도록 보장한다. 이것은 완성 디바이스의 결함 전류가, 스냅백하는 제1 세그먼트의 합이 아니라 개별적인 컴포넌트의 총합임을 또한 보장한다. 결함 전류는 도 2의 제2 파손 전류(It2)이다. It2의 값은 ESD 이벤트 또는 다른 영구 손상이 디바이스에 영향을 미칠 동안에 초과되어서는 안된다. 따라서, 안전 저항을 추가하는 동기는 주어진 트랜지스터로부터 이용가능한 전체 It2의 양을 최대화하는 것이다. 통상적으로, It2는 특정 기술의 특정 제조 파라미터에 따라 달라지며, 기술에 따라 달라진다.

크기에 있어서의 반도체 기술의 전반적인 경향은 각각의 새로운 기술에 있어서 It2를 감소시키는 것이다. 이것은 얕은, 살리사이드 소스/드레인 접합의 이용과, 강도핑된 p+ 기판상의 에피텍셜층의 이용과 같은 몇몇 인자들에 기인한다. 다핑거 장치에서의 불량한 폭 스케일링을 향상시키는 것에 추가하여, 살리사이드 층은 제2 파손 결함 전류 임계치들(It2)을 감소시키는 것으로도 알려진 접합 깊이의 상당한 부분을 또한 소비한다. 에피-기판(epi-substrate)은 매우 낮은 기판 저항을 나타내는데, 이는 전체 입에 있어서 기판 전위가 접지에 밀접하게 결합되는 것을 가능하게 한다. 래치업(latch-up)을 회피하는 것은 바람직하지만, 바이폴라 동작을 일정하게 개시하고 유지하는 것이 어려워지기 때문에 기생 바이폴라 동작을 상당히 방해한다.

본 발명은 동일한 참조부호가 동일한 요소를 나타내는, 첨부된 도면에 의해서 예시적으로 설명되며, 이에 한정되지 않는다.

도 1은 종래 기술에 따른 N-채널 MOS 트랜지스터 및 고유 기생 바이폴라 트랜지스터의 부분 개략도 및 부분 단면도.

도 2는 도 1의 N-채널 MOS 트랜지스터의 드레인 전류 대 드레인 전압을 도시하는 도면.

도 3은 본 발명에 따른 ESD 회로의 부분 개략도 및 부분 단면도를 도시하는 도면.

도 4는 본 발명에 따른 ESD 보호부를 구비하는 회로의 개략도.

도 5는 복수의 회로 구성에 있어서의 Vt1과 Vgate 사이의 관계를 나타내는 그래프.

도 6은 복수의 프로세스에 있어서 Vt1과 저항 사이의 관계를 나타내는 도면.

도 7은 복수의 ESD 전류 경로에 있어서, I/O 패드(31), 노드(80) 및 노드(74)에서의 전압의 관계를 나타내는 도표.

본 기술 분야의 당업자는 도면에서의 요소들이 간단하고 명료하게 도시되었으며, 실제 크기대로 도시되지 않았음을 이해할 것이다. 예컨대, 본 발명의 실시예에 대한 이해를 돕기 위하여 도면에서의 몇몇 요소의 치수는 다른 요소와의 관계에 있어서 확대되어 나타난다.

본 발명의 몇몇 실시예들이 아래에서 보다 상세히 설명되겠지만, 모든 실시예에서 공통적인 본 발명은 ESD 보호 회로 및 보호될 N-채널 트랜지스터의 유효 Vt1을 최대화하는 방법에 관한 것이다. 본 발명은 향상된 반도체 기술에 있어서 Vt1이 초과되는 경우에(즉, Vt2=Vt1) 디바이스의 거의 순간적인 파괴가 발생하는 바이폴라 스냅백을 억제한다. 이들 디바이스에 있어서, 매우 낮은 값의 결함 전류(It2)가 나타나기 때문에, 일단 바이폴라 스냅백이 발생하면, 그 영향을 개선하는 것으로는 충분하지 않다. 오히려, 이들 기술에 있어서 스냅백을 전적으로 회피하고, ESD 방전 동안에 출력 버퍼 NMOS 디바이스가 스냅백하지 않도록 Vt1의 유효값을 증가시키도록 하는 것이 바람직하다. 이것은 스냅백 이후에 밸러스팅과 같은 공지된 기술로 기생 바이폴라 동작을 제어하는 통상적인 기술과는 상당히 다르다.

도 3은 집적 회로(IC)(10)의 일부인 ESD 보호부를 구비하는 출력 버퍼 회로를 도시한다. 도 3에 도시된 본 발명의 실시예에서, 바이어싱 회로(12)는 IC(10)상의 다른 로직으로부터 신호를 수신하며, 이는 N-채널 트랜지스터(24)의 제어 전극(20)에 결합되며, 트랜지스터(24)의 드레인(16)에 결합된다. 출력 단자(예컨대, I/O 패드(31))는 IC(10)에 외부적으로 결합될 수 있으며, 외부 ESD 소스(32)에 결합될 수 있다. 본 발명의 몇몇 실시예에서, I/O 패드(31)는 저항(Rd)(28)에 의해서 드레인(16)에 결합된다. 다른 실시예에서, 저항(Rd)(28)가 이용되지 않으며, I/O 패드(31)는 드레인(16)에 결합된다. 저항(Rs)(26)는 제1 전력 공급 전압에 결합되는 제1 단자 및 트랜지스터(24)의 소스(18)에 결합되는 제2 단자를 가진다. 다른 실시예에서, 저항(Rs)(26)은 이용되지 않으며, 제1 전력 공급 전압은 트랜지스터(24)의 소스(18)에 결합된다.

N-채널 트랜지스터(24)는 게이트 영역(20), 드레인 영역(16) 및 소스 영역(18)을 포함한다. 게이트 영역(20)의 층(19)은 산화물 절연층이다. 몇몇 실시예에서, 실리사이드층(15)이 트랜지스터(24) 본체로의 오믹 결속부(22) 위에 놓이도록 형성되며, 실리사이드 층(21)이 소스(18) 위에 놓이도록 형성되며, 실리사이드 층(17)이 드레인(16) 위에 놓이도록 형성되며, 실리사이드 층(13)이 게이트(20) 위에 놓이도록 형성된다. N-채널 트랜지스터(24)는 기생 바이폴라 트랜지스터(14), 전류 소스(Igen) 및 고유 기판 저항(Rsub)을 포함한다.

도 4는 본 발명의 일 실시예에 따른 ESD 보호부를 나타낸다. 회로(81)는 제1 전력 공급 전압(예컨대, VSS)에 결합되는 노드(76)와, 제2 전력 공급 전압(예컨대, VDD)에 결합되는 노드(74)를 포함한다. 다이오드(72)는 제2 전력 공급 전압에 결합되는 제1 단자 및 제1 전력 공급 전압에 결합되는 제2 단자를 가진다. ESD 레일 클램프(ESD rail clamp)(70)는 트리거 회로(73) 및 N-채널 트랜지스터(75)를 포함한다. 트랜지스터(75)는 제2 전력 공급 전압에 결합되는 제1 전류 전극과, 제1 전력 공급원에 결합되는 제2 전류 전극과, 노드(79)에 결합되는 제어 전극을 가진다. 트리거 회로(73)는 제1 및 제2 전력 공급 전압 모두에 결합되며, 노드(79)에서 출력 신호를 제공한다. 다이오드(66)는 제2 전력 공급 전압에 결합되는 제1 단자와, I/O 패드(31) 및 다이오드(68)의 제1 단자 모두에 결합되는 제2 단자를 가진다. 다이오드(68)의 제2 단자는 제1 전력 공급 전압에 결합된다.

계속하여 도 4를 참조하면, P-채널 트랜지스터(62)는 제2 전력 공급 전압에 결합되는 제1 전류 전극을 가지며, I/O 패드(31)에 결합되는 제2 전류 전극 및 IC(10) 상의 다른 로직(도시되지 않음)으로부터 입력 신호를 수신하는 제어 전극을 가진다. P-채널 트랜지스터(54)는 자신의 본체, I/O 패드(31) 및 저항(Rd)(28)의 제1 단자에 결합되는 제1 전류 전극을 가진다. 트랜지스터(54)는 노드(55)와, P-채널 트랜지스터(56)의 제어 전극과, 저항(60)의 제1 단자에 결합되는 제2 전류 전극을 가진다. 트랜지스터(54)의 제어 전극은 제2 전력 공급 전압에 결합된다. 노드(80)는 저항(Rd)(28)의 제2 단자와, P-채널 트랜지스터(52)의 제1 전류 전극과, N-채널 트랜지스터(24)의 제1 전류 전극과, 다이오드(64)의 제2 단자에 결합된다. 다이오드(64)의 제1 단자는 제2 전력 공급 전압에 결합된다. 트랜지스터(24)의 제2 전류 전극은 저항(Rs)(26)의 제1 단자에 결합된다. 저항(Rs)(26)의 제2 단자는 제1 전력 공급 전압에 결합된다. 노드(82)는 트랜지스터(24)의 제어 전극과, 트랜지스터(52)의 제2 전류 전극과, 전송 게이트(50)의 출력에 결합된다. 전송 게이트(50)의 입력은 다른 로직(도시되지 않음)은 IC(10) 상의 다른 로직(도시되지 않음)에 결합된다. 전송 게이트(50)의 N-채널 제어 입력은 트랜지스터(52)의 제어 전극과, P-채널 트랜지스터(56)의 제2 전류 젠극과, N-채널 트랜지스터(58)의 제1 전류 전극에 결합된다. 전송 게이트(50)의 P-채널 제어 입력은 트랜지스터(56,58)의 제어 전극과, 저항(60)의 제1 단자에 결합된다. 저항(60)의 제2 단자는 제1 전력 공급 전압에 결합된다. 트랜지스터(56)의 제1 전류 전극은 제2 전력 공급 전압에 결합된다. 트랜지스터(58)의 제2 전류 전극은 제1 전력 공급 전압에 결합된다. ESD 이벤트 검출 회로(43)는 P-채널 트랜지스터(54)를 포함한다. 스위칭 회로(44)는 트랜지스터(52,56,58)와, 전송 게이트(50)와, 저항(60)을 포함한다. 바이어싱 회로(12)는 ESD 이벤트 검출 회로(43)와 스위칭 회로(44)를 모두 포함한다.

"저항"이라는 용어가 사용되었지만, 도 4의 저항은 실제로는 트랜지스터 또는 임의의 다른 적절한 디바이스의 이용을 포함하는 임의의 방식으로 구현될 수 있는 저항성 소자이다.

ESD 레일 클램프(70)는 도 4에서 능동 클램프 회로로 나타나 있으며, 트리거 회로(73)에 의해서 ESD 이벤트가 검출되는 경우에 제1 및 제2 전력 공급 노드(76,74) 사이의 ESD 방전 경로를 제공하는 데에 이용된다. 트리거 회로에 의해서 제어되는 N-채널 트랜지스터(75)는 제1 및 제2 전력 공급 노드(76,74) 사이의 주 ESD 전류 션트 디바이스(primary ESD current shunting device)의 역할을 한다. 본 발명의 다른 실시예에서, ESD 레일 클램프(70)는 도 4에 도시된 것과는 상이하게 구성될 수 있을 것이다. 본 발명의 몇몇 실시예에서, 전송 게이트(50)가 이용되지 않고, IC(10) 상의 다른 로직은 노드(82)에 보다 직접적으로 결합된다. 회로 노드(80)는 트랜지스터(24)의 드레인(16)(도 3 참조)과 저항(Rd)(28)의 제2 단자 사이에 위치함에 주목하자. 본 발명의 몇몇 실시예에서, Rd(28)의 저항값이 0이며, 본 발명의 다른 실시예에서는 Rs(26)의 저항값이 0이다. 바이어싱 회로(12)는 매우 다양한 방식으로 구현될 수 있다. 회로(81)의 몇몇 실시예에서는 다이오드(64)가 이용되지 않을 수 있을 것이다. 회로(81)의 또 다른 실시예에서는 바이어싱 회로(12) 및 저항(Rs)(26)이 이용되지 않을 수도 있을 것이다.

도 4에 도시된 회로(81)의 동작이 이제 기술될 것이다. 제1 전력 공급 전압(노드 76)에 대한 과도한 양 전압을 야기하는, I/O 패드(31)에 작용되는 ESD 이벤트 동안에, 회로(81)는 제1의 주 ESD 전류 경로(경로 1)를 다이오드(66), 노드(74), ESD 레일 클램프(70) 및 노드(76)를 통해서 I/O 패드(31)로부터 노드(76)에 제공한다. 4.0A 피그 전류를 초과할 수도 있는 대부분의 ESD 전류는 전형적으로 이러한 경로를 따른다. 따라서, 경로 1에 존재하는 많은 능동 디바이스들이 경로를 따라 가능한한 낮은 누적 저항을 가지도록 보장하는 데에 이용된다. 예컨대, 다이오드(66) 및 ESD 레일 클램프(70) 내의 N-채널 트랜지스터(75)는 전형적으로 ESD 이벤트 동안에 I/O 패드가 8.0V의 피크 전압에 도달하고, 노드(74)는 4.76V의 피크 전압에 도달하도록 매우 낮은 온 저항을 가지도록 만들어질 수 있다. 다이오드(66) 양단의 전체 전압 강하는 정규의 0.7V 순방향 바이어스 다이오드 강하와, 전류와 저항의 곱 전압 강하의 합의 조합이다. 현재의 집적 회로에서, 0.67Ω 저항값 미만의 다이오드를 구현하는 것은 어렵다. 따라서, 4.0A 피크 ESD 전류에 있어서, 0.7V 다이오드 강하와 다이오드(66) 양단의 약 2.54V IR 강하의 합의 강하가 존재하게 된다. ESD 보호를 위하여 다이오드(66) 및 ESD 레일 클램프(70)를 이용하는 집적 회로에 있어서, 경로 1을 따라 전체 전압 강하의 1/2이 전형적으로 다이오드(66) 양단에서 발생한다. 본 명세서에 기술된 본 발명의 몇몇 실시예에서, 2개의 제2 ESD 전류 경로인 경로 2 및 경로 3 또한 제공된다. 제2 ESD 전류 경로(경로 2)는 I/O 패드(31)에서 저항(Rd)(28), N-채널 트랜지스터(24), 저항(Rs)(26) 및 노드(76)를 통해서 노드(76)까지 형성된다. 제3 ESD 전류 경로(경로 3)는 I/O 패드(31)에서 저항(Rd)(28), 다이오드(64), 노드(74), ESD 레일 클램프(70)를 통해서 노드(76)까지 형성된다. 경로 2 및 경로 3은 I/O 패드(31)와 노드(76) 사이에서 ESD 전류를 분기함에 있어서 모두 주 ESD 전류 경로(경로 1)를 확대시키지만, 본 발명의 몇몇 실시예에서 그 의도는 경로 1을 통해서 흐르는 전류 또는 경로 1에서의 누적 전압 강하를 감소시키기 위함이 아니다. 오히려, 몇몇 실시예에서 그 목적은 경로 1로 흘렀을 ESD 전류의 작은 부분을 새로운 방향으로 흐르게 하고, 이러한 전류를 저항 Rd(28) 또는 Rs(26) 또는 이들 모두에 흐르게 하기 위함이다. 아래에 기술될 바와 같이, 이들 저항들 양단의 결과적인 IR 전압 강하는 트랜지스터(24)가 스냅백에 도달하고, 영구 ESD 손상을 겪는 I/O 패드 전압을 증가시킨다. 따라서, N-채널 트랜지스터(24)가 손상되기 전에 보다 높은 ESD 전류가 경로 1을 따라 흐를 수 있다.

경로 2와 관련된 회로가 다음에 기술될 것이다. 상기된 ESD 이벤트 동안에, 바이어싱 회로(12)는 바이어스 전압을 N-채널 트랜지스터(24)의 게이트 상에 제공한다. 경로 1을 따른 다이오드(66)를 통한 ESD 전류 흐름은 I/O 패드(31)와 노드(74) 사이의 상당한 전위차를 보장한다. I/O 패드 전압이 노드(74)에서의 전압을 P-채널 트랜지스터 임계 전압보다 더 큰 값만큼 초과하는 경우에는, P-채널 트랜지스터(54)는 턴 온되고 노드(55)를 I/O 패드 전압으로 상승시킨다. 일단 P-채널 트랜지스터(54)가 턴 온되면, 노드(55)를 I/O 패드 전압 근방으로 용이하게 상승시키도록 저항(60)은 충분히 저항성이 된다. P-채널 트랜지스터(56) 및 N-채널 트랜지스터(58)는 노드(55)가 I/O 패드 전압으로 상승되는 경우에 P-채널 트랜지스터(52)의 게이트 단자가 제1 전력 공급 전압 근처로 되도록 CMOS 인버터를 형성한다. 이것은 P-채널 트랜지스터(52)를 턴 온하며, 그 후에 노드(82)를 노드(80)와 대략 동일한 전압이 되도록 한다. 이러한 방식으로, ESD 이벤트 동안에, 바이어싱 회로(12)는 N-채널 트랜지스터(24)의 게이트 상에 바이어스 전압을 제공하고, 이는 실질적으로 노드(80)에서의 바이어스 전압과 동일하다. 노드(80)는 N-채널 트랜지스터(24)의 드레인 단자이기도 하다. 따라서, ESD 검출 회로(43)에 의해서 검출되는 ESD 이벤트 동안에, 트랜지스터(24)는 게이트 전압(Vgate)이 대략 드레인 전압(Vdrain)과 동일하도록 바이어싱된다. 바이어싱 회로(12)는 ESD 이벤트 동안 바이어싱 회로(12)의 동작을 방해할 수 있는 IC(10) 상의 다른 로직으로부터 N-채널 트랜지스터(24)의 게이트를 디커플링(decoupling)하는 역할을 하는 전송 게이트(50) 또한 포함한다. ESD 이벤트 동안에, 바이어싱 회로(12)가 제공되지 않고서, IC(10) 상의 다른 로직이 노드(76)의 전압 또는 그 근방에서 트랜지스터(24)의 게이트를 유지하거나 용량성으로 결합될 수 있음이 가정된다. 그러나, 이는 회로(81)의 올바른 기능에 요구되는 사항은 아니다. IC(10)의 정규 전력 동작동안에, 바이어싱 회로(12)는 회로(81)의 정규 동작을 방해해서는 안된다. I/O 패드 전압은 전형적으로 노드(76)와 노드(74) 사이의 전압에서 변하기 때문에, P-채널 트랜지스터(54)는 ESD 이벤트 동안을 제외하고는 턴 온되어서는 안된다. 따라서, 정규 회로 동작 동안에, 노드(55)는 노드(76) 전위 또는 그 근방에 머물러야 한다. 이것은 P-채널 트랜지스터(52)가 오프 상태로 남는 것을 보장한다. 추가적으로, 전송 게이트(50)는 정규 동작에서 요구되는 바와 같이, IC(10) 상의 다른 로직에 N-채널 트랜지스터(24)를 결합하도록 턴 온된다.

도 5는 N-채널 트랜지스터(24)에 대한 Vt1이 Vgate의 함수로서 어떻게 변할 수 있는 지를 나타내는 본 발명의 일 실시예에 대한 데이터 측정을 나타낸다. Vt1 데이터는 프로세스 A 및 프로세스 B의 2개의 예시적인 프로세스에 대하여 나타난다. 양 프로세스에 있어서, Vgate가 0V에서 증가함에 따라, Vt1은 Vgate=0V에서의 약 8V의 초기 값으로부터, Vgate 바이어스 조건에서 약 6V의 최소값으로 떨어지며, 그 후에 Vgate≒Vdrain 바이어스 조건에서 보다 높은 레벨로 다시 상승한다. 프로세스 A에서, Vgate≒Vdrain에서의 Vt1은 Vgate=0V에서의 Vt1보다 약 1.0V 높다. 반면에, 프로세스 B에서는 Vgate≒Vdrain≒7.4V에서의 Vt1은 Vgate=0V에서의 Vt1 보다 약 0.6V 낮다. 따라서, Vgate=0V인 경우와 비교할 때에 N-채널 트랜지스터(24)를 Vgate≒Vdrain으로 바이어싱하는 ESD 회로 단독으로 항상 Vt1의 증가를 보장하지는 않음이 명백하다. 사실, 프로세스 B에서, 저항 Rd(28) 및 Rs(26)가 모두 0Ω으로 설정된 경우에는, 도 4에서의 바이어싱 회로(12)의 존재는 N-채널 트랜지스터(24)에 대한 Vt1을 감소시킬 것이다. 본 명세서에 기술된 본 발명의 한 장점은, 경로 2를 따른 Rd(28) 또는 Rs(26) 또는 이들 모두와 함께, 바이어싱 회로(12)에 의해서 생성되는 트랜지스터(24) 상의 Vgate≒Vdrain 바이어스 조건은 보다 높은 트랜지스터(24)에 대한 "유효" Vt1을 생성하는 것이다. 트랜지스터(24)에 대한 유효 Vt1은 N-채널 트랜지스터(24)가 국부적으로 "고유"(드레인-소스) Vt1 임계치에 도달하는 I/O 패드(31) 전압으로 정의된다. 트랜지스터(24)의 유효 Vt1은 고유 Vt1과 저항 Rd(28) 및 Rs(26)에서의 IR 전압 강하의 합과 동일하다. 따라서, N-채널 트랜지스터(24)를 ESD 이벤트 동안 Vgate≒Vdrain 바이어스로 완전히 턴 온함으로써, 그리고 Rd(28) 또는 Rs(26) 또는 양 저항을 트랜지스터(24)에 직렬로 추가함으로써, 보호될 트랜지스터 내의 스냅백(결함)에 상응하는 I/O 패드 전압이 증가한다. 도 5에 도시되지는 않지만, 몇몇 프로세스 기술에 있어서,Vgate가 Vdrain보다 높은 전압으로 바이어싱됨에 따라 Vt1의 소량의 추가적인 증가가 나타난다. 그러나, 과도하게 인가되는 전압에 기인하는 ESD 이벤트 동안에 트랜지스터(24) 게이트 산화물을 손상시키는 염려에 기인하여, 통상적으로 Vgate는 Vdrain의 수 볼트 내로 값이 한정된다. 본 발명의 몇몇 실시예에서, 바이어싱 회로(12)는 트랜지스터(24) 상에 Vgate＞Vdrain 바이어스 조건을 만들 것이다.

도 6에서, Vgate=Vdrain 바이어스 조건으로 측정된 본 발명의 몇몇 실시예에 대한 Vt1 데이터가 추가된 드레인 측(도 4의 Rd(28)) 또는 소스 측(도 4의 Rs(26)) 직렬 저항의 함수로 나타난다. 나타난 저항값들은 1 마이크론(마이크로미터) 채널 폭의 N-채널 트랜지스터(24)에 상응한다. 보다 넓은 트랜지스터에 대하여, 이들 저항값들은 동일한 Vt1 성능을 획득하는 데에 필요한 저항값을 획득하도록 트랜지스터 채널 폭에 의해서 나누어질 수 있을 것이다. 도 6에 4개의 곡선이 도시되어 있다. "Rd 유효"로 레이블링된 곡선(92)이 먼저 설명될 것이다. 이 곡선은 드레인 측 저항(Rd)(28)이 그 크기가 0Ω으로부터 증가됨에 따른 유효 Vt1의 증가를 나타낸다. 저항(Rs)(26)는 본 경우에 0Ω으로 가정된다. 유효 Vt1은 Rd=0Ω일 때에 7.4V로부터 Rd=1250Ω일 때에 9.7V로 증가한다. 도 6에서, "Rd 고유"로 레이블링된 곡선(94)은 수평으로 되어 있다. 이러한 곡선은 N-채널 트랜지스터(24)에 대한 고유 Vt1을 도시하는 데, 이는 디바이스의 드레인 및 소스 단자 사이에서 측정될 수 있을 것이다. 고유 Vt1은 저항 Rd(28)의 모든 값에 대하여 7.4V로 일정하다. 곡선(92)과 곡선(94)을 비교함으로써, 유효 Vt1의 향상은 ESD 이벤트 동안에 저항(Rd)(28) 양단의 IR 전압 강하에 전적으로 영향을 미침을 알 수 있다. 본 발명의 이러한 실시예에 있어서, 7.4V와 9.8V 사이의 유효 Vt1이 0Ω과 1250Ω 사이의 Rd에 대한 상응하는 값을 선택함으로써 얻어질 수 있음은 명백하다.

"Rs,유효"로 레이블링된 곡선(91)이 설명될 것이다. 본 곡선은 소스 측 저항(Rs)(26)가 0Ω으로부터 그 크기가 증가함에 따른 유효 Vt1의 증가를 나타낸다. 저항(Rd)(28)은 본 경우에는 0Ω으로 가정된다. 유효 Vt1은 Rs=0Ω일 때에 7.4V에서 Rs=1250Ω일 때의 11.2V로 증가한다. 곡선(94)와는 달리, "Rs,고유"로 레이블링된 곡선(93)은 수평이지 않으며, Rs=0Ω일 때에 7.4V에서 Rs=1250Ω일 때의 8.3V로 증가한다. 증가되는 Rs 저항값을 가지는 트랜지스터에 대한 고유 Vt1에서의 이러한 증가는 기팽 NPN 바이폴라 트랜지스터의 디바이어싱에 기인한다. 소스가 저항 Rs(26)을 통해서 노드(76)에 접속되더라도 N-채널 트랜지스터(24) 기판은 노드(76)에 집적 접속되기 때문에, Rs를 통한 경로 2 전류 흐름은 트랜지스터의 소스 전위를 기판 전위 이상으로 상승시키는 역할을 할 것이다. 이는 트랜지스터 소스-기판 접합 상에 역 바이어스를 생성한다. N-채널 트랜지스터(24)의 소스 또한 고유 기생 NPN 바이폴라 트랜지스터의 에미터이기 때문에, 고유 기생 NPN 바이폴라 트랜지스터의 에미터-베이스 접합, NPN의 에미터-베이스 접합 또한 역 바이어싱된다. 이것은 이전에 기술된 바와 같이, 에미터-베이스 접합의 순 바이어싱에 의해서 개시되는 기생 NPN 스냅백을 억제한다. 보다 높은 애벌런시 전류 생성(Igen)때문에, N-채널 트랜지스터(24)의 고유 Vt1은 증가하며, 따라서 국부 기판 전위가 바이폴라 트랜지스터의 에미터-베이스 접합을 순 바이어싱하기에 충분히 상승되기 전에 큰 드레인 전압이 요구된다. Rs(26) 양단의 IR 전압 강하는 바이폴라 트랜지스터 에미터-베이스 접합의 다소의 역 바이어싱을 제공하고, 스냅백을 억제한다. 곡선(91) 및 곡선(93)에서 볼 수 있듯이, 소스 측 저항(Rs(26))은 트랜지스터(24)에 대한 유효 Vt1을 2가지 방식으로 증가시킨다. 먼저, 저항(Rs(26)) 양단의 IR 전압에 기인한 유효 Vt1의 증가가 있다. 둘째, NPN 바이폴라 트랜지스터의 디바이어싱 효과에 기인한 고유 Vt1 증가가 있다. 도 6에서 알 수 있듯이, 이들 두 영향의 조합에 의해서, 소정의 값의 저항이 N-채널 트랜지스터(24)의 본 발명의 몇몇 실시예에서의 드레인 측 상에 놓이는 경우보다 소스 측 상에 놓이는 경우에 보다 큰 유효 Vt1의 증가가 있게 된다. 그러나, 양 저항은 유효 Vt1을 증가시키는 데에 효과적으로 이용될 수 있을 것이다. 본 발명의 실시예에서, 0Ω과 1250Ω 사이의 Rs 값에 상응하는 값을 선택함으로써, 7.4V와 11.2V 사이의 유효 Vt1 타겟이 획득될 수 있다.

본 발명의 일 실시예는 ESD 이벤트 동안의 디바이스(24)를 통한 상당한 MOSFET 전류 흐름을 보장하기 위하여 도 4의 N-채널 트랜지스터(24)에 Vgate≒Vdrain 바이어스 조건을 제공하는 바이어싱 회로(12)를 포함한다. 추가적으로, Rd(28) 또는 Rs(26) 또는 이들 모두가 ESD 전류 경로 2를 따라 트랜지스터(24)와 직렬로 추가된다. ESD 이벤트 동안에, 이들 요소의 조합은 트랜지스터(24)에 대한 유효 Vt1을 상당히 증가시킨다. 트랜지스터(24)에 대하여 Vt2=Vt1이 가정되었기 때문에, Vt1을 최대화시키는 것은 트랜지스터의 ESD 결함 전압을 상당히 증가시킨다. 드레인 측 ESD 저항들이 종래의 ESD 보호 접근 방식에서 이용되었지만, 이들 저항들은 바이폴라 스냅백 이후에 트랜지스터(24)의 도전 폭을 가로지르는 일정한 바이폴라 전류 흐름을 보장하기 위하여, 전형적으로 안전 저항으로만 이용된다. 본 명세서에서 기술된 본 발명에서, 목표는 ESD 이벤트 동안에 스냅백이 회피되도록 트랜지스터(24)의 유효 Vt1을 증가시키는 것이다.

도 4의 트랜지스터(24)와 직렬인 임의의 부가된 소스 또는 드레인측 저항은 대부분의 경우에 정상 I/O 회로 전기 성능에 네가티브한 영향을 미칠것이다. 따라서, 소정의 Rd 또는 Rs 저항값의 전기 성능 열화 트레이드오프 대 ESD 개선을 비교하기 위한 시뮬레이션이 사용될 수 있다. 대부분의 경우에서, 어떤 저항은 I/O 패드(31)에서 증가된 ESD 견고성을 달성하기 위해 허용될 수 있다. 본 발명의 모든 실시예들의 현저한 장점은 ESD 회로가 SPICE와 같은 표준 회로 시뮬레이션 툴에 의해 용이하게 시뮬레이트될 수 있다는 것이다. ESD 이벤트 동안 트랜지스터(24)의 기생 바이폴라 스냅백(snapback)에 의존하는 종래 기술의 회로는 SPICE와 시뮬레이트하기 매우 어렵다.

경로 3과 관련된 ESD 회로는 다음에 설명하기로 한다. 상술한 바와 같이, ESD 이벤트 동안, 경로 2를 따라 도 4의 레지스터 Rd(28)를 통과하는 어떤 전류는 저항 양단에 IR 전압 강하를 생성함으로써 N-채널 트랜지스터(24)에 대한 유효 Vt1을 증가시킨다. 다이오드(64)는 ESD 전류가 경로 3을 경유하여 저항 Rd(28)을 통과하는 루트가 되도록 하는 다른 수단을 제공한다. 이러한 부가적인 전류는 저항 Rd(28) 양단에 IR 전압 강하를 또 발생시키고 이에 따라, N-채널 트랜지스터(24)에 대한 유효 Vt1을 추가적으로 증가시킨다. ESD 이벤트 동안 전류 경로 2가 차단되었다하더라도(예를들어, 바이어싱 회로(12)가 제거되고 트랜지스터(24)가 오프됨), 다이오드(64)와 직렬인 저항 Rd는 N-채널 트랜지스터(24)에 대한 유효 Vt1에 있어 그의 진성 Vt1값을 초과하는 현저한 증가를 가져올 수 있다. 이미 설명한 바와 같이, 전형적인 4.0A ESD 이벤트 동안, I/O 패드(31)는 8.0 V에 도달할 L수 있고 노드(74)는 4.76V에 도달할 수 있다. I/O 패드(31)와 노드(74) 간의 3.24V 전위차는 주 ESD 전류 경로(경로 1)의 부분으로서 이러한 디바이스를 통한 초고 전류 흐름에 기인한 다이오드(66) 양단의 전압 강하에 기인한다. 따라서, E이러한 바이어스 조건하에서, 다이오드(64)는 만약 노드(80)가 노드(74) 위의 다이오드 강하(대략 0.7 V)를 초과하는 전압으로 높아진다면 순방향 바이어스될 것이고, 전류를 전도할 것이다. 따라서, 노드(80)가 5.46 V 이상 향상된다면, 다이오드(64)는 순방향 바이어스될 것이고 경로 3을 턴 온할 것이다. 이러한 전류는 저항 Rd(28) 양단에 IR 전압 강하를 생성함으로써 N-채널 트랜지스터(24)에 대한 유효 Vtl을 증가시킨다.

본 발명의 어떤 실시예들에서 경로 2와 경로 3과 관련된 회로의 N-채널 트랜지스터(24)의 유효 Vtl에의 영향은 도 7의 표에 도시된 SPICE 시뮬레이션 데이터로 증명된다. 모든 시뮬레이션은 접지 노드(76)에 대해, 4.0 A 피크 전류 포지A티F브 ESD 이벤트를 I/O 패드(31)에 인가하는 것으로 가정하고 행해진다. 모든시F레이션들에서 다이오드(66) 유효 둘레는 300 마이크론으로 설정되었고, 다이오드(64) 유효 둘레는 30 마이크론으로 설정되었으며, 레일 클램프 N-채널 트랜지스터(75) 채널 폭은 2920 마이크론으로 설정되었고, N-채널 트랜지스터(24) 채널 폭은 150 마이크론으로 설정되었으며, Rd는 4 ohm으로 설정되었다. 더우기, 모든 E시뮬레이션들에 대해 Rs를 0 ohm으로 설정하였다. 도 7에서 회로(81)에서 3개 노드들에서의 시뮬레이트된 피크 전압들, I/O 패드(31), 노드(80), 및 노드(74)는 4개의 다른 ESD 회로 구성 또는 케이스들에 대해 리스트되어 있다. 케이스 1에서, 주 ESD 회로 경로(경로 1)만이 ESD 전류 전도를 위해 존재한다. 이것은 다이오드(64) 및 바이어싱 회로(12)가 ESD 전류 전도를 위해 존재함을 가정한다. 케이스 2에서, ESD 전류 전도를 위해 경로 1 및 경로 2만이 존재한다. 이것은 다이오드L(64)가 회로(81)로부터 제거됨을 가정한다. 케이스 3에서, ESD 전류 전도를 위해 경로 1 및 경로 3만이 존재한다. 이것은 바이어싱 회로(12)가 회로(81)로부터 제거됨을 가정한다. 케이스 4에서, 3개의 모든 경로 경로 1, 경로 2, 및 경로 3이 ESD 전류 전도를 위해 존재한다.

케이스 1에 대한 데이터가 먼저 설명된다. 케이스 1에서, I/O 패드(31) 및 노드(74) 전압은 각각 8V 및 4.76V이다. 트랜지스터(24)를 통한 전류 흐름이 존재하지 않으므로, 노드(80)의 전압은 I/O 패드(31)와 동일한 8V이다. I/O 패드 전압(8V)이 모두 트랜지스터(24)에 인가된다. 도 5에는 Vgate=0V일 때 트랜지스터(24)에 대한 Vt1이 약 8V인 것으로 도시되어 있다. 따라서, 케이스 1에서 트랜지스터(24)는 그의 ESD 결함 임계치에서 우측으로 바이어스된다.

케이스 2에서, I/O 패드(31), 노드(80) 및 노드(74) 전압은 각각 7.6V, 6.56V 및 4.48V이다. 이 데이터를 케이스 1과 비교하면, I/O 패드(31)의 전압이 0.4V 떨어질 때 노드(80)의 전압은 1.44V 떨어지는 것을 알 수 있다. 따라서, 트랜지스터(24)는 그의 결함 임계치의 1.44V 아래로 바이어스되며, 트랜지스터(24)의 유효 Vt1으로 I/O 패드(31)를 상승시키기 위해서는 상당히 큰 ESD 전류가 필요하다. 바이어스 회로(12), 저항기 Rd(28) 및 트랜지스터(24)(경로 2를 따르는 소자들)는 트랜지스터(24)의 유효 Vt1을 줄이는 것이 확실하다.

케이스 3에서, I/O 패드(31), 노드(80) 및 노드(74) 전압은 각각 7.87V, 7.03V 및 4.73V이다. 이들 데이터를 케이스 1과 비교하면, I/O 패드(31) 전압이 0.13V만 떨어져도 노드(80)의 전압은 0.97V 떨어진다는 것을 알 수 있다. 따라서, 트랜지스터(24)는 그의 결함 임계치의 0.97V 아래로 바이어스되며, 트랜지스터(24)의 유효 Vt1으로 I/O 패드(31)를 상승시키기 위해서는 상당한 큰 ESD 전류가 필요하다. 다이오드(64) 및 저항기 Rd(28)(경로 3의 일부를 따르는 소자들)는 트랜지스터(24)의 유효 Vt1을 줄이는 것이 확실하다.

케이스 4에서, I/O 패드(31), 노드(80) 및 노드(74) 전압은 각각 7.56V, 6.2V 및 4.48V이다. 이 데이터를 케이스 1과 비교하면, I/O 패드(31)의 전압이 0.44V 떨어질 때 노드(80)의 전압은 1.8V 떨어진다는 것을 알 수 있다. 따라서, 트랜지스터(24)는 그의 결함 임계치의 1.8V 아래로 바이어스되며, 트랜지스터(24)의 유효 Vt1으로 I/O 패드(31)를 상승시키기 위해서는 상당히 큰 ESD 전류가 필요하다. 바이어스 회로(12), 저항기 Rd(28) 및 트랜지스터(24)(경로 2를 따르는 소자들)는 다이오드(64)(경로 3의 일부를 따르는 소자)와 함께 트랜지스터(24)의 유효 Vt1을 줄이기 위해 결합하여 동작할 수 있다.

도 7의 데이터로부터 경로 2 및 경로 3은 I/O 패드(31)와 노드(76) 사이의 ESD 전류를 분기함에 있어서 주요 ESD 전류 경로(경로 1)를 증가시키지만, 두 부 전류 경로들은 I/O 패드(31)의 피크 전압을 크게 줄이지 못한다는 것을 알 수 있다. 본 발명의 몇몇 실시예에서, 경로 2 및 경로 3의 의도는 경로 1을 따라 라우팅되었을 ESD 전류의 소부분을 방향 전환하여 이 전류를 저항기 Rd(28)에 제공하기 위한 것이다. 이 저항기의 결과적인 IR 전압 강하는 노드(80)의 전압을 감소시키며, 따라서 트랜지스터(24)가 스냅백에 도달하여 영구적인 ESD 손상을 입는 I/O 패드 전압을 증가시킨다. 따라서, N 채널 트랜지스터(24)가 손상되기 전에, 훨씬 높은 ESD 전류가 경로 1을 따라 라우팅될 수 있다.

도 7에 도시된 모든 시뮬레이션 데이터의 예에 대해, Rs(26)가 0 오옴으로 설정된 것으로 가정한다. Rs(26)는 이들 시뮬레이션에서 0이 아니지만, 이 저항기의 결과적인 IR 전압 강하는 N 채널 트랜지스터(24)의 소스 단자의 전압을 접지(노드 76) 이상으로 증가시킨다. 이것은 트랜지스터(24)의 소스 전위차로 드레인을 감소시킨다. 또한, 트랜지스터(24)의 소스가 그의 접지 기판 이상으로 상승하므로, 전술한 바이폴라 스냅백 금지 효과로 인하여 트랜지스터(24)의 진성 Vt1이 증가한다.

본 발명의 일 실시예에서, 바이어싱 회로(12)는, 도 4에서, 저항 Rs(26)가 0 오옴으로 설정되고 다이오드(64)가 제거된 상태에서 0이 아닌 저항 Rd(28)와 조합하여 구현될 수 있다. 본 발명의 대안적인 실시예에서, 바이어싱 회로(12)는 저항 Rd(28)가 0 오옴으로 설정되고 다이오드(64)가 제거된 상태에서 0이 아닌 저항 Rs(26)와 조합하여 구현될 수 있다. 다른 대안적인 실시예에서, 다이오드(64)는 저항 Rs(26)가 0 오옴으로 설정되고 바이어싱 회로(12)가 제거된 상태에서 0이 아닌 저항 Rd(28)와 조합하여 구현될 수 있다. 또한, 위에 열거된 3가지 실시예들 중 임의의 것이 임의의 조합으로 사용될 수 있다.

본 발명의 몇몇 실시예에서, 도 4의 바이어싱 회로(12)에 의도되는 목적은 검출된 ESD 이벤트 동안 트랜지스터(24) 상에 Vgate ≒ Vdrain 바이어스 조건들을 제공하는 것이다. 당업자라면 바이어싱 회로(12)가 광범위한 회로 구성들로 구현될 수 있다는 것을 인식할 것이다. 예를 들어, ESD 이벤트 검출 회로(43)는 P-채널 트랜지스터(54)를 제거하고 노드(55)를 ESD 레일 클램프 회로(70)의 노드(79)에 접속하여 변형될 수 있다. 그러면, 바이어싱 회로(12)는 단지 ESD 레일 클램프(70)의 트리거 회로(73)에 의존하여 ESD 이벤트를 검출한다. 본 발명의 대안적인 실시예들에서, 바이어싱 회로(12)에 의도되는 목적은 검출된 ESD 이벤트 동안 트랜지스터(24) 상에 Vgate > Vdrain 바이어스 조건들을 제공하는 것이다. 도 4의 바이어싱 회로(12)는, 노드(80)에서 P-채널 트랜지스터(52)의 제1 전류 전극을 단절시켜 Vgate > Vdrain 바이어스 조건들을 제공하도록 용이하게 변형될 수 있다. 도 4의 바이어싱 회로(12)에 대한 이러한 변형에 의해, ESD 이벤트 동안, Vgate는 저항 Rd(28) 양단의 IR 전압 강하와 동등한 량 만큼 Vdrain 보다 높아지게 될 수 있다.

Rd(28)의 저항값이 0이 아닌 회로(81)의 실시예에 대하여, ESD 이벤트의 지속기간 중 적어도 10% 동안, 바이어싱 회로(12)는, 트랜지스터(24)의 제1 전류 전극과 저항 Rd(28)의 제2 단자 사이에 위치된 회로 노드(80)에서의 전압과 대략 동등한 또는 실질적으로 이를 따라가는 전압을 트랜지스터(24)의 제어 전극에 인가한다. 대안적인 실시예로서, 상기 백분율은 적어도 10% 대신 적어도 50%이다.

Rd(28)이 0인 실시예에 대해, ESD 이벤트의 지속기간 중 적어도 10% 동안, 바이어싱 회로(12)는, 트랜지스터(24)의 제1 전류 전극과 I/O 패드(31) 사이에 위치되는 회로 노드(80)에서의 전압과 대략 동등한 또는 실질적으로 이를 따라가는 전압을 트랜지스터(24)의 제어 전극에 인가한다. 대안적인 실시예로서, 상기 백분율은 적어도 10% 대신 적어도 50%이다.

본 발명이 특정 도전형 또는 극성의 전위에 대해 설명되었지만, 당업자라면 전위의 도전형 및 극성이 바뀌어도 된다는 것을 이해할 것이다. 예를 들어, ESD로부터 보호될 N-채널 트랜지스터(24)는 P-채널 트랜지스터이어도 좋다. 또한, 특정 전압, 저항값, 치수 등이 본 명세서에 설명되는 선택된 예들에 사용되었지만, 이들 선택된 예는 예시적인 목적일 뿐, 본 발명의 범위를 제한하려는 것은 아니다.

지금까지의 설명에서, 본 발명은 특정 실시예들에 대하여 설명되었다. 그러나, 당업자라면 이하 특허청구범위에 개시되는 본 발명의 범위를 벗어나지 않고도 다양한 변형 및 변경이 이루어질 수 있다는 것을 이해할 것이다. 따라서, 명세서 및 도면은 제한적인 의미보다는 오히려 예시적인 것으로 고려되어야 할 것이고, 이러한 모든 변형은 본 발명의 범위 내에 포함되는 것으로 고려된다.

이점, 기타 장점 및 문제에 대한 해결책이 특정 실시예들에 대하여 설명되었다. 그러나, 이점, 장점, 문제에 대한 해결책과, 임의의 이점, 장점 또는 해결책이 발생하게 하거나 보다 잘 진술되게 하는 임의의 요소(들)이 특허청구범위에 핵심적인, 필요한 또는 본질적인 특징 또는 요소로서 해석되어서는 않된다. 본 명세서에서, "포함한다(comprises)", "포함하는(comprising)"이라는 표현 또는 이러한 것의 변형 표현은, 요소들로 이루어지는 프로세스, 방법, 물품 또는 장치가 이들 요소들만을 포함하는 것이 아니라 이러한 프로세스, 방법, 물품 또는 장치에 표현상 열거되지 않은 또는 본질적인 기타 요소들을 포함한다는 비배타적 포함(non-exclusive inclusion)을 커버하기 위해 의도된 것이다.

Claims

출력 단자와,

제1 전류 전극과, 제1 전원에 결합되는 제2 전류 전극과, 제어 전극을 구비하는 트랜지스터와,

상기 출력 단자에 결합되는 제1 단자와, 상기 트랜지스터의 상기 제1 전류 전극에 결합되는 제2 단자를 구비하는 제1 저항성 소자와,

상기 트랜지스터의 제어 전극에 결합되는 바이어싱 회로를 포함하며,

ESD 이벤트의 적어도 10%의 지속 시간 동안에, 상기 바이어싱 회로는 상기 트랜지스터의 상기 제1 전류 전극과 상기 출력 단자 사이에 위치한 회로 노드에서의 전압과 대략적으로 같은 전압을 상기 트랜지스터의 상기 제어 전극에 인가하는 ESD 회로.
출력 단자와,

제1 전류 전극과, 제2 전류 전극과, 제어 전극을 구비하는 트랜지스터와,

상기 트랜지스터의 제2 전류 전극에 결합되는 제1 단자와, 제1 전원에 결합되는 제2 단자를 구비하는 제1 저항성 소자와,

상기 트랜지스터의 상기 제어 전극에 결합되는 바이어싱 회로를 포함하고,

ESD 이벤트의 적어도 10%의 지속 시간 동안에, 상기 바이어싱 회로는 상기 트랜지스터의 상기 제1 전류 전극과 상기 출력 단자 사이에 위치한 회로 노드에서의 전압과 대략적으로 같은 전압을 상기 트랜지스터의 상기 제어 전극에 인가하는 ESD 회로.
출력 단자에 저항성 소자들을 통해서 결합되는 제1 전류 전극과, 제2 전류 전극과 제어 전극을 구비하는 NMOS 트랜지스터에 대한 ESD 보호를 제공하는 방법으로서,

ESD 이벤트의 발생을 검출하는 단계와,

상기 ESD 이벤트의 발생의 검출에 응답하여, 상기 ESD 이벤트의 적어도 10%의 지속 시간 동안에 상기 NMOS 트랜지스터와 상기 출력 단자 사이에 위치한 회로 노드에서의 전압을 실질적으로 트랙킹하는 전압을 상기 NMOS 트랜지스터의 제어 전극에 인가하는 단계를 포함하고,

상기 NMOS 트랜지스터는 상기 적어도 10%의 지속 시간 동안에 상기 저항성 소자들을 통한 전류 경로를 제공하는 방법.
출력 단자에 결합되는 제1 전류 전극과, 공급 전압원에 저항성 소자들을 통해서 결합되는 제2 전류 전극과, 제어 전극을 구비하는 NMOS 트랜지스터에 대한 ESD 보호를 제공하는 방법으로서,

ESD 이벤트의 발생을 검출하는 단계와,

상기 ESD 이벤트의 발생의 검출에 응답하여, 상기 ESD 이벤트의 적어도 10%의 지속 시간 동안에 상기 NMOS 트랜지스터와 상기 출력 단자 사이에 위치한 회로 노드에서의 전압을 실질적으로 트랙킹하는 전압을 상기 NMOS 트랜지스터의 제어 전극에 인가하는 단계를 포함하고, 상기 NMOS 트랜지스터는 상기 적어도 10%의 지속 시간 동안에 상기 저항성 소자들을 통한 전류 경로를 제공하는 방법.
출력 단자와,

상기 출력 단자에 결합되는 제1 단자와 제2 단자를 구비하는 저항성 소자와,

상기 제1 저항성 소자의 제2 단자에 결합되는 제1 전류 전극과, 제1 전원에 결합되는 제2 전류 전극과, 제어 전극을 구비하는 트랜지스터를 포함하고,

ESD 이벤트의 적어도 15%의 지속 시간 동안에 상기 트랜지스터는 상기 저항성 소자를 통해서 상기 출력 단자로부터 전류 경로를 제공하는 ESD 회로.
출력 단자와,

제1 전원에 결합되는 제1 단자와 제2 단자를 구비하는 저항성 소자와,

상기 출력 단자에 결합되는 제1 전류 전극과, 상기 저항성 소자의 제2 단자에 결합되는 제2 전류 전극과, 제어 전극을 구비하는 트랜지스터를 포함하고,

ESD 이벤트의 적어도 15%의 지속 시간 동안에 상기 트랜지스터는 상기 저항성 소자를 통해서 상기 출력 단자로부터 전류 경로를 제공하는 ESD 회로.
출력 단자와,

상기 출력 단자에 결합되는 제1 단자와 제2 단자를 구비하는 저항성 소자와,

상기 저항성 소자의 제2 단자에 결합되는 제1 전류 전극과, 제1 전압 공급 노드에 결합되는 제2 전류 전극과, 제어 전극을 구비하는 트랜지스터와,

상기 저항성 소자의 제2 단자에 결합되는 제1 단자와, 제2 전압 공급 노드에 결합되는 제2 단자를 구비하는 제1 다이오드

를 포함하는 ESD 회로.
저항성 소자를 통해서 출력 단자에 결합되는 제1 전류 전극과, 제1 전압 공급 노드에 결합되는 제2 전류 전극과, 제어 전극을 구비하는 NMOS 트랜지스터에 대한 ESD 보호를 제공하는 방법으로서,

ESD 이벤트 동안에 상기 출력 단자로부터, 제1 다이오드와, 제2 전압 공급 노드와, 상기 제1 및 제2 전원 사이에 결합되는 레일 클램프(rail clamp)를 통한 상기 제1 전압 공급 노드로의 주 전류 경로를 통해서 전류를 제공하는 단계와,

상기 ESD 이벤트 동안에 상기 출력 단자로부터, 상기 저항성 소자와, 제2 다이오드와, 상기 제2 전압 공급 노드와, 상기 레일 클램프를 통한 상기 제1 공급 전압원으로의 제2 전류 경로를 통해서 전류를 제공하는 단계

를 포함하는 방법.
출력 단자와,

상기 출력 단자에 결합되는 제1 단자와 제2 단자를 구비하는 저항성 소자와,

상기 저항성 소자의 제2 단자에 결합되는 제1 전류 전극과, 제1 전압 공급 노드에 결합되는 제2 전류 전극과, 제어 전극을 구비하는 트랜지스터와,

상기 제1 전압 공급 노드와 제2 전압 공급 노드에 결합되는 레일 클램프와,

ESD 이벤트 동안 상기 출력 단자로부터 제1 다이오드, 상기 제2 전압 공급 노드 및 상기 레일 클램프를 통한 상기 제1 전원으로의 주 전류 경로를 제공하는 수단과,

ESD 이벤트 동안 상기 출력 단자로부터 상기 저항성 소자와, 제2 다이오드와, 상기 제2 전압 공급 노드와 상기 레일 클램프를 통한 상기 제1 전압 공급 노드로의 제2 전류 경로를 제공하는 수단을 포함하는 ESD 회로.