CN100517895C - 静电放电电路及其方法 - Google Patents

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Abstract

提供了一种ESD保护电路(81)和用于提供ESD保护的方法。在某些实施例中，会被ESD损坏的N沟道晶体管(24)被选择性地接通和进行传导。接通N沟道晶体管(24)的目的是使N沟道晶体管(24)的Vt1达到最大值。Vt1是在其上首次出现N沟道晶体管(24)的寄生双极动作的漏极-源极电压点。在某些实施例中，该ESD保护电路(81)包括二极管(64)，其提供从I/O焊盘31到第一电源节点(76)的额外电流路径。

Description

静电放电电路及其方法
技术领域
本发明总的来说涉及电路，并且更为具体的说，涉及用于在静电放电期间降低对集成电路的潜在损害的电路和方法。
背景技术
当承受高于集成电路的设计电压的电压的时候，该集成电路可能被损坏。来源于比如机械芯片外壳、塑料芯片存储设备乃至人这样的来源的静电放电(“ESD”)可以产生常常大于该集成电路的设计电压几倍的电压。例如，典型的人体可以提供高达4千伏的静电放电。对于工作在，例如小于5V(伏)电压的集成电路，如此大小的静电放电是破坏性的。
为了保护内部电路免受高电压，或者ESD事件，通常在该集成电路的内部电路和输入/输出(“I/O”)引脚之间使用保护电路。一种可能在ESD事件期间引起电路故障的机制是被称为“双极急速返回”的现象。
图1以部分示意图形式和部分截面图举例说明按照现有技术的N沟道金属氧化物半导体(MOS)晶体管和固有寄生双极晶体管。
如图1举例说明的，NPN双极器件被形成在p衬底中，该p衬底具有连接到源极的发射极、连接到漏极的集电极和连接到N沟道MOS(NMOS)晶体管的衬底的基极。在图1中，举例说明的衬底结和源极通过连接到I/O焊盘的漏极连接到地。示出的I/O焊盘接收肯定的ESD事件。
在双极急速返回(snapback)期间，由连接到I/O焊盘的n+扩散(集电极)和连接到地的n+扩散(发射极)形成的寄生双极器件，利用自偏压的机械装置，可以传导大量的ESD放电电流通过标记“Rsub”的固有衬底阻抗。因此在其中生成雪崩产生的电子空穴对的集电极-基极(即，n+漏极到p衬底)接合处的雪崩击穿造成自偏置。雪崩产生源被在图1中大略地示出为电流源Igen，其代表衬底(空穴)电流。从这个结果产生的该空穴通过固有衬底阻抗朝着衬底结的方向迁移，从而在接近该晶体管的衬底电位上产生局部升高。一旦这个电位大致超过0.7V，其足以正向偏置该寄生设备的基-发射结(即，n+至p衬底)，从而接通该设备。在其上首次出现寄生双极动作的漏极对源极电压和漏极电流点被称作(Vt1，It1)。通常，固有地包含在例如，输出缓冲器的N沟道MOS设备中的双极器件是对急速返回最敏感的。这个寄生设备经常是在遭受ESD事件的电路中的故障点。
一种减轻这个寄生双极问题的公知的方法是增加在N沟道MOS晶体管的漏极和输出管脚之间连接的镇流电阻。通过经由NMOS晶体管(或者形成单个NMOS晶体管的若干指状物)平等地分配所有的放电电流，如果在电路中发生双极传导，这种方法有助于确保某些ESD保护的另外的方法。添加该镇流电阻，以确保在另一个集电极-发射极电压Vt2的故障点大于其中电流开始流入寄生双极晶体管的集电极-发射极电压Vt1。在Vt1和Vt2之间的相互关系在图2中举例说明。
图2举例说明图1的N沟道晶体管的漏电流对比漏电压的示意图。图2示出二个特性曲线。一个特性曲线举例说明用于典型的非硅化物技术的漏电流对比漏极-源极电压，并且另一个特性曲线举例说明用于典型的硅化物技术的漏电流对比漏极-源极电压。当若干NMOS晶体管(或者形成的单个NMOS晶体管的若干指状物)起寄生双极器件的作用的时候，上述的设备依靠该固有寄生双极晶体管的“急速返回”电流-电压特性。如上所述，电流开始以某个集电极-发射极电压Vt1流过双极晶体管。此后，当电流提高时，集电极-发射极电压降低，从Vt1“急速返回”。当漏电压提高时，该趋向反转，当电流也上升时，引起集电极-发射极电压上升。最终，该双极晶体管在另一特定的集电极-发射极电压Vt2上失效。在典型的非硅化物技术中，由于由晶体管呈现的通导电阻非常高(即，在图2中的线的斜度是较平缓的)，Vt2通常大于Vt1。在典型的硅化物技术中，Vt2通常小于Vt1，这是由于该硅化物源极/漏极扩散作用以降低该设备实际的串联电阻(即，在图2中的线的斜度更加陡峭)。在任一技术中，可以通过以镇流电阻的形式增加串联电阻来控制Vt2大于Vt1。这保证第一NMOS晶体管(或者NMOS晶体管的指状物)不会在小于第二NMOS晶体管接通的电压的电压上损坏。这又保证完整设备的故障电流是其独立部件的总和，而不是其急速反回的第一分段的故障电流。该故障电流是在图2中示出的第二击穿电流It2。在一个ESD事件或者将引起该设备其他的永久性损坏的期间，不能超过It2的值。因此，用于增加镇流电阻的激励最大化从给定的晶体管中获得的It2的总量。通常，It2取决于特定技术的特定制造参数，并且根据技术的不同而变化。
对于每个新产生的技术，半导体技术规格的总趋势是降低It2。这起因于若干因素，诸如浅的、硅化物源极漏极结的使用和在重掺杂的p+衬底上外延层的使用。除了在多指状物设备中推动差的宽度规则之外，硅化物层也耗费该结深度的大部分，已知该结深度降低二次击穿故障电流阈值(It2)。Epi衬底呈现非常低的衬底阻抗，其允许遍及整个码片该衬底电位被紧密耦合到地。虽然这是用于避免闭锁所希望的，其严重地妨碍寄生双极动作，这是因为变得难以均匀地启动和维持双极动作。
发明内容
根据本发明第一方面，提供一种具有ESD保护的输出电路，包括：输出端子；要被保护以免受ESD影响的晶体管，该晶体管具有第一电流电极、连接到第一电压供应源的第二电流电极、以及控制电极；第一电阻性元件，其具有连接到输出端子的第一端子，和连接到晶体管的第一电流电极的第二端子；和偏置电路，其被连接到晶体管的控制电极，其中，在ESD事件的至少百分之十的持续时间期间，该偏置电路施加电压给晶体管的控制电极，该电压近似等于设置在晶体管的第一电流电极和输出端子之间的电路节点上的电压。
根据本发明第二方面，提供一种具有ESD保护的输出电路，其包括：输出端子；要被保护以免受ESD影响的晶体管，该晶体管具有连接到输出端子的第一电流电极、第二电流电极和控制电极；第一电阻性元件，其具有连接到晶体管的第二电流电极的第一端子，和连接到第一电压供应源的第二端子；和偏置电路，其被连接到晶体管的控制电极，其中，在ESD事件的至少百分之十的持续时间期间，该偏置电路施加电压给晶体管的控制电极，该电压近似等于设置在晶体管的第一电流电极和输出端子之间的电路节点上的电压。
根据本发明第三方面，提供一种用于对NMOS晶体管提供ESD保护的方法，该NMOS晶体管具有经由电阻性元件连接到输出端子的第一电流电极、第二电流电极和控制电极，其包括：检测ESD事件的出现；和响应于检测ESD事件的出现，在ESD事件的至少百分之十的持续时间期间，给NMOS晶体管的控制电极施加电压，该电压近似等于设置在NMOS晶体管和输出端子之间的电路节点上的电压，并且其中在ESD事件的至少百分之十的持续时间期间，NMOS晶体管提供通过该电阻性元件的电流路径。
根据本发明第四方面，提供一种用于对NMOS晶体管提供ESD保护的方法，该NMOS晶体管具有连接到输出端子的第一电流电极、经由电阻性元件连接到电源电压的第二电流电极和控制电极，其包括：检测ESD事件的出现；和响应于检测ESD事件的出现，在ESD事件的至少百分之十的持续时间期间，给NMOS晶体管的控制电极施加电压，该电压近似等于设置在NMOS晶体管和输出端子之间的电路节点上的电压，并且其中在ESD事件的至少百分之十的持续时间期间，NMOS晶体管提供通过该电阻性元件的电流路径。
根据本发明第五方面，提供一种具有ESD保护的输出电路，其包括：输出端子；电阻性元件，其具有连接到输出端子的第一端子和第二端子；和要被保护以免受ESD影响的晶体管，该晶体管具有连接到电阻性元件的第二端子的第一电流电极、连接到第一电压供应源的第二电流电极、和控制电极，其中在ESD事件的至少百分之五十的持续时间期间，该晶体管提供从输出端子通过该电阻性元件的电流路径。
根据本发明第六方面，提供一种具有ESD保护的输出电路，其包括：输出端子；电阻性元件，其具有连接到第一电压供应源的第二端子和第一端子；和要被保护以免受ESD影响的晶体管，该晶体管具有连接到输出端子的第一电流电极、连接到电阻性元件的第一端子的第二电流电极、和控制电极，其中在ESD事件的至少百分之五十的持续时间期间，该晶体管提供从输出端子通过电阻性元件的电流路径。
附图说明
本发明通过范例举例说明，并且不受伴随的附图的限制，其中相同的参考数字表示类似的单元，并且其中：
图1以部分示意图形式和部分截面图举例说明按照现有技术的N沟道MOS晶体管和固有寄生双极晶体管；
图2举例说明图1的N沟道MOS晶体管的漏电流对比漏电压的示意图；
图3以部分示意图形式和部分截面图举例说明按照本发明的ESD电路；
图4以示意图形式举例说明按照本发明的具有ESD保护的电路；
图5以图表形式举例说明在用于多个电路结构的Vt1和Vgate之间的相互关系；
图6以图表形式举例说明在用于多个处理的Vt1和阻抗之间的相互关系；和
图7以表格形式举例说明在用于多个ESD电流路径的I/O焊盘31、节点80和节点74上的电压之间的相互关系。
本领域普通技术人员应该认可，为简单和清楚说明起见，在附图中示出的单元不需要被按比例绘制。例如，在附图中一些单元的尺寸可以被相对于其他的单元放大，以帮助提高本发明实施例的理解。
具体实施方式
虽然在下面将会详细描述本发明的若干实施例，本发明的所有的实施例的共同之处在于用于最大化保护N沟道晶体管的Vt1的效果的ESD保护电路和方法。本发明以先进的半导体技术制止双极急速返回，其中一旦已经超出Vt1(即，Vt2＝Vt1)，该设备几乎瞬间出现损坏。对于这些设备，一旦其已经出现，不足以改善双极急速返回的影响，因为呈现非常低的故障电流值It2。相反地，对于这些技术，所希望的是完全地避免急速返回，并且必须小心操作去提高Vt1的有效值，使得在ESD放电期间，该输出缓冲器NMOS设备不会急速返回。这显著地不同于现有的方法，其在通过诸如镇流的公知技术急速返回之后，设法控制寄生双极动作。
图3举例说明具有ESD保护的输出缓冲器电路，其是集成电路(IC)10的一部分。在图3中举例说明的本发明的实施例中，偏置电路12被连接到N沟道晶体管24的控制电极20，并且被连接到晶体管24的漏极16，该偏置电路12接收来自在IC 10上的其他逻辑电路的信号。输出端子(例如，I/O焊盘31)能够被外部地连接到IC 10，因此可以被连接到外部ESD源32。在本发明的某些实施例中，I/O焊盘31被通过电阻Rd 28连接到漏极16。在另外的实施例中，不使用电阻Rd 28，并且I/O焊盘31被连接到漏极16。电阻Rs 26具有连接到第一供电电压的第一端子和连接到晶体管24的源极18的第二端子。在另外的实施例中，不使用电阻Rs 26，并且第一供电电压被连接到晶体管24的源极18。
N沟道晶体管24包括栅极区20、漏极区16和源极区18。层19是栅极区20的一部分，并且是氧化物绝缘层。在某些实施例中，形成覆盖电阻结22的硅化物层15到晶体管24的主体，形成覆盖源极18的硅化物层21，形成覆盖漏极16的硅化物层17，和形成覆盖栅极20的硅化物层13。N沟道晶体管24包括寄生双极晶体管14、电流源Igen和固有衬底阻抗Rsub。
图4举例说明按照本发明实施例的具有ESD保护的电路。电路81包括连接到第一供电电压(例如，VSS)的节点76和连接到第二供电电压(例如，VDD)的节点74。二极管72具有连接到第二供电电压的第一端子和连接到第一供电电压的第二端子。ESD轨夹(rail clamp)70被连接到第一和第二供电电压两者。ESD轨夹70包含触发电路73和N沟道晶体管75。晶体管75具有连接到第二供电电压的第一电流电极、连接到第一电源的第二电流电极和连接到节点79的控制电极。触发电路73被连接到第一和第二供电电压两者，并且在节点79上提供输出信号。二极管66具有连接到第二供电电压的第一端子，和连接到I/O焊盘31和二极管68的第一端子两者的第二端子。二极管68的第二端子被连接到第一供电电压。
仍然参考图4，P沟道晶体管62具有连接到第二供电电压的第一电流电极，具有连接到I/O焊盘31的第二电流电极，和从在IC 10上的其他逻辑电路(未示出)接收输入信号的控制电极。P沟道晶体管54具有连接到其自己的主体、I/O焊盘31和电阻Rd 28的第一端子的第一电流电极。晶体管54具有连接到节点55和P沟道晶体管56的控制电极和电阻60的第一端子的第二电流电极。晶体管54的控制电极被连接到第二供电电压。节点80被连接到电阻Rd 28的第二端子、P沟道晶体管52的第一电流电极、N沟道晶体管24的第一电流电极和二极管64的第二端子。二极管64的第一端子被连接到第二供电电压。晶体管24的第二电流电极被连接到电阻Rs 26的第一端子。电阻Rs 26的第二端子被连接到该第一供电电压。节点82被连接到晶体管24的控制电极、晶体管52的第二电流电极和传输门50的输出端。传输门50的输入端被连接到在IC 10上的其他的逻辑电路(未示出)。传输门50的N沟道控制输入端被连接到晶体管52的控制电极、P沟道晶体管56的第二电流电极和N沟道晶体管58的第一电流电极。传输门50的P沟道控制输入端被连接到晶体管56和58的控制电极，以及电阻60的第一端子。电阻60的第二端子被连接到第一供电电压。晶体管56的第一电流电极被连接到第二供电电压。晶体管58的第二电流电极被连接到第一供电电压。ESD事件检测电路43包括P沟道晶体管54。开关电路44包括晶体管52、56和58，传输门50和电阻60。偏置电路12包括ESD事件检测电路43和开关电路44两者。
虽然已经使用了术语“电阻”，应明白，在图4中举例说明的该电阻实际上是可以以任何方式实现的电阻性的单元，包括使用晶体管或者任何其他适宜的器件。
ESD轨夹70在图4中示出为有源的箝位电路，并且当由触发电路73检测到ESD事件的时候，用于在第一和第二电源节点76和74之间提供ESD放电路径。由触发电路73控制的N沟道晶体管75起在第一和第二电源节点76和74之间的主ESD电流分流器件的作用。在本发明的另外的实施例中，ESD轨夹70可以被与在图4示出的相比较不同地配置。在本发明的某些实施例中，不使用传输门50，并且在IC 10上的其他的逻辑电路更直接地连接到节点82。注意到，电路节点80被设置在晶体管24的漏极16(参见图3)和电阻Rd 28的第二端子之间。在本发明的某些实施例中，Rd 28的阻抗是零，而在本发明的另外的实施例中，Rs 26的阻抗是零。偏置电路12可以以各式各样的方法实现。对于电路81的某些实施例，可以不必使用二极管64。在电路81的其他实施例中，可以不必使用偏置电路12和电阻Rs 26。
现在将描述在图4中举例说明的电路81的操作。在ESD事件作用在I/O焊盘31上期间，其相对于第一供电电压(节点76)引起过度的正电压，电路81通过二极管66、节点74、ESD轨夹70和节点76提供从I/O焊盘31到节点76的第一(主要)ESD电流路径(路径1)。该ESD电流的大部分可能超过4.0A(安培)峰值电流，其典型地沿这个路径而行。因此，沿着路径1使用大规模有源器件，以确保沿着该路径尽可能低的总阻抗。例如，在ESD轨夹70中的二极管66和N沟道晶体管75典型地可以制造为非常低的通导电阻的大小，使得在ESD事件期间，I/O焊盘达到8.0V的峰值电压，并且节点74达到4.76V的峰值电压。在二极管66上总的压降是正常的0.7V正向偏置二极管压降加上当时阻抗(IR)压降。在当前的集成电路中，很难实现具有小于大约0.67欧姆阻抗的二极管66。因此，对于4.0A峰值ESD电流，在二极管66两端存在0.7V二极管压降加上大约2.54V IR压降。对于利用二极管66和ESD轨夹70用于ESD保护的集成电路，典型地在二极管66两端出现沿着路径1的总压降的大约一半。在此处描述的本发明的某些实施例中，也提供二个辅助的ESD电流路径，路径2和路径3。第二ESD电流路径(路径2)是通过电阻Rd 28、N沟道晶体管24、电阻Rs 26和节点76从I/O焊盘31到节点76的。第三ESD电流路径(路径3)是通过电阻Rd 28、二极管64、节点74、ESD轨夹70和节点76从I/O焊盘31到节点76的。虽然路径2和路径3两者在分流在I/O焊盘31和节点76之间的ESD电流的方面增大了主ESD电流路径(路径1)，对于本发明的某些实施例，它们的意图不是显著地降低通过路径1的电流，或者沿着路径1的累积压降。相反地，对于某些实施例它们的意图是重新分布ESD电流的很小部分，使其沿着路径1，并且迫使这个电流在或者电阻Rd 28、Rs 26两端或者这两者两端。如将在下面进行描述的，在这些电阻上产生的IR压降提高I/O焊盘电压，在该I/O焊盘电压上上晶体管24达到急速返回，并且遭受永久性ESD破坏。因此，在N沟道晶体管24被破坏之前，甚至更高的ESD电流可以沿着路径1通过。
接下来将描述与路径2有关的电路。在如上所述的ESD事件期间，偏置电路12在N沟道晶体管24的栅极上提供偏压。ESD电流经由二极管66沿着路径1流动，确保在I/O焊盘31和节点74之间很大的电位差。如果I/O焊盘电压超过在节点74上大于P沟道晶体管阈值电压的电压，P沟道晶体管54将被接通，并且用于提升节点55到I/O焊盘电压。电阻60的电阻足够使得一旦P沟道晶体管54被接通，其可以容易地提升节点55到接近I/O焊盘电压。P沟道晶体管56和N沟道晶体管58形成CMOS反相器，使得当节点55被提升到I/O焊盘电压的时候，P沟道晶体管52的栅极端子被拉到接近第一供电电压。这接通P沟道晶体管52，然后其将节点82拉到与节点80近似相同的电压。以这样的方式，在ESD事件期间，偏置电路12在N沟道晶体管24的栅极上提供偏压，其基本上等于在节点80上的偏压。节点80也是N沟道晶体管24的漏极端子。因此，在由ESD事件检测电路43检测的ESD事件期间，晶体管24被偏置使得其栅电压(Vgate)近似等于其漏电压(Vdrain)。偏置电路12还包括传输门50，其起分隔N沟道晶体管24的栅极与在IC 10上的其他逻辑电路的作用，这些在IC 10上的其他逻辑电路在ESD事件期间可能妨碍偏置电路12的操作。假定在ESD事件期间，不存在偏置电路12，在IC 10上的其他的逻辑电路可以在节点76的电压上或附近保持或者电容性地连接晶体管24的栅极。但是，这不是电路81的本身需要的功能。在IC 10的正常供电操作期间，偏置电路12将不会妨碍电路81的正常操作。因为在正常电路操作期间，I/O焊盘电压典型地仅仅在节点76和74上的电压之间摆动，除在ESD事件期间之外，P沟道晶体管54应该永不接通。因此，在所有正常电路操作期间，节点55应该保持在节点76的电位上或附近。这确保P沟道晶体管52保持截止。此外，根据用于正常操作的需要，传输门50被接通以将N沟道晶体管24的栅极连接到在IC 10上的其他逻辑电路。
图5是用于本发明一个实施例的测量数据的图，其示出用于N沟道晶体管24的Vt1如何随Vgate的函数而变化。示出的Vt1数据用于二个示例的处理技术，处理A和处理B。其示出，对于两个处理，当Vgate从0V升高时，Vt1从在Vgate＝0V上的大约8V的初始值下降到在中间Vgate偏置条件的大约6V的最小值，然后在Vgate≈Vdrain偏置条件上再次上升到更高的电平。注意到，在处理A中，在Vgate≈Vdrain上，Vt1大约比在Vgate＝0V上的Vt1高1.0V。另一方面，关于处理B，在Vgate≈Vdrain≈7.4V上，Vt1大约比在Vgate＝0V上的Vt1低0.6V。因此，很明显，ESD电路仅将N沟道晶体管24的栅极偏置到Vgate≈Vdrain，在与Vgate＝0V偏置相比的时候，不总是保证在Vt1方面的增加。实际上，对于处理B，如果电阻Rd 28和Rs 26两者都被设置为零欧姆，在图4中出现的偏置电路12将有可能降低用于N沟道晶体管24的Vt1。在这里描述的本发明实施例的一个优点是，在晶体管24上由偏置电路12与或者Rd 28或者Rs 26，或者两个电阻结合沿着路径2产生的Vgate≈Vdrain偏置条件产生用于晶体管24更高的“有效”Vt1。用于晶体管24有效的Vt1被定义为I/O焊盘31电压，在其上N沟道晶体管24局部地达到其“固有”(漏极-源极)Vt1阈值。可以表明，用于晶体管24有效的Vt1等于固有Vt1加上在电阻Rd 28和Rs 26两端的任意IR压降的总和。因此，在ESD事件期间，通过充分地将N沟道晶体管24接通到Vgate≈Vdrain偏置，和通过添加Rd 28或者Rs 26，或者两个电阻与这个晶体管24串联，在要保护的晶体管中对应于急速返回(故障)的I/O焊盘电压升高。虽然没有在图5中示出，在某些处理技术中，在Vt1方面略微进一步升高被视为Vgate，被偏置到大于Vdrain的电压。但是，由于涉及在ESD事件期间由于过度施加电压有关破坏晶体管24栅极氧化，Vgate通常被限制为在几伏Vdrain内的值。在本发明的某些实施例中，偏置电路12可以在晶体管24上产生Vgate＞Vdrai的偏置条件。
在图6中，对于本发明的某些实施例，借助于Vgate＝Vdrain偏置条件测量的Vt1数据被显示为附加的漏极侧(在图4中的Rd 28)，或者源极侧(在图4中的Rs 26)串联电阻的函数。示出的阻抗值对应于1微米沟道宽度的N沟道晶体管24。对于宽的晶体管，这些阻抗值可以除以晶体管沟道宽度，以获得实现相同的Vt1性能必要的阻抗值。在图6绘制了四个特性曲线。首先将描述特性曲线92，也标注为“Rd，有效的”。这个特性曲线示出当漏极侧电阻Rd 28的大小从0欧姆提高时，在有效Vt1方面的提高。在这种情况下，电阻Rs 26被假定等于零欧姆。看到有效的Vt1从Rd＝0欧姆的7.4V升高至Rd＝1250欧姆的9.7V。在图6中，可以看到也标注为“Rd，固有的”的特性曲线94是水平的。这个特性曲线绘制用于N沟道晶体管24的固有的Vt1，其可以被在该设备的漏极和源极端子之间测量。可以看到，该固有的Vt1对于所有Rd 28的电阻值恒定在7.4V上。通过比较特性曲线92与特性曲线94，可以看到，在有效的Vt1中，改善可以完全归因于在ESD事件期间在电阻Rd 28上的IR压降。对于本发明的这个实施例，很明显，通过选择用于在0欧姆和1250欧姆之间的Rd的相应值，可以实现在7.4V和9.8V之间的任意有效的Vt1目标。
现在将描述特性曲线91，也被标注为“Rs，有效的”。这个特性曲线示出当信源侧电阻Rs的大小从0欧姆提高时，在有效Vt1方面的提高。在这种情况下，电阻Rd 28被假定等于零欧姆。看到有效Vt1从Rs＝0欧姆的7.4V升高至Rs＝1250欧姆的11.2V。与特性曲线94形成对比，也标注为“Rs，固有的”的特性曲线93不是水平的，但是呈现从在Rs＝0欧姆的7.4V上升至在Rs＝1250欧姆的8.3V。在用于晶体管的固有Vt1中随着Rs阻抗上升的上升是由于寄生NPN双极晶体管的去偏置。由于N沟道晶体管24衬底被直接地连接到节点76，而源极经由电阻Rs 26连接到节点76，任意流过Rs的路径2电流将用来升高晶体管的源极电位到高于衬底电位。这在晶体管源极衬底结上生成反向偏压。由于N沟道晶体管24的源极也是固有寄生NPN双极晶体管的发射极，该NPN的发射极基极结也是反向偏置的。这制止寄生NPN急速返回，如以前描述的，是通过这个发射极基极结的正向的偏置进行的。用于N沟道晶体管24的固有Vt1提高，因为产生更高的雪崩电流(Igen)，因此，在局部衬底电位被充分地提升到该双极晶体管的发射极基极结的正向偏压之前，需要的漏电压更大。在Rs 26上的IR压降对该双极晶体管发射极基极结提供一些反向的偏置，从而制止急速返回。如可以从特性曲线91和特性曲线93看到的，源极侧电阻(Rs 26)以二种方法提高用于晶体管24的有效Vt1。首先，由于在电阻Rs 26上的IR压降，存在的有效Vt1升高。其次，由于在NPN双极晶体管上的去偏置效应，存在的固有Vt1升高。如可以在图6中看到的，由于这二个效果的组合，当对于本发明的某些实施例将给定值的阻抗被置在N沟道晶体管24的源极侧上，而不是设置在漏极侧上的时候，有效的Vt1中存在更大的升高。但是，两个电阻都有效用于提高有效Vt1值。对于本发明的这个实施例，很明显，通过选择在0欧姆和1250欧姆之间的Rs的对应值，可以实现在7.4V和11.2V之间的任意有效的Vt1目标。
本发明的一个实施例包括偏置电路12，其提供Vgate≈Vdrain偏置条件给在图4中的N沟道晶体管24，以确保在ESD事件期间有效的MOSFET电流流过这个设备24。此外，添加Rd 28或者Rs 26，或者两个沿着ESD电流路径2与晶体管24串联。在ESD事件期间，这些元件的组合显著地提高用于晶体管24的有效Vt1。由于假定对于晶体管24Vt2＝Vt1，最大化Vt1也大大地提高晶体管的ESD故障电压。虽然已经以先前的方法使用漏极侧ESD电阻用于ESD保护，这些电阻典型地仅仅已经被用作镇流电阻，以在双极急速返回之后，确保流经晶体管24的引导宽度的均衡的双极电流。在这里描述的发明中，目标是提高晶体管24的有效Vt1，使得在ESD事件期间，可以完全地避免急速返回。
在大多数情况下，在图4中任意与晶体管24串联添加的源极或者漏极侧阻抗对正常的I/O电路电气性能具有负面影响。因此，模拟可用于比较ESD改善对比给定的Rd或者Rs阻抗值的电气性能老化权衡。在大多数情况下，某些阻抗可以容许，以便在I/O焊盘31上实现提高的ESD强度。本发明的所有实施例的重要的优点是ESD电路可以被类似SPICE的标准电路模拟工具容易地模拟。现有技术电路依赖于在ESD事件期间晶体管24的寄生双极急速返回，其很难借助于SPICE模拟。
下面将解释与路径3有关的ESD电路。如上所述，在ESD事件期间，在图4中沿着路径2通过电阻Rd 28的任意电流在该电阻上产生IR压降，且因此，用于N沟道晶体管24的有效Vt1升高。二极管64提供使ESD电流经由电流路径3通过电阻Rd 28的另一装置。这个附加的电流在电阻Rd 28上产生另外的IR压降，且因此，在用于N沟道晶体管24的有效Vt1中产生进一步升高。即使在ESD事件期间电流路径2被阻断(例如，除去偏置电路12和晶体管24关闭)，与二极管64串联的电阻Rd 28可以在其固有Vt1值上，提供用于N沟道晶体管24的有效Vt1的显著升高。如先前描述的，在典型的4.0A ESD事件期间，I/O焊盘31可以达到8.0V，并且节点74可以达到4.76V。由于很高的电流流过作为主ESD电流路径(路径1)的一部分的这个设备，这个在I/O焊盘31和节点74之间3.24V的电位差来源于在二极管66上的压降。因此，在这些偏置条件之下，二极管64将是正向偏压，并且如果节点80被升高到超过二极管正向电压(近似0.7V)的电压，引导电流高于节点74。因此，如果节点80被升高到5.46V以上，二极管64将是正向偏压，并且接通路径3。这个电流在电阻Rd 28上产生IR压降，因此，用于N沟道晶体管24的有效Vt1升高。
在用于本发明某些实施例的N沟道晶体管24的有效Vt1上与路径2和路径3有关的电路的影响被借助于在图7的表中示出的SPICE模拟数据来证明。所有的模拟是相对于接地节点76假定4.0A峰值电流正的ESD事件作用于I/O焊盘31来执行的。对于所有的模拟，二极管66有效周长被设置为300微米，二极管64有效周长被设置为30微米，轨夹N沟道晶体管75沟道宽度被设置为2920微米，N沟道晶体管24沟道宽度被设置为150微米，并且Rd被设置为4欧姆。此外，对于所有的模拟，Rs被设置为0欧姆。在图7中，在电路81中的三个节点，I/O焊盘31、节点80和节点74上模拟的峰值电压被列出用于四个不同的ESD电路结构或者情况。在情况1下，仅仅主ESD电流路径(路径1)用于引导ESD电流。这假定二极管64和偏置电路12被从在图4中的电路81除去。在情况2下，仅仅路径1和路径2用于引导ESD电流。这假定二极管64被从电路81除去。在情况3下，仅仅路径1和路径3用于引导ESD电流。这假定偏置电路12被从电路81除去。在情况4下，所有的三个路径，路径1、路径2和路径3用于引导ESD电流。
下面将首先讨论用于情况1的数据。在情况1中，I/O焊盘31和节点74的电压分别是8V和4.76V。由于没有电流流过晶体管24，在节点80上的电压是8V，其与I/O焊盘31是相同的。注意到，完整的I/O焊盘电压(8V)被施加在晶体管24上。在图5中，其示出对于Vgate＝0V，用于晶体管24的Vt1大约是8V。因此，在情况1下，晶体管24恰好被在其ESD故障阈值偏置。
在情况2下，I/O焊盘31、节点80和节点74的电压分别是7.6V、6.56V和4.48V。比较这个数据与情况1，可以看出，当在I/O焊盘31上的电压降低0.4V时，在节点80上的电压降低1.44V。因此，晶体管24被低于其故障阈值偏置1.44V，并且显著地更高的ESD电流将是升高I/O焊盘31到用于晶体管24的有效Vt1所必需的。很明显，偏置电路12、电阻Rd 28和晶体管24(沿着路径2的设备)降低晶体管24的有效Vt1。
在情况3下，I/O焊盘31、节点80和节点74的电压分别是7.87V、7.03V和4.73V。比较这个数据与情况1，可以看出，当I/O焊盘31的压降仅仅是0.13V时，在节点80上的电压是0.97V。因此，晶体管24被低于其故障阈值偏置0.97V，并且显著地更高的ESD电流将是升高I/O焊盘31到用于晶体管24的有效Vt1所必需的。很明显，二极管64和电阻Rd 28(沿着路径3的一部分的设备)降低晶体管34的有效Vt1。
在情况4下，I/焊盘31、节点80和节点74的电压分别是7.56V、6.2V和4.48V。比较这个数据与情况1，可以看出，当在I/O焊盘31上的电压降低0.44V时，在节点80上的电压降低1.8V。因此，晶体管24被低于其故障阈值偏置1.8V，并且显著地更高的ESD电流将是升高I/O焊盘31到用于晶体管24的有效Vt1所必需的。很明显，偏置电路12、电阻Rd 28和晶体管24(沿着路径2的设备)连同二极管64(沿着路径3的一部分的设备)一起工作，以降低晶体管24的有效Vt1。
根据在图7中的数据，可以看出，虽然两个路径2和路径3在分流在I/O焊盘31和节点76之间的ESD电流方面增大了主ESD电流路径(路径1)，这二个辅助的电流路径没有显著地降低在I/O焊盘31上的峰值电压。在本发明的某些实施例中，两个路径2和路径3的意图是重新分布已经沿着路径1流动的ESD电流的很小部分，并且将这个电流强加在电阻Rd 28上。在这个电阻上产生的IR压降降低了在节点80上的电压，且因此，提高I/O焊盘电压，在该I/O焊盘电压上晶体管24达到急速返回，并且遭受永久性ESD损坏。因此，在N沟道晶体管24被损坏之前，甚至更高的ESD电流可以沿着路径1通过。
对于所有在图7中示出的示例性模拟数据，假定Rs 26被设置为0欧姆。如果在这些模拟中Rs 26是非零的，在这个电阻上产生的IR压降提高在N沟道晶体管24的源极端子上的电压(节点76)高于地。这降低在晶体管24上的漏极与源极电位差。此外，由于晶体管24的源极被升高高于其接地的衬底，由于先前描述的双极急速返回抑制效应，用于晶体管24的固有Vt1被提高。
在本发明的一个实施例中，在图4中，偏置电路12可以被与非零的电阻Rd 28结合实现，同时电阻Rs 26被设置为0欧姆，并且二极管64被除去。在本发明的作为选择的实施例中，偏置电路12可以被与非零的电阻Rd 26结合实现，同时电阻Rd28被设置为0欧姆，并且二极管64被除去。在本发明的另外的实施例中，二极管64可以被与非零的电阻Rd 28结合实现，同时电阻Rs 26被设置为0欧姆，并且偏置电路12被除去。此外，以上列出的三个实施例的任何一个可以以任何的组合使用。
在本发明的某些实施例中，在图4中偏置电路12的目的是在检测的ESD事件期间在晶体管24上提供Vgate≈Vdrain偏置条件。本领域技术人员将会认识到，偏置电路12可以以各式各样的电路结构实现。作为例子，可以通过除去P沟道晶体管54和在ESD轨夹电路70中连接节点55到节点79改动ESD事件检测电路43。偏置电路12因而将只依赖在ESD轨夹70中的触发电路73去检测ESD事件。在本发明的另外的实施例中，偏置电路12的目的是在检测的ESD事件期间在晶体管24上提供Vgate＞Vdrain偏置条件。在图4中，可以容易地通过从节点80断开P沟道晶体管52的第一电流电极和连接其到I/O焊盘31来改动偏置电路12，用于产生Vgate＞Vdrain偏置条件。借助于在图4中对偏置电路12的这种改进，在ESD事件期间，通过等于在电阻Rd 28上的IR压降的数量将Vgate拉到比Vdrain更高。各式各样的电路结构可用于实现本发明。
对于其中Rd 28的阻抗是非零的电路81的实施例，在ESD事件的持续时间的至少10％期间，该偏置电路12给晶体管24的控制电极施加近似相等的电压，或者大体上包含地跟踪在设置在晶体管24的第一电流电极和电阻Rd 28的第二端子之间的电路节点80的电压。对于另外的实施例，百分比至少是50％，而不是至少10％。
对于其中Rd 28的阻抗是零的实施例，在ESD事件的持续时间的至少10％期间，该偏置电路12给晶体管24的控制电极施加近似相等的电压，或者大体上包含地跟踪在设置在晶体管24的第一电流电极和I/O焊盘31之间的电路节点80的电压。对于替换的实施例，百分比至少是50％，而不是至少10％。
虽然已经相对于特定的导电性类型或者电位极性描述了本发明，本领域普通技术人员将意识到，导电性类型和电位的极性可以是反向的。例如，保护避免ESD的N沟道晶体管24作为替代可以是P沟道晶体管。此外，虽然特定的电压、阻抗、尺寸等等已经用于所选的在此处描述的例子，这些选择的例子仅仅属于说明性的目的，并且无论如何也不意欲限制本发明的范围。
在上述的说明书中，已经参考特定的实施例描述了本发明。但是，本领域普通技术人员知道，不脱离如在以下的权利要求中阐明的本发明的范围，可以进行各种各样的改进和变化。因此，说明书和附图是被视为说明性的而不是限制性的，并且所有上述的改进意欲被包括在本发明的范围内。
已经关于特定的实施例在上面描述了益处、其他的优点和对问题的解决方案。但是，益处、优点、对问题的解决方案，和可能引起任何的益处、优点或者出现的解决方案，或者变为更加断言的任何的要素没有被解释为是必要的、需要的，或者任何或者所有权利要求的基本特点或者要素。如在此处使用的，该术语“包括”、“包含”或者所有其他的变化，意欲覆盖非排它的内含物，使得包括一系列要素的处理过程、方法、产品或者装置不仅仅包括那些要素，而是可以包括没有明显地列出或者上述的处理过程、方法、产品或者装置原有的其他的要素。

Claims (24)

1.一种具有ESD保护的输出电路，包括：
输出端子；
要被保护以免受ESD影响的晶体管，该晶体管具有第一电流电极、连接到第一电压供应源的第二电流电极、以及控制电极；
第一电阻性元件，其具有连接到输出端子的第一端子，和连接到晶体管的第一电流电极的第二端子；和
偏置电路，其被连接到晶体管的控制电极，其中，在ESD事件的至少百分之十的持续时间期间，该偏置电路施加电压给晶体管的控制电极，该电压近似等于设置在晶体管的第一电流电极和输出端子之间的电路节点上的电压。
2.如权利要求1所述的电路，其中在ESD事件的至少百分之五十的持续时间期间，该偏置电路施加所述电压给晶体管的控制电极。
3.如权利要求1所述的电路，其中该电路节点位于第一电阻性元件的第一或第二端子的一个上。
4.如权利要求1所述的电路，其中该电路节点位于晶体管的第一电流电极。
5.如权利要求1所述的电路，其中在ESD事件期间，该偏置电路将该电路节点连接到晶体管的控制电极。
6.如权利要求5所述的电路，其中该电路节点位于晶体管的第一电流电极上，并且该偏置电路进一步包括：
ESD事件检测电路，其连接到输出端子，用于检测ESD事件；和
开关电路，其连接到该ESD事件检测电路、晶体管的第一电流电极和晶体管的控制电极，其中响应于ESD事件检测电路检测ESD事件，该开关电路将晶体管的第一电流电极连接到晶体管的控制电极。
7.如权利要求1所述的电路，其中该晶体管包括NMOS晶体管。
8.如权利要求1所述的电路，进一步包括第二电阻性元件，其连接在晶体管与第一电压供应源之间，该第二电阻性元件具有连接到晶体管的第二电流电极的第一端子，和连接到第一电压供应源的第二端子。
9.如权利要求1所述的电路，进一步包括二极管，其具有连接到该电路节点的第二端子和连接到第二电压供应源的第一端子。
10.一种具有ESD保护的输出电路，其包括：
输出端子；
要被保护以免受ESD影响的晶体管，该晶体管具有连接到输出端子的第一电流电极、第二电流电极和控制电极；
第一电阻性元件，其具有连接到晶体管的第二电流电极的第一端子，和连接到第一电压供应源的第二端子；和
偏置电路，其被连接到晶体管的控制电极，其中，在ESD事件的至少百分之十的持续时间期间，该偏置电路施加电压给晶体管的控制电极，该电压近似等于设置在晶体管的第一电流电极和输出端子之间的电路节点上的电压。
11.如权利要求10所述的电路，其中在ESD事件的至少百分之五十的持续时间期间，该偏置电路施加所述电压给晶体管的控制电极。
12.如权利要求10所述的电路，其中该电路节点位于晶体管的第一电流电极。
13.如权利要求10所述的电路，其中在ESD事件期间，该偏置电路将该电路节点连接到晶体管的控制电极。
14.如权利要求13所述的电路，其中该电路节点位于晶体管的第一电流电极，并且该偏置电路进一步包括：
ESD事件检测电路，其连接到输出端子，用于检测ESD事件；和
开关电路，其连接到该ESD事件检测电路、晶体管的第一电流电极和晶体管的控制电极，其中响应于ESD事件检测电路检测ESD事件，该开关电路将晶体管的第一电流电极连接到晶体管的控制电极。
15.如权利要求10所述的电路，其中该晶体管包括NMOS晶体管。
16.如权利要求10所述的电路，进一步包括第二电阻性元件，其连接在晶体管的第一电流电极与输出端子之间。
17.一种用于对NMOS晶体管提供ESD保护的方法，该NMOS晶体管具有经由电阻性元件连接到输出端子的第一电流电极、第二电流电极和控制电极，其包括：
检测ESD事件的出现；和
响应于检测ESD事件的出现，在ESD事件的至少百分之十的持续时间期间，给NMOS晶体管的控制电极施加电压，该电压近似等于设置在NMOS晶体管和输出端子之间的电路节点上的电压，并且其中在ESD事件的至少百分之十的持续时间期间，NMOS晶体管提供通过该电阻性元件的电流路径。
18.如权利要求17所述的方法，其中所述施加进一步包括将该NMOS晶体管的控制电极连接到电路节点。
19.如权利要求17所述的方法，进一步包括在ESD事件期间，施加通过该电阻性元件的电流，以增加输出端子处的电压。
20.一种用于对NMOS晶体管提供ESD保护的方法，该NMOS晶体管具有连接到输出端子的第一电流电极、经由电阻性元件连接到电源电压的第二电流电极和控制电极，其包括：
检测ESD事件的出现；和
响应于检测ESD事件的出现，在ESD事件的至少百分之十的持续时间期间，给NMOS晶体管的控制电极施加电压，该电压近似等于设置在NMOS晶体管和输出端子之间的电路节点上的电压，并且其中在ESD事件的至少百分之十的持续时间期间，NMOS晶体管提供通过该电阻性元件的电流路径。
21.如权利要求20所述的方法，其中所述施加进一步包括将NMOS晶体管的控制电极连接到该电路节点。
22.如权利要求20所述的方法，进一步包括在ESD事件期间，施加通过该电阻性元件的电流，以增加输出端子的电压。
23.一种具有ESD保护的输出电路，其包括：
输出端子；
电阻性元件，其具有连接到输出端子的第一端子和第二端子；和
要被保护以免受ESD影响的晶体管，该晶体管具有连接到电阻性元件的第二端子的第一电流电极、连接到第一电压供应源的第二电流电极、和控制电极，其中在ESD事件的至少百分之五十的持续时间期间，该晶体管提供从输出端子通过该电阻性元件的电流路径。
24.一种具有ESD保护的输出电路，其包括：
输出端子；
电阻性元件，其具有连接到第一电压供应源的第二端子和第一端子；和
要被保护以免受ESD影响的晶体管，该晶体管具有连接到输出端子的第一电流电极、连接到电阻性元件的第一端子的第二电流电极、和控制电极，其中在ESD事件的至少百分之五十的持续时间期间，该晶体管提供从输出端子通过电阻性元件的电流路径。
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