JP2007027407A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2007027407A
JP2007027407A JP2005207296A JP2005207296A JP2007027407A JP 2007027407 A JP2007027407 A JP 2007027407A JP 2005207296 A JP2005207296 A JP 2005207296A JP 2005207296 A JP2005207296 A JP 2005207296A JP 2007027407 A JP2007027407 A JP 2007027407A
Authority
JP
Japan
Prior art keywords
wiring
contact
region
drain
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005207296A
Other languages
English (en)
Other versions
JP4845177B2 (ja
Inventor
Katsuhiro Katou
且宏 加藤
Atsushi Nagayama
淳 永山
Kenji Ichikawa
憲治 市川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2005207296A priority Critical patent/JP4845177B2/ja
Priority to CN2006100773749A priority patent/CN1897277B/zh
Priority to KR1020060039315A priority patent/KR101311117B1/ko
Priority to US11/425,706 priority patent/US20070012951A1/en
Publication of JP2007027407A publication Critical patent/JP2007027407A/ja
Application granted granted Critical
Publication of JP4845177B2 publication Critical patent/JP4845177B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】静電気サージ電流の局所集中を抑制して静電気耐性を高めることができる大規模バッファを提供することを目的とする。
【解決手段】 １対のｐＭＯＳ６１及びｎＭＯＳ６２から構成されるＣＭＯＳ回路６０がドレイン接続配線５０によって複数接続して構成された大規模バッファ回路６５に於いて、ｐＭＯＳ６１及びｎＭＯＳ６２の対を成すドレインコンタクト１０４及び２０４同士を接続する櫛歯配線５０−１〜５０−２を接続する共通配線５０−０を、ｎＭＯＳ６２よりも遠い側で、且つ、ｐＭＯＳ６１のドレインコンタクト１０４に重ならない領域５０１上に形成したことを特徴とする。
【選択図】図１Ａ

Description

本発明は、半導体装置、特に、ＣＭＯＳ回路を備えた半導体装置における静電気サージ対策に関する。
半導体集積回路（以下、半導体デバイスと称す）では、ＣＭＯＳ(Complementary-Metal-Oxide-Semiconductor)回路が広く用いられている。ＣＭＯＳ回路は、電源線ＶＤＤ側に接続されたｐＭＯＳと接地線ＧＮＤ側に接続されたｎＭＯＳ回路とを共通のゲート電位で駆動するもので、一般には、ゲート電位がＶＤＤの場合にｎＭＯＳがオン（ｐＭＯＳがオフ）し、ゲート電位がＧＮＤの場合にｐＭＯＳがオン（ｎＭＯＳがオフ）するので、ｐＭＯＳとｎＭＯＳの双方のドレインを共通結線しておくことで、ゲート電位とは逆の電位を次段へ伝達するインバータ機能を有する。ＣＭＯＳから構成される論理回路は、このインバータ回路の動作を基本として構成されている。以下、ＣＭＯＳから構成される論理回路をＣＭＯＳ論理回路と称する。
一方、半導体デバイスは、浅い不純物拡散領域の上に薄い絶縁膜を挟んでゲート電極を積み上げることで高集積性を実現しており、外部から侵入した静電気サージによって、容易に破壊されてしまうという構造的な特徴を持っている。ＣＭＯＳ回路の場合、ＶＤＤとＧＮＤとの間に静電気サージが印加されると、ＶＤＤに接続されたｐＭＯＳのソースからドレインへサージ電流が流れ、ｐＭＯＳとｎＭＯＳのドレイン同士を接続するドレイン接続配線を介してｎＭＯＳのドレインへサージ電流が流れ、更にソースから接地線ＧＮＤにサージ電流が放出される。
ＣＭＯＳ論理回路を静電気サージから保護するために、一般には、専用の保護素子がＣＭＯＳ論理回路と並列に設置される。その代表的なものが、ドレインをＶＤＤに接続し、ソースとゲートと基板（またはウェル）をＧＮＤに接続したｎＭＯＳ保護トランジスタ（保護ＴＲと称す）である。保護素子は、ＣＭＯＳ論理回路側にサージ電流が流れて破壊されるよりも先に、所定のサージ電流（例えば、公的試験方法として知られている、ＨＢＭ：Human Body Model試験での一般的な耐性保証値：２ｋＶに相当するサージ電流は１．３３Ａである）を自身に流すことで、保護の対象であるＣＭＯＳ論理回路を静電気サージから保護する役割を持っている。言い換えると、半導体デバイスの静電気耐性を確保することは、ＣＭＯＳ論理回路側の脆弱性を抑え、保護素子側に保護性能を発揮させることに他ならない。
ＣＭＯＳ論理回路は、一般的には、小規模のものでも数１０個以上の論理ゲートで構成されている。ＣＭＯＳ論理回路を構成するｐＭＯＳ及びｎＭＯＳは、回路動作に最低限必要な電流駆動能力を確保しつつ、それぞれの大きさを可能な限り小さく設計することが望ましい。これは、回路面積を抑え、チップサイズの縮小と低コストを実現するのに不可欠であるからである。その一方で、保護素子側は、所定の静電気サージを自身が引き受け、そのストレスによって自らが破壊されてしまわないために、ＴＲの形状を規定する幾つかの設計寸法のうち、静電気耐性を確保するのに必要な部分の寸法は、ＣＭＯＳ論理回路の設計寸法よりも大きくする必要がある。この静電気耐性を支配する設計項目の代表的なものの１つが、ゲートとドレイン上コンタクトとの間隔である。ＣＭＯＳ論理回路を構成するｐＭＯＳとｎＭＯＳには、製造上の最小寸法（例えば、０．４μｍ）が用いられるのに対して、保護素子には最小寸法を適用せず、数倍の寸法（例えば、２．０μｍ）を適用している。ゲートとドレイン上コンタクトとの間隔を広げることで、静電気サージが侵入したときに保護素子が受けるダメージを緩和し、所定の耐性を付与している。ここで、注目すべき点は、ＣＭＯＳ論理回路側は、ｐＭＯＳとｎＭＯＳのどちらも静電気サージに対して脆弱なまま晒されていることである。
ＣＭＯＳ論理回路は、前述のように、小規模のものでも概ね数１０個以上の論理ゲートで構成されている。ＣＭＯＳ論理回路を構成するｐＭＯＳ及びｎＭＯＳが脆弱なままで設置されているにもかかわらず静電気サージで破壊されないのは、保護素子側が静電気サージの殆どを吸収するからであるが、保護素子で流しきれないサージ電流の一部はＣＭＯＳ回路側にも流れ込んでいる。特に、静電気サージが印加された際に保護素子がオンして充分なサージ電流を吸収するまでの間には、保護素子で流しきれないサージ電流がＣＭＯＳ論理回路側に流れ込むが、このとき脆弱なＣＭＯＳ論理回路が破壊されないためには、回路規模が大きいこと、ＣＭＯＳ論理回路全体にサージ電流を均一に分散させることが重要である。
例えば、１個当たり１ｍＡ程度のサージ電流にしか耐えられないＣＭＯＳ回路であっても、それらが５００個分同一のＶＤＤとＧＮＤとの間に並列に接続されている論理回路であれば、ＣＭＯＳ論理回路全体では１ｍＡの５００倍の０．５Ａのサージ電流に耐えられる。この場合、保護素子側が０．８３Ａ分のサージ電流を吸収しさえすれば、合計で１．３３Ａの電流に耐えることになり、ＨＢＭ耐性：２ｋＶ−１．３３Ａを確保できることになる。ＣＭＯＳ論理回路が静電気サージで破壊されないためには、保護素子側のサージ吸収能力が優れていること、即ちＣＭＯＳ論理回路よりも保護素子側が静電気サージを流し易いことと、ＣＭＯＳ論理回路側の規模がある程度大きく、しかもサージ電流を均一に分流させる特性を有していることが不可欠である。
しかし、近年、トランジスタの電流駆動能力の向上を目的として、ソース及びドレインの不純物拡散層上にサイサイドと呼ばれる金属との化合物を形成し、ソース及びドレインの寄生抵抗を下げるトランジスタ構造が急速に普及している。このサリサイドプロセスでは、保護素子の静電破壊耐性を確保するために保護素子のドレイン上に部分的にサリサイドを形成しない領域を設けている。保護素子のドレイン上の全面にサリサイドを形成すると、十分な静電破壊耐性を確保できないからである。しかし、サリサイドを形成しない領域は、サリサイドを形成した領域よりも１桁以上高抵抗になるため、サリサイドを形成しない領域を設けた保護素子はサージ電流を自身に引き込み難くなる。一方、ＣＭＯＳ論理回路は、サリサイドを全面に形成したｐＭＯＳ及びｎＭＯＳを使用することによって駆動能力が向上するので、回路面積を縮小できるメリットがある反面、相対的に保護素子よりもサージ電流を自身に引き込み易くなる。
従って、サリサイド構造プロセスの場合は、従来プロセスよりも保護素子側がサージ電流を引き込み難いという、静電気破壊防止にとって不利な要件を克服する必要が生じるのである。
サリサイド構造のＣＭＯＳ回路の静電気サージ特性改善の手段の１つとして、保護素子のゲート幅を増やす方法がある。ゲート幅を広げることによって静電気サージが保護素子側を流れ易くなるので、サリサイドを形成したままのｐＭＯＳ及びｎＭＯＳで構成されたＣＭＯＳ論理回路であっても、静電気サージから保護できるようになる。しかし、前述のように、ＣＭＯＳ論理回路の静電破壊耐性は、保護素子側の静電気サージ吸収能力だけでは決まらず、ＣＭＯＳ論理回路側がある程度の静電気サージに耐えられるという、弱いなりの耐性を持っていることが欠かせない。このことは、サリサイド構造プロセスでは、ＣＭＯＳ論理回路側の規模とサージを均一に分流させる特性とが、従来構造プロセスよりも一層重要であることを意味している。これらの２つの重要な要素のうち、回路規模としてのトランジスタの数は、機能が同じであれば大きく変わることがない。それに対して、均一性については、ある種の回路に於いて大きく変わってしまう場合がある。
ＣＭＯＳ論理回路は、自身が駆動する次段の回路規模に応じて、ｐＭＯＳとｎＭＯＳのゲート幅を変えて最適な駆動能力を確保している。ゲート幅の変更は、基本サイズのトランジスタを半導体デバイスチップ上に作り込んでおき、配線層で所望の回路を構成するＳＯＧ(Sea of Gate)や、バッファ回路、インバータ回路、ＮＡＮＤ回路等の基本回路を予め準備しておき、それらを組み合わせて所望の回路を形成するＣＢ(Cell Base)のような回路形成技術が用いられる。ＳＯＧでは、次段の回路規模が小さい場合は、駆動に必要な最小限のゲート幅で構成された１対のｐＭＯＳ及びｎＭＯＳでバッファ回路を構成し、次段の回路規模が大きい場合には、必要なゲート幅を確保するために複数のｐＭＯＳ及びｎＭＯＳでバッファ回路を構成する。一般に、このバッファ回路のサイズは、最小単位のゲート幅の整数倍で規定される。最小単位の１対のｐＭＯＳ及びｎＭＯＳを予め半導体デバイスチップ上に作り込んでおき、それらのうちの何個を使用するかに応じて論理回路を構成し、回路動作を調整する。ここで、規模の大きいバッファ回路は、規模の小さいバッファ回路よりも静電気サージによって破壊され易いという問題がある。
最小規模のバッファ回路及び前段のインバータ回路で構成された内部回路に静電気サージが印加される場合を考える。ここで、最小規模のバッファ回路及びインバータ回路は、それぞれ１つのＣＭＯＳから構成されているとする。電源線ＶＤＤに印加された静電気サージは、前段のインバータのｐＭＯＳからｎＭＯＳを介して接地線ＧＮＤへと放出される経路と、最小規模のバッファ回路のｐＭＯＳからｎＭＯＳを介して接地線ＧＮＤへと放出される経路との２つの経路を通って接地線ＧＮＤへと放出される。前段のインバータ回路と最小規模のバッファ回路とではｐＭＯＳ及びｎＭＯＳのゲート幅が同一なため、両者を流れるサージ電流は同等である。この種の最小規模のインバータ回路やバッファ回路は、半導体デバイスに搭載されるＣＭＯＳ内部回路全体では多数存在し、これらのインバータ回路群及びバッファ回路群にサージ電流が分散されるため、特定のインバータ回路やバッファ回路が破壊される可能性は少ない。
一方、例えば１６個のＣＭＯＳ論理回路から構成される大規模なバッファ回路と、最小規模の前段のインバータとから構成された内部回路を考える。前段のインバータ回路には最小規模と同等のサージ電流が流れるが、１６個のＣＭＯＳ論理回路で構成されるバッファ回路には、バッファ回路全体で１６倍のサージ電流が流れる。
大規模なバッファ回路は、一般に、複数のｐＭＯＳとｎＭＯＳとが共通のゲートで配線され、ｐＭＯＳ及びｎＭＯＳのドレイン双方が共通のドレイン接続配線で接続された構成である。ドレイン接続配線は、一般に、ｐＭＯＳのドレイン上に複数のｐＭＯＳの配列に沿って形成されると共に、ｎＭＯＳのドレイン上に複数のｎＭＯＳの配列に沿って形成され、ｐＭＯＳ上に形成された配線とｎＭＯＳ上に形成された配線とが何れか一方の端部で接続されている。このようなバッファ回路では、電源線ＶＤＤに静電気サージが侵入すると、複数のｐＭＯＳのソースからドレイン、ドレイン接続配線、複数のｎＭＯＳのドレインからソース、接地線ＧＮＤへとサージ電流が流れる。上述したように、大規模なバッファ回路では、ＣＭＯＳ回路単体に比較して、バッファ回路を構成するＣＭＯＳの個数倍のサージ電流が流れる。従って、大規模ＣＭＯＳ論理回路に於いて、製造上の特性のばらつき等の原因で特定のｐＭＯＳまたはｎＭＯＳにサージ電流が集中すると、特定のトランジスタにはＣＭＯＳ論理回路の規模に比例した大きさの電流が集中することとなり、トランジスタのｐｎ接合が破壊される虞がある。
特に、ｎＭＯＳは、熱暴走が原因で、ｐＭＯＳに比較してサージ電流がドレインの特定箇所に集中し易い特徴を持っている。複数個のｐＭＯＳから流れ込んできたサージ電流が、ｐＭＯＳと同数だけ存在するｎＭＯＳのうちの任意のドレインに集中することによって、ｎＭＯＳのｐｎ接合が破壊される虞がある。
サージ電流の局所集中の問題は、近年、急速に普及してきたサリサイド構造のトランジスタを用いる製造プロセスに於いて深刻化している。サリサイド構造プロセスは、システムＬＳＩのような規模の大きい集積回路にも適用されているが、システムＬＳＩを大規模バッファ回路を使用せずに構成することは不可能である。様々な機能回路がブロック化され、チップ全体に配置されたシステムＬＳＩでは、各ブロックが所定のタイミングで信号をやり取りして正常に動作するには、１つの同期信号、即ち基本クロックを各ブロックへと供給しなければならない。この基本クロックをチップ全体へ行き渡らせるためには、大規模バッファ回路が欠かせないため、システムＬＳＩにとって大規模バッファ回路の静電気サージ破壊の克服が急務となっている。
特許文献１には、複数のｐＭＯＳと、これらの複数のｐＭＯＳの配列に沿って延在するドレイン、ゲート、ソースから構成される１個のｎＭＯＳとを備えたバッファ回路が記載されている。ｎＭＯＳのゲート幅は、各ｐＭＯＳのゲート幅よりも大きく形成している。このバッファ回路では、ｎＭＯＳをｐＭＯＳと同数形成するのではなく、ゲート幅の大きいｎＭＯＳを複数のｐＭＯＳに対して１個形成している。この構成によって、複数のｐＭＯＳからのサージ電流をゲート幅の大きい１個のｎＭＯＳで流して、複数のｎＭＯＳを形成した場合に特定のｎＭＯＳにサージ電流が局所集中してｎＭＯＳが劣化または破壊されることを目的としている。
特開２００２−１４１４１６
前述した特許文献１に記載のバッファ回路は、ｎＭＯＳへのサージ電流の局所集中による破壊を改善することを目的としているが、本来ｐＭＯＳと同数設けられるｎＭＯＳを１個だけ設け、ゲート幅を大きくしたものであり、前述したＳＯＧ(Sea of Gate)やＣＢ(Cell Base)に適合し難く、回路動作の調整が難しくなるという問題がある。また、１個のｎＭＯＳでゲート幅を大きくしたとしても、幅の広いソース、ドレインでサージ電流が局所集中する可能性があり、局所集中した部分でｎＭＯＳが劣化または破壊される虞がある。
本発明は、半導体装置に於いて前述した問題を解決することにある。
第１発明に係る半導体装置は、第１配線と、前記第１配線に沿って配置された第２配線と、複数の第１ＭＯＳトランジスタと、複数の第２ＭＯＳトランジスタと、第３配線とを備えている。
第１ＭＯＳトランジスタは、前記第１配線と前記第２配線との間に於いて前記第１配線側に配置されており、前記第１配線に接続された第１コンタクトと、第２コンタクトと、前記第１コンタクトと前記第２コンタクトとの間に配置された第１制御電極とを含む。
第２ＭＯＳトランジスタは、前記第１配線と前記第２配線との間に於いて前記第２配線側に配置されており、第３コンタクトと、前記第２配線に接続された第４コンタクトと、前記第３コンタクトと前記第４コンタクトとの間に配置された第２制御電極とを含む。
各第１ＭＯＳトランジスタと各第２ＭＯＳトランジスタとは対を成して、複数のＣＭＯＳ回路を構成する。
第３配線は、前記複数の第２コンタクト及び前記複数の第３コンタクトを互いに接続する第３配線である。第３配線は、互いに対を成す第２コンタクト及び第３コンタクトを各々接続する複数の第４配線と、第４配線間を接続する複数の第５配線とを含む。少なくとも１つの第５配線は、前記第２コンタクトから前記第１配線側に定義された第１領域に形成されている。ここで、第１領域は、第２コンタクトから第１配線側に向かって広がる領域であり、第２コンタクトと重なる領域を含む。
第２発明に係る半導体装置は、第１配線と、前記第１配線に沿って配置された第２配線と、複数の第１ＭＯＳトランジスタと、複数の第２ＭＯＳトランジスタと、第３配線とを備えている。
第１ＭＯＳトランジスタは、前記第１配線と前記第２配線との間に於いて前記第１配線側に配置されており、前記第１配線に接続された第１コンタクトと、第２コンタクトと、前記第１コンタクトと前記第２コンタクトとの間に配置された第１制御電極とを有する。
第２ＭＯＳトランジスタは、前記第１配線と前記第２配線との間に於いて前記第２配線側に配置されており、第３コンタクトと、前記第２配線に接続された第４コンタクトと、前記第３コンタクトと前記第４コンタクトとの間に配置された第２制御電極とを有する。
各第１ＭＯＳトランジスタと各第２ＭＯＳトランジスタとは対を成して、複数のＣＭＯＳ回路を構成する。
第３配線は、前記複数の第２コンタクト及び前記複数の第３コンタクトを互いに接続する第３配線である。第３配線は、互いに対を成す第２コンタクト及び第３コンタクトを各々接続する複数の第４配線と、第４配線間を前記第２コンタクト側で接続する１又は複数の第５配線と、第４配線間を前記第３コンタクト側で接続する１又は複数の第６配線とを含む。
第３発明に係る半導体装置は、第１配線と、前記第１配線に沿って配置された第２配線と、複数の第１ＭＯＳトランジスタと、複数の第２ＭＯＳトランジスタと、第３配線とを備えている。
第１ＭＯＳトランジスタは、前記第１配線と前記第２配線との間に於いて前記第１配線側に配置されており、前記第１配線に接続された第１コンタクトと、第２コンタクトと、前記第１コンタクトと前記第２コンタクトとの間に配置された第１制御電極とを含む。
第２ＭＯＳトランジスタは、前記第１配線と前記第２配線との間に於いて前記第２配線側に配置されており、第３コンタクトと、前記第２配線に接続された第４コンタクトと、前記第３コンタクトと前記第４コンタクトとの間に配置された第２制御電極とを含む。
各第１ＭＯＳトランジスタと各第２ＭＯＳトランジスタとは対を成して、複数のＣＭＯＳ回路を構成する。
第３配線は、前記複数の第２コンタクト及び前記複数の第３コンタクトを互いに接続する第３配線であって、互いに対を成す第２コンタクト及び第３コンタクトを各々接続する複数の第４配線と、第２コンタクトと、当該第２コンタクトと対を成す第３コンタクトに隣接する第３コンタクトとを接続する複数の第５配線と、を含む。
第１発明に係る半導体装置によれば、一対を成す第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタの第２コンタクトと第３コンタクトとを接続する複数の第４配線を互いに接続する第５配線を、第２コンタクトから第１配線側に定義された第１領域に形成する。
第１配線に静電気サージが印加された場合、サージ電流は、複数の第１ＭＯＳトランジスタの第１コンタクトから第２コンタクトに流れ込み、各第２コンタクトに接続された第４配線を介して対となる第３コンタクトに流れ込む。その後、サージ電流は、各第３コンタクトから各第４コンタクトを介して第２配線に放出される。このとき、第１コンタクト、第２コンタクト、第４配線、第３コンタクト、第４コンタクトの方向で電界が発生している。従って、各第５配線で接続された第２コンタクト間でサージ電流が流れるには、第２コンタクトから第３コンタクトに向かう電界に逆らってサージ電流が流れる必要があり、このような電流は流れない。
この半導体装置によれば、各第２コンタクト間でサージ電流の流れを防止して、各第２コンタクトから対を成す第３コンタクトにサージ電流を流すことができるので、静電気サージによる電流をＣＭＯＳ回路全体に均一に分散させることができ、特定のＣＭＯＳ回路にサージ電流が局所集中してＣＭＯＳ回路が劣化または破壊されることを防止することができる。また、第２コンタクトと第３コンタクトとの間の接続方法のみで半導体装置の静電気耐性を向上させることができるので、製造工程の変更を伴わない。
第２発明に係る半導体装置によれば、各ＣＭＯＳ回路の第２コンタクトと第３コンタクトとを接続する複数の第４配線を、第５配線で第２コンタクト側で接続すると共に、第６配線で第３コンタクト側でも接続する。
第１配線に静電気サージが印加された場合、サージ電流は、複数の第１ＭＯＳトランジスタの第１コンタクトから第２コンタクトに流れ込み、各第２コンタクトに接続された第４配線を介して対となる第３コンタクトに流れ込む。その後、サージ電流は、各第３コンタクトから各第４コンタクトを介して第２配線に放出される。このとき、第１コンタクト、第２コンタクト、第４配線、第３コンタクト、第４コンタクトの方向で電界が発生している。また、このとき、特定の第３コンタクトに第５配線及び第６配線を介して複数の第２コンタクトからサージ電流が流れる可能性があるが、複数の第２コンタクトから特定の第３コンタクトに流れ込むサージ電流は以下のように制限される。
即ち、第２コンタクト及び第３コンタクトの対が第６配線、第５配線、第６配線の順に接続される場合、第５配線の片側の第２コンタクトから、第５配線を挟んだ反対側の第３コンタクトにサージ電流が流れるには、片側の第２コンタクトから、第４配線、第３コンタクト、第６配線、第３コンタクト、第４配線、第２コンタクト、第５配線、第２コンタクト、第４配線を通って、反対側の第３コンタクトに流れる必要がある。この経路上で、第３コンタクト、第４配線、第２コンタクトと流れる部分では、第２コンタクトから第３コンタクトに向かう電界に逆らってサージ電流が流れる必要があり、このような電流は流れない。この結果、第５配線を挟んだ第３コンタクト間では相互に電流が分断され、第３コンタクトへのサージ電流の局所集中が抑制される。
この半導体装置によれば、１対の第２コンタクト及び第３コンタクトを第４配線で接続し、各第４配線を第２コンタクト側及び第３コンタクト側で接続することによって、サージ電流の局所集中を抑制し、ＣＭＯＳ回路が劣化または破壊されることを防止することができる。また、第２コンタクトと第３コンタクトとの間の接続方法のみで半導体装置の静電気耐性を向上させることができるので、製造工程の変更を伴わない。
第３発明に係る半導体装置では、１対を成す第２コンタクトと第３コンタクトとを第４配線で接続すると共に、第２コンタクトと隣接する対の第３コンタクトとを接続する。
第１配線に静電気サージが印加された場合、サージ電流は、複数の第１ＭＯＳトランジスタの第１コンタクトから第２コンタクトに流れ込み、各第２コンタクトに接続された第４配線を介して対となる第３コンタクトに流れ込む。その後、サージ電流は、各第３コンタクトから各第４コンタクトを介して第２配線に放出される。このとき、第１コンタクト、第２コンタクト、第４配線、第３コンタクト、第４コンタクトの方向で電界が発生している。また、このとき、特定の第３コンタクトには、当該第３コンタクトを接続する第４配線及び第５配線からサージ電流が流れ込む可能性があるが、それら以外の第２コンタクトからはサージ電流が流れ込まない。
例えば、特定の１対の第２コンタクト及び第３コンタクトを基準にして、２個前の対から１個後の対までを考えた場合、２個前の対の第２コンタクト、第５配線、１個前の対の第３コンタクト、第４配線、１個前の対の第２コンタクト、第５配線、当該第３コンタクト、第４配線、対を成す第２コンタクト、第５配線、１個後の対の第３コンタクト、第４配線、１個後の対の第２コンタクト、という接続関係となる。
この場合、当該第３コンタクトには、第５配線で接続された１個前の対の第２コンタクトと、第４配線で接続された対を成す第２コンタクトとの合計２個の第２コンタクトからのみサージ電流が流れが、それ以外の第２コンタクトからはサージ電流が流れ込まない。
２個前の対の第２コンタクトから当該第３コンタクトにサージ電流が流れるには、２個前の対の第２コンタクト、第５配線、１個前の対の第３コンタクト、第４配線、１個前の対の第２コンタクト、第５配線を介して当該第３コンタクトにサージ電流が流れる必要がある。この経路上で、１個前の対の第３コンタクト、第４配線、１個前の対の第２コンタクトの部分では、第２コンタクトから第３コンタクトに向かう電界に逆らってサージ電流が流れる必要があり、この部分では電流が流れない。
また、１個後の対の第２コンタクトから当該第３コンタクトにサージ電流が流れるには、１個後の対の第２コンタクト、第４配線、１個後の対の第３コンタクト、第５配線、対を成す第２コンタクト、第４配線を介して上記第３コンタクトにサージ電流が流れる必要がある。この経路上で、１個後の対の第３コンタクト、第５配線、対を成す第２コンタクトの部分では、第２コンタクトから第３コンタクトに向かう電界に逆らってサージ電流が流れる必要があり、この部分では電流が流れない。
従って、特定の第３コンタクトに流れ込むサージ電流は、第５配線で接続された１個前の対の第２コンタクトと、第４配線で接続された対を成す第２コンタクトとの合計２個の第２コンタクトからのサージ電流に制限される。
この半導体装置によれば、隣接する対の第２コンタクトと第３コンタクトとを接続することによって、特定の第３コンタクトへのサージ電流の局所集中を抑制し、ＣＭＯＳ回路が劣化または破壊されることを防止することができる。また、第２コンタクトと第３コンタクトとの間の接続方法のみで半導体装置の静電気耐性を向上させることができるので、製造工程の変更を伴わない。
（１）第１実施形態
（１−１）構造
図１Ａは、本発明の第１実施形態に係る半導体装置１００１の平面図である。図１Ｂは、図１Ａの平面図に於いて半導体装置１００１の各領域を説明する説明図である。図１Ｃは、図１Ａの平面図に於いて半導体装置１００１に流れるＥＳＤ(Electrostatic Discharge：静電気サージ)電流の経路の説明図である。
図１Ａに示すように、半導体装置１００１は、ｐ型半導体基板７０に形成された一対のｐチャンネルのＭＯＳトランジスタ６１及びｎチャンネルのＭＯＳトランジスタ６２で構成されたＣＭＯＳ回路６０を複数個並列に接続して構成された大規模ＣＭＯＳ回路６５を備えている。以下、ｐチャンネルのＭＯＳトランジスタをｐＭＯＳ、ｎチャンネルのＭＯＳトランジスタをｎＭＯＳという。
ｐ型半導体基板７０は、素子形成面に形成されたｎウェル８０と、ｎウェル８０中に形成されたｐ型不純物領域１００及びウェル電位固定領域１０５と、ｎウェル８０が形成された領域以外のｐ型半導体基板７０の素子形成面に形成されたｎ型不純物領域２００及び基板電位固定領域２０５とを備えている。
ｎウェル８０は、ｐ型半導体基板７０の素子形成面にヒ素Ａｓ、リンＰ等のｎ型不純物が注入、拡散されて形成された不純物拡散領域であり、ｐＭＯＳ６１を形成するための領域である。
ｐ型不純物領域１００は、複数のｐＭＯＳ６１が形成された領域である。ｐ型不純物領域１００は、ｎウェル８０にボロンＢ等のｐ型不純物が注入、拡散されて形成された不純物拡散領域である。ｐ型不純物領域１００は、後述する複数のゲート電極４０１によって、ｐＭＯＳ６１のソース領域１０１及びドレイン領域１０２と、ゲート電極４０１の下方に於いてソース領域１０１及びドレイン領域１０２の間に形成され、動作時にチャンネル層となる領域とに区画されている。ソース領域１０１及びドレイン領域１０２は、各ゲート電極４０１の両側に配置され、交互に繰り返し配置されている。
各ソース領域１０１上には、図１Ｂに示すように、電源線接続配線１０の側でソースコンタクト１０３（１０３−１〜１０３−９）が形成されている。各ドレイン領域１０２上には、接地線接続配線２０の側でドレインコンタクト１０４（１０４−１〜１０４−８）が形成されている。
本実施形態では、ｐ型不純物領域１００には、図１Ａの紙面左から右に向かってゲート電極４０１で区画されたソース領域１０１、ドレイン領域１０２が交互に繰り返し形成されており、ソース領域１０１は合計９個、ドレイン領域１０２は合計８個形成されている。各ソース領域１０１及びドレイン領域１０２は両側のドレイン領域１０２またはソース領域１０１で共用されており、合計１６個のｐＭＯＳトランジスタが形成されている。例えば、ドレインコンタクト１０４−１が形成されたドレイン領域１０２は、ソースコンタクト１０３−１が形成されたソース領域１０１と、ソースコンタクト１０３−２が形成されたソース領域１０１とで共用されている。ソースコンタクト１０３−２が形成されたソース領域１０１は、ドレインコンタクト１０４−１が形成されたドレイン領域１０２と、ドレインコンタクト１０４−２が形成されたドレイン領域１０２とで共用されている。ソースコンタクト１０３−１が形成されたソース領域１０１と、ドレインコンタクト１０４−１が形成されたドレイン領域１０２とが１個のｐＭＯＳ６１を構成する。ドレインコンタクト１０４−１が形成されたドレイン領域１０２と、ソースコンタクト１０３−２が形成されたソース領域１０１とが１個のｐＭＯＳ６１を構成する。ソースコンタクト１０３−２が形成されたソース領域１０１と、ドレインコンタクト１０４−２が形成されたドレイン領域１０２とが１個のｐＭＯＳ６１を構成する。このようにして、ｐ型不純物領域１００には、９個のソース領域１０１及び８個のドレイン領域１０２によって、合計１６個のｐＭＯＳ６１が形成されている。ｐ型不純物領域１００は、複数のｐＭＯＳ６１が並んだ方向に沿って延在している。
ウェル電位固定領域１０５は、ヒ素Ａｓ、リンＰ等のｎ型不純物が高濃度に注入、拡散されて形成された不純物拡散領域であり、電源線接続配線１０をｎウェル８０の電位に固定するための領域である。ウェル電位固定領域１０５は、ｐ型不純物領域１００が延在する方向に沿って帯状に形成されている。言い換えれば、ウェル電位固定領域１０５は、複数のｐＭＯＳ６１が配列された方向に沿って形成されている。ウェル電位固定領域１０５上には、ｐＭＯＳ６１の配列方向に沿って複数のウェル電位固定コンタクト１０６が形成されている。本実施形態では、ウェル電位固定コンタクト１０６の個数は、ソースコンタクト１０３、ドレインコンタクト１０４及びゲート電極４０１の合計の数と同程度の数形成されるが、電源線接続配線１０をウェル電位に固定するために十分な数であれば良い。
ｎ型不純物領域２００は、複数のｎＭＯＳ６２が形成された領域である。ｎ型不純物領域２００は、ｎウェル８０以外の領域のｐ型半導体基板７０の素子形成面にヒ素Ａｓ、リンＰ等のｎ型不純物が注入、拡散されて形成された不純物拡散領域である。ｎ型不純物領域２００は、複数のゲート電極４０１によって、ｎＭＯＳトランジスタのソース領域２０１及びドレイン領域２０２と、ゲート電極４０１の下方に於いてソース領域２０１及びドレイン領域２０２の間に形成され、動作時にチャンネル層となる領域とに区画されている。ソース領域２０１及びドレイン領域２０２は、各ゲート電極４０１の両側に配置され、交互に繰り返し配置されている。
各ソース領域２０１上には、図１Ｂに示すように、接地線接続配線２０の側に於いてソースコンタクト２０３（２０３−１〜２０３−２）が形成されている。各ドレイン領域２０２上には、電源線接続配線１０の側に於いてドレインコンタクト２０４（２０４−１〜２０４−２）が形成されている。
本実施形態では、ｎ型不純物領域２００には、図１Ａの紙面左から右に向かってゲート電極４０１で区画されたソース領域２０１、ドレイン領域２０２が交互に繰り返し形成されており、ソース領域２０１は合計９個、ドレイン領域２０２は合計８個形成されている。各ソース領域２０１及びドレイン領域２０２は両側のドレイン領域２０２またはソース領域２０１で共用されており、合計１６個のｎＭＯＳトランジスタが形成されている。
図１Ａの紙面左から右に向かって、各ソースコンタクト２０３を２０３−１〜２０３−９とし、各ドレインコンタクト２０４を２０４−１〜２０４−８とする。例えば、ドレインコンタクト２０４−１が形成されたドレイン領域２０２は、ソースコンタクト２０３−１が形成されたソース領域２０１と、ソースコンタクト２０３−２が形成されたソース領域２０１とで共用されている。ソースコンタクト２０３−２が形成されたソース領域２０１は、ドレインコンタクト２０４−１が形成されたドレイン領域２０２と、ドレインコンタクト２０４−２が形成されたドレイン領域２０２とで共用されている。ソースコンタクト２０３−１が形成されたソース領域２０１と、ドレインコンタクト２０４−１が形成されたドレイン領域２０２とが１個のｐＭＯＳ６１を構成する。ドレインコンタクト２０４−１が形成されたドレイン領域２０２と、ソースコンタクト２０３−２が形成されたソース領域２０１とが１個のｐＭＯＳ６１を構成する。ソースコンタクト２０３−２が形成されたソース領域２０１と、ドレインコンタクト２０４−２が形成されたドレイン領域２０２とが１個のｐＭＯＳ６１を構成する。このようにして、ｎ型不純物領域２００には、９個のソース領域２０１及び８個のドレイン領域２０２によって、合計１６個のｎＭＯＳ６２が形成されている。ｎ型不純物領域２００は、複数のｎＭＯＳ６２が並んだ方向に沿って延在している。
基板電位固定領域２０５は、ボロンＢ等のｐ型不純物が高濃度に注入された領域であり、接地線接続配線２０をｐ型半導体基板７０の電位（基板電位）に固定するための領域である。基板電位固定領域２０５は、ｎ型不純物領域２００が延在する方向に沿って帯状に形成されている。言い換えれば、基板電位固定領域２０５は、複数のｎＭＯＳ６２が配列された方向に沿って形成されている。基板電位固定領域２０５上には、ｎＭＯＳ６２の配列方向に沿って複数の基板電位固定コンタクト２０６が形成されている。本実施形態では、基板電位固定コンタクト２０６の個数は、ソースコンタクト２０３、ドレインコンタクト２０４及びゲート電極４０１の合計の数と同程度の数形成されるが、接地線接続配線２０を基板電位に固定するために十分な数であれば良い。
図１Ｂに示すように、本実施形態に係る半導体装置１００１の領域を領域５０１、領域５１０、領域５０２に区画する。
領域５０１は、図１Ｄに示すように、ドレインコンタクト１０４（１０４−１〜１０４−８）の第２配線２０側の縁部１０４ａ（１０４ａ−１〜１０４ａ−８）から、第１配線１０側に向かって広がる領域であり、ドレインコンタクト１０４（１０４−１〜１０４−８）と重なる領域を含む。縁部１０４ａを結ぶ境界線を境界５０１１とすると、領域５０１は境界５０１１を含む。
領域５１０は、ドレインコンタクト１０４（１０４−１〜１０４−８）の第２配線２０側の縁部１０４ａと、ドレインコンタクト２０４（２０４−１〜２０４−８）の第１配線１０側の縁部２０４ａ（２０４ａ−１〜２０４ａ−８）との間の領域であり、ドレインコンタクト１０４（１０４−１〜１０４−８）、２０４（２０４−１〜２０４−８）と重なる領域を含まない。縁部２０４ａを結ぶ境界線を境界５０２１とすると、領域５１０は境界５０１１及び５０２１を含まない。
領域５０２は、ドレインコンタクト２０４（２０４−１〜２０４−８）の第１配線１０側の縁部２０４ａ（１０４ａ−１〜１０４ａ−８）から、第２配線２０側に向かって広がる領域であり、ドレインコンタクト２０４（２０４−１〜２０４−８）と重なる領域を含む。領域５０２は、境界５０２１を含む。
本実施形態では、ｐ型不純物領域１００に１６個のｐＭＯＳ６１が形成され、ｎ型不純物領域２００に１６個のｎＭＯＳ６２が形成され、１対のｐＭＯＳ６１及びｎＭＯＳ６２がＣＭＯＳ回路６０を構成し、１６個のＣＭＯＳ回路６０がドレイン接続配線５０によって接続されて大規模ＣＭＯＳ回路６５を構成している。大規模ＣＭＯＳ回路６５は、例えば、図示しないインバータ回路の後段に配置されたバッファ回路を構成する。実際には、本実施形態の半導体装置１００１は、バッファ回路の前段に配置されるインバータ回路、及び、その他多数のＣＭＯＳ回路やＥＳＤ保護回路を備えている。
ｐ型不純物領域１００及びｎ型不純物領域２００上には、ｐ型不純物領域１００及びｎ型不純物領域２００の延在する方向に交差するようにｐ型不純物領域１００及びｎ型不純物領域２００に亘って、複数のゲート電極４０１が形成されている。本実施形態では、１６個のゲート電極４０１が形成されている。ゲート電極４０１は、図示しないゲート絶縁膜を介してｐ型半導体基板７０の上に形成されている。なお、本実施形態では、ゲート電極４０１は、ｐＭＯＳ６１とｎＭＯＳ６２とで共通に一体に形成しているが、ゲート電極を例えば、ｐＭＯＳ６１の第１ゲート電極とｎＭＯＳ６２の第２ゲート電極と別々に構成して第１及び第２ゲート電極を電気的に接続する構成としても良い。
ゲート電極４０１は、ｐ型不純物領域１００を複数のソース領域１０１及びドレイン領域１０２に区画している。本実施形態では、ｐ型不純物領域１００は、９個のソース領域１０１及び８個のドレイン領域１０２に区画されており、ソース領域１０１及びドレイン領域１０２が交互に繰り返されている。ゲート電極４０１は、ｎ型不純物領域２００を複数のソース領域２０１及びドレイン領域２０２に区画している。本実施形態では、ｎ型不純物領域２００は、９個のソース領域２０１及び８個のドレイン領域２０２に区画されており、ソース領域２０１及びドレイン領域が交互に繰り返されている。各ゲート電極４０１は、ｐ型不純物領域１００とｎ型不純物領域２００との間の領域５１０に於いて、ｐ型不純物領域１００及びｎ型不純物領域２００の延在する方向に沿った突起部を有している。各ゲート電極４０１の突起部上には、ゲートコンタクト４０２が形成されている。
ｐ型半導体基板７０の素子形成面上には、図示しない第１層間絶縁膜が形成されている。第１層間絶縁膜は、ｐ型不純物領域１００、ｎ型不純物領域２００、ウェル電位固定領域１０５、及び、基板電位固定領域２０５、及び、ゲート電極４０１を覆っている。
第１層間絶縁膜上には第１層金属配線層が形成されている。第１層金属配線層は、電源線接続配線１０と、接地線接続配線２０と、ゲート接続配線４０と、ドレイン線接続配線５０とを含む。第１層金属配線層は、アルミニウムＡｌや、アルミニウムＡｌと窒化チタンＴｉＮとの多層配線膜等で構成される。
電源線接続配線１０は、半導体装置１００１の動作時に於いて電源電圧ＶＤＤが印加される配線である。ウェル電位固定領域１０５には、半導体装置１００１の動作時に於いて電源電圧ＶＤＤが印加され、ウェル電位固定領域１０５から複数のコンタクト１０６を介して電源線接続配線１０が電源電位ＶＤＤに固定される。電源線接続配線１０は、ウェル電位固定領域１０５の延在方向に沿って、ウェル電位固定領域１０５の上方に第１層間絶縁膜を介して形成された共通配線と、共通配線からｐＭＯＳ６１の複数のソース領域１０１の上方に各々延在する複数の櫛歯配線とを備えている。共通配線は、複数のウェル電位固定コンタクト１０６によってウェル電位固定領域１０５と電気的に接続されている。ウェル固定コンタクト１０６は第１層間絶縁膜に形成されたコンタクトホール内に形成されている。複数の櫛歯配線の各先縁部は、第１層間絶縁膜を介して各ソース領域１０１の上方に形成されている。複数の櫛歯配線の各先縁部は、ソース領域１０１のウェル電位固定領域１０５側、言い換えれば、ｎＭＯＳ６２から遠い側のソース領域１０１端部まで延在している。各櫛歯配線の先縁部は、ソースコンタクト１０３（１０３−１〜１０３−９）によって各ソース領域１０１と電気的に接続されている。ソースコンタクト１０３（１０３−１〜１０３−９）は、第１層間絶縁膜に形成されたコンタクトホール内に形成されている。
接地線接続配線２０は、半導体装置１００１の動作時に於いて接地電位ＧＮＤが印加される配線である。基板電位固定領域２０５には、半導体装置１００１の動作時に於いて接地電位ＧＮＤが印加され、基板電位固定領域２０５から複数の基板電位固定コンタクト２０６を介して接地線接続配線２０が接地電位ＧＮＤに固定される。接地線接続配線２０は、基板電位固定領域２０５の延在する方向に沿って、基板電位固定領域２０５の上方に第１層間絶縁膜を介して形成された共通配線と、共通配線からｎＭＯＳ６２の複数のソース領域２０１の上方に各々延在する複数の櫛歯配線とを備えている。共通配線は、複数の基板電位固定コンタクト２０６によって基板電位固定領域２０５と電気的に接続されている。基板固定コンタクト２０６は第１層間絶縁膜に形成されたコンタクトホール内に形成されている。複数の櫛歯配線の各先縁部は、第１層間絶縁膜を介して各ソース領域２０１の上方に形成されている。複数の櫛歯配線の各先縁部は、ソース領域２０１の基板電位固定領域２０５側、言い換えれば、ｐＭＯＳ６１から遠い側のソース領域２０１端部まで延在している。各櫛歯配線の先縁部は、ソースコンタクト２０３（２０３−１〜２０３−９）によって各ソース領域２０１と電気的に接続されている。ソースコンタクト２０３（２０３−１〜２０３−９）は、第１層間絶縁膜に形成されたコンタクトホール内に形成されている。
ドレイン接続配線５０は、図１Ｃに示すように、ｐ型不純物領域１００に形成された複数のゲート電極４０１の上方を横切って、第１層間絶縁膜上に形成された共通配線５０−０と、共通配線５０−０からｎ型不純物領域２００の複数のドレイン領域２０２に向かって延びる複数の櫛歯配線５０−１〜５０−８とを備えている。各櫛歯配線５０−１〜５０−８は、ｎＭＯＳ６２のドレイン領域２０２のｐＭＯＳ６１側の領域まで延びている。ドレイン接続配線５０は、各ＣＭＯＳ回路６０から出力される電圧を後段の回路に出力するための出力部を構成する。
各櫛歯配線５０−１〜５０−８は、先縁部に於いてドレインコンタクト２０４（２０４−１〜２０４−８）によってｎＭＯＳ６２の各ドレイン領域２０２と電気的に接続されると共に、根元部に於いてドレインコンタクト１０４（１０４−１〜１０４−８）によってｐＭＯＳ６１のドレイン領域１０２と電気的に接続されている。ドレインコンタクト１０４及び２０４は、第１層間絶縁膜に形成されたコンタクトホール内に形成されている。
各櫛歯配線５０−１〜５０−８の先縁部の下方、即ち各櫛歯配線５０−１〜５０−８の先縁部の接地線接続配線２０側の下方に於いて、第１層間絶縁膜には各ドレイン領域２０２に通じる複数のコンタクトホールが形成されている。各コンタクトホール内に形成されたドレインコンタクト２０４によって、各櫛歯配線５０−１〜５０−８の先縁部は、対応するドレイン領域２０２と電気的に接続されている。
各櫛歯配線５０−１〜５０−８の根元部の下方、即ち各櫛歯配線５０−１〜５０−８の電源線接続配線１０側の下方に於いて、第１層間絶縁膜には各ドレイン領域１０２に通じるコンタクトホールが形成されている。各コンタクトホール内に形成されたドレインコンタクト１０４（１０４−１〜１０４−８）によって、各櫛歯配線５０−１〜５０−８の先縁部は、対応するドレイン領域１０２と電気的に接続されている。
即ち、各櫛歯配線５０−１〜５０−８は、１対のｐＭＯＳ及びｎＭＯＳのドレインコンタクト１０４、２０４間をそれぞれ電気的に接続している。
共通配線５０−０は、領域５０１に配置され、ｐＭＯＳ６１のドレインコンタクト１０４（１０４−１〜１０４−８）の第１配線１０側に於いて各櫛歯配線５０−１〜５０−８と接続されている。即ち、ドレイン接続配線５０は、各櫛歯配線５０−１〜５０−８によって各ｐＭＯＳ６１のドレインコンタクト１０４とｎＭＯＳ６２のドレインコンタクト２０４とを一対一に接続すると共に、ｐＭＯＳ６１のドレインコンタクト１０４の外側の領域５０１に於いて、共通配線５０−０によって各櫛歯電極５０−１〜５０−８が互いに接続されている。共通配線５０−０は、各櫛歯配線５０−１〜５０−８の間を接続する７個の配線として考えることができるが、７個の配線は、ｎＭＯＳ６２より遠い側でかつドレインコンタクト１０４と重ならない領域に形成されている。
このような構成のドレイン接続配線５０によれば、正極性のサージ電流が電源線接続配線１０から流れ込むと、サージ電流はｐＭＯＳ６１のソースコンタクト１０３（１０３−１〜１０３−９）、ソース領域１０１、ドレイン領域１０２を介して、ドレインコンタクト１０４（１０４−１〜１０４−８）に流れ込む。各ドレインコンタクト１０４（１０４−１〜１０４−８）に流れ込んだサージ電流は、ドレイン接続配線５０の各櫛歯配線５０−１〜５０−８を介して、対を成すｎＭＯＳトランジスタの各ドレインコンタクト２０４（２０４−１〜２０４−８）に流れ込む。即ち、櫛歯配線５０−１を介してドレインコンタクト１０４−１から、対を成すドレインコンタクト１０４−２にサージ電流が流れ込み、櫛歯配線５０−２を介してドレインコンタクト１０４−２から対を成すドレインコンタクト１０４−２にサージ電流が流れ込むというように、各ドレインコンタクト１０４（１０４−１〜１０４−８）からそれぞれ対を成すドレインコンタクト２０４（２０４−１〜２０４−８）にサージ電流が流れ込む。
従って、各ドレインコンタクト１０４（１０４−１〜１０４−８）に流れ込んだサージ電流は、特定のドレインコンタクト２０４（２０４−１〜２０４−８）の何れかに局所集中することなく、各ドレインコンタクト２０４（２０４−１〜２０４−８）を介して各ｎＭＯＳ６２に分散する。
これは、電源線接続配線１０にサージ電流が流れ込む場合には、各ドレインコンタクト１０４−１〜１０４−８からは、対を成すドレインコンタクト２０４−１〜２０４−８に向かう電界が生じているためである。即ち、ドレイン接続配線５０に於いて、ドレインコンタクト１０４−１からドレインコンタクト２０４−１に電界が生じており、ドレインコンタクト１０４−２からドレインコンタクト２０４−１に電界が生じているというように、ドレイン接続配線５０に於いて各ドレインコンタクト１０４から対を成すドレインコンタクト２０４に向かって電界が生じている。このような状況では、特定のドレインコンタクト１０４から共通配線５０−０を介して、隣接するドレインコンタクト１０４へサージ電流が流れるには、電界の方向に逆らって電流が流れる必要があり、ドレインコンタクト１０４−１〜１０４−８の間で共通配線５０−０を介してサージ電流が流れない。
例えば、ドレインコンタクト１０４−１からドレインコンタクト１０４−２を介してドレインコンタクト２０４−２にサージ電流が流れるには、櫛歯配線５０−１に於いて発生しているドレインコンタクト１０４−１からドレインコンタクト２０４−１に向かう電界に逆らうこととなり、ドレインコンタクト１０４−１からドレインコンタクト１０４−２にはサージ電流が流れず、ドレインコンタクト１０４−１からドレインコンタクト２０４−２にはサージ電流が流れない。
従って、各ドレインコンタクト１０４−１〜１０４−８に流れ込んだサージ電流は、必ず対を成すドレインコンタクト２０４−１〜２０４−８に流れ込むことになる。言い換えれば、各ｐＭＯＳ６１に流れ込んだサージ電流は、必ず対を成すｎＭＯＳ６２に流れる。この結果、各ｐＭＯＳ６１に流れ込んだサージ電流が特定のｎＭＯＳ６２に局所集中することを防止して、サージ電流が各ｐＭＯＳ６１及びｎＭＯＳ６２の対に分散される。
ゲート接続配線４０は、ドレイン接続配線５０に対して接地線接続配線２０側に形成されている。ゲート接続配線４０は、ドレイン接続配線５０の各櫛歯配線５０−１〜５０−８の片側から先端を介して反対側に回り込むように各櫛歯配線５０−１〜５０−８を迂回するように形成されている。ゲート接続配線４０は、ドレイン接続配線５０の各櫛歯配線５０−１〜５０−８ごとに、各櫛歯配線５０−１〜５０−８の片側に沿って延びる部分と、反対側に沿って延びる部分と、先縁部近傍に於いて両側の部分を接続する部分とからなり、各櫛歯配線５０−１〜５０−８ごとに略コ字形に形成されている。ゲート接続配線４０は、複数の略コ字形の部分が開口側で互いに接続された形状である。ゲート接続配線４０は、略コ字形の部分が接続される部分でゲートコンタクト４０２によってゲート電極４０１と接続されている。各ゲートコンタクト４０２は、ゲート電極４０１とゲート接続配線４０との間に介在する第１層間絶縁膜に形成されたコンタクトホール内に形成されている。
（１−２）作用効果
半導体装置１００１の動作時に於いて、１６個のＣＭＯＳ回路６０からなる大規模ＣＭＯＳ回路は、ゲート接続配線５０が前段のインバータ回路のドレインに接続されており、インバータ回路のドレインからの出力信号がゲート接続配線５０を介して各ＣＭＯＳ回路６０に入力される。インバータ回路の出力信号が入力された各ＣＭＯＳ回路６０は、インバータ回路の出力信号の論理に応じて、Ｈｉｇｈ又はＬｏｗの出力信号をドレイン接続配線５０に出力する。
このような半導体装置１００１は、搬送時等に於いて、電源線接続配線１０、接地線接続配線２０が開放されて、半導体装置１００１に含まれる回路が電気的にフローティング状態になる。この状態で、例えば、正極性の静電気サージが電源線接続配線１０に印加されると、サージ電流は、ｐＭＯＳ６１のソースコンタクト１０３（１０３−１〜１０３−９）から各ドレインコンタクト１０４（１０４−１〜１０４−８）に流れ込む。ｐＭＯＳ６１の各ドレインコンタクト１０４−１〜１０４−８に流れ込んだサージ電流は、図１Ｃに示すように、それぞれ、ドレイン接続配線５０の各櫛歯配線５０−１〜５０−８を通って、対を成すソースコンタクト２０４−１〜２０４−８に流れ込む。言い換えれば、サージ電流は、各櫛歯配線５０−１〜５０−８によって、対を成すｐＭＯＳ６１とｎＭＯＳ６２との間で流れる。その後、サージ電流は、ｎＭＯＳ６２の各ドレインコンタクト２０４−１〜２０４−８からソースコンタクト２０３−１〜２０３−９に流れ、ソースコンタクト２０３−１〜２０３−９から接地線接続配線２０、複数の基板電位固定コンタクト２０６、基板電位固定領域２０５を介してｐ型半導体基板７０に放出される。
電源線接続配線１０に正極性のサージ電流が流れ込む場合には、ｐＭＯＳ６１のドレインコンタクト１０４からｎＭＯＳ６２のドレインコンタクト２０４に向かって電界発生し、ドレイン接続配線５０の各櫛歯配線５０−１〜５０−８では、ｐＭＯＳ６１の各ドレインコンタクト１０４−１〜１０４−８から、対を成すｎＭＯＳ６２の各ドレインコンタクト２０４−１〜２０４−８に向かう電界が発生している。ドレイン接続配線５０の各櫛歯配線５０−１〜５０−８は、ｐＭＯＳ６１のドレインコンタクト１０４−１〜１０４−８の外側の領域５０１に於いて共通配線５０−０で互いに接続されているため、各ドレインコンタクト１０４−１〜１０４−８から、隣接するドレインコンタクト１０４の櫛歯配線５０−１〜５０−８にサージ電流が流れるには、櫛歯配線５０−１〜５０−８の電界に逆らってサージ電流が流れる必要があり、このようなサージ電流は流れない。言い換えれば、ドレイン接続配線５０の各ドレインコンタクト１０４−１〜１０４−８の間の経路では電界に逆らう方向となるため、各ドレインコンタクト１０４−１〜１０４−８の間でサージ電流は流れない。この結果、サージ電流は、対を成すドレインコンタクト間１０１−１・２０１−１、・・・・、１０１−８・２０１−８でのみサージ電流が流れる。
このように、電源線接続配線１０に流れ込んだサージ電流は、各ｐＭＯＳ６１に流れ込み、各ｐＭＯＳ６１から対となるｎＭＯＳ６２に流れることにより、特定のｎＭＯＳ６１にサージ電流が局所集中することなく、各ＣＭＯＳ回路６０に分散される。これにより、半導体装置１００１にサージ電流が流れ込んだ場合に、大規模ＣＭＯＳ回路６５を構成する各ＣＭＯＳ回路６０に弱いなりのサージ電流耐性を持たせることが可能となり、特定のｎＭＯＳ６２にサージ電流が局所集中してＣＭＯＳ回路６０が劣化または破壊されることを防止することができる。
このような本実施形態によれば、半導体装置に大規模ＣＭＯＳ回路を搭載した場合でも、大規模ＣＭＯＳ回路を構成する個々のＣＭＯＳ回路が最小単位または最小規模のＣＭＯＳ回路と同等の静電気サージの流れ易さを維持し、かつ、サージ電流の局所集中により劣化または破壊されることを防止できる。これにより、半導体装置に多数存在するインバータ回路群やバッファ回路群で静電気サージ耐性を確保する効果を維持できる。特に、サリサイド構造を採用する半導体装置では、内部回路を構成するＣＭＯＳ回路のソース領域及びドレイン領域にサリサイドを形成するが、ＥＳＤ保護素子のソース領域及びドレイン領域にはサリサイドを形成しない場合があるが、本実施形態はこのような場合にサージ電流の局所集中を防止するために有効である。
本実施形態では、従来のＣＭＯＳ製造工程に於いてドレイン接続配線５０の接続方法を変えるだけであるので、ＣＭＯＳ製造工程の変更を伴わずに実施できる。また、元々のＣＭＯＳ回路に用意されている配線接続領域を使用すれば良いので、ＣＭＯＳ回路の面積増加の虞もない。仮に、ドレイン接続配線を引くために領域が増加するとしても、細い共通配線５０−０を１本通すだけであるので、面積増加の影響は軽微である。
（１−３）変形例
（Ａ）図１Dは、本発明の第１実施形態に係る半導体装置１００１のドレインコンタクト１０４（１０４−１〜１０４−８）と領域５０１の位置関係を詳細に説明するための説明図である。同図では、説明の便宜上共通配線５０−０を省略している。
図１Ｅは、本発明の第１実施形態の変形例に係る半導体装置１００１のドレイン接続配線５０とドレインコンタクト１０４との位置関係を説明するための説明図である。
図１Ｄ（ａ）に示すように、半導体装置１００１に於いて、領域５０１は、ｐＭＯＳ６１のドレインコンタクト１０４−１〜１０４−８のｎＭＯＳ６２側の縁部１０４ａ−１〜８ａから電源線接続配線１０側に広がる領域である。ここで、ドレインコンタクト１０４−１〜１０４−８のｎＭＯＳ６２側の縁部１０４ａ−１〜１０４ａ−８を結んだ境界線を５０１１とすると、ドレインコンタクト１０４−１〜１０４−８に流れ込んだサージ電流が共通配線５０−０を介して隣接するドレインコンタクトに流れることを防止するには、共通配線５０−０のｎＭＯＳ６２側の縁部５０ａ−０を境界線５０１１上または境界線５０１１よりも電源線接続配線１０側に形成する必要がある。
図１Ｄ（ｂ）は、共通配線５０−０の縁部５０ａ−０を仮に境界線５０１１よりもｎＭＯＳ６２側に形成した場合の、ドレイン接続配線５０とドレインコンタクト１０４−１〜１０４−８との関係を示す図である。同図に示すように、共通配線５０−０は、ドレインコンタクト１０４−１〜１０４−８よりもｎＭＯＳ６２側の領域を有している。この領域では、例えば、ドレインコンタクト１０４−１からドレインコンタクト２０４−１及び２０４−２に向かう電界が発生するので、ドレインコンタクト１０４−１からドレインコンタクト２０４−１及び２０４−２の何れにもサージ電流が流れる可能性がある。ドレインコンタクト２０４−１に接続されたｎＭＯＳ６２よりも、ドレインコンタクト２０４−２に接続されたｎＭＯＳ６２の方が相対的に電流を流し易い場合には、ドレインコンタクト１０４−１からドレインコンタクト２０４−２にサージ電流が流れ込む。このような場合には、各ドレインコンタクト２０４−１〜２０４−８には、対となるドレインコンタクト１０４−１〜１０４−８以外からも共通配線５０−０を介してサージ電流が流れ込む虞があり、何れかのドレインコンタクト２０４−１〜２０４−８にサージ電流が局所集中して、ｎＭＯＳ６２のｐｎ接合が劣化または破壊される虞がある。
第１実施形態の一変形例では、図１Ｅ（ａ）に示すように、共通配線５０−０の縁部５０ａ−０と境界線５０１１とを一致させる。即ち、ドレイン接続配線５０の共通配線５０−０の縁部５０ａ−０をドレインコンタクト１０４−１〜１０４−８の縁部１０４ａ−１〜１０４ａ−８と一致させ、共通配線５０−０を縁部１０４ａ−１〜１０４ａ−８からｐＭＯＳ６１側、即ち電源線接続配線１０側に形成する。
第１実施形態の他の変形例では、図１Ｅ（ｂ）に示すように、共通配線５０−０の縁部５０ａ−０が、境界線５０１１より電源線接続配線１０側に於いてドレインコンタクト１０４−１〜１０４−８と重なるように配置されている。即ち、共通配線５０−０の縁部５０ａ−０を、ドレインコンタクト１０４−１〜１０４−８の縁部１０４ａ−１〜１０４ａ−８よりも、電源線接続配線１０側に配置している。
ドレイン接続配線５０を図１Ｅ（ａ）（ｂ）のように構成した半導体装置１００１では、ドレインコンタクト１０４−１〜１０４−８に流れ込んだサージ電流は、各ドレインコンタクト１０４−１〜１０４−８から２０４−１〜２０４−８に向かう電界に沿って、対を成すドレインコンタクト間でのみ流れ、各ドレインコンタクト１０４−１〜１０４−８の間では共通配線５０を介して流れない。なぜなら、共通配線５０は、ドレインコンタクト１０４−１〜１０４−８よりもドレインコンタクト２０４−１〜２０４−８側の領域を有していないため、共通配線５０の各ドレインコンタクト１０４−１〜１０４−８の間でサージ電流が流れるには、ドレインコンタクト１０４から２０４に向かう電界に逆らって流れる必要があり、このようなサージ電流は流れない。
例えば、ドレインコンタクト１０４−１と２０４−１との間では、ドレインコンタクト１０４−１から２０４−１に向かって電界が発生しており、ドレインコンタクト１０４−１から１０４−２に向かってサージ電流が流れるにはこの電界に逆らってサージ電流が流れる必要があり、このようなサージ電流は流れない。
（Ｂ）上記では、特定のｎＭＯＳ６２にサージ電流が局所集中する場合を例に挙げて説明したが、ドレイン接続配線５０の共通配線５０−０をｎＭＯＳ６２のドレインコンタクト２０４側で領域５０２に配置すれば、接地線接続配線２０側から流れ込んだサージ電流が特定のｐＭＯＳ６１にに局所集中することを抑制できる。
（Ｃ）上記では、共通配線５０−０をｐＭＯＳ６１側のみに配置したが、ｎＭＯＳ６２のドレインコンタクト２０４側で領域５０２にも共通配線５０−０を配置すれば、電源線接続配線１０側から流れ込むサージ電流がｎＭＯＳ６２に局所集中することを抑制できると共に、接地線接続配線２０側から流れ込むサージ電流がｐＭＯＳ６１に局所集中することも抑制できる。共通配線５０−０をｐＭＯＳ及びｎＭＯＳ両側に配置する場合には、ゲート接続配線４０とドレイン接続配線５０とを異なる配線層に形成するか、櫛歯配線５０−１〜５０−８を第１層金属配線層で形成し、共通配線５０−０及びゲート接続配線４０を第２層金属配線層で形成するか、櫛歯配線５０−１〜５０−８及びゲート接続配線４０を第１層金属配線層で形成し、共通配線５０−０を第２層金属配線層で形成することが好ましい。
（Ｄ）ｎＭＯＳ６２にサージ電流が局所集中する場合には、共通配線５０−０をｐＭＯＳ６１側の領域５０１内に配置し、ｐＭＯＳ６１にサージ電流が局所集中する場合には、共通配線５０−０をｎＭＯＳ６２側の領域５０２に配置するようにしても良い。
（Ｅ）上記では、ドレイン接続配線５０の共通配線５０−０及び櫛歯配線５０−１〜５０−８とを第１層間絶縁膜上に第１層金属配線層で形成したが、櫛歯配線５０−１〜５０−８を第１層金属配線層で形成し、共通配線５０−０を第１層金属配線層より上層の第２配線層等で形成しても良い。例えば、共通配線５０−０を第２層金属配線層で形成する場合には、第１層金属配線層を覆う第２層間絶縁膜上に第２層金属配線層としての共通配線５０−０を形成し、第２層間絶縁膜を貫通するコンタクトで共通配線５０−０と櫛歯配線５０−１〜５０−８とを電気的に接続しても良い。このように、共通配線５０−０を形成する場合には、共通配線５０−０がゲート接続配線４０と別の層に配置されるので、ゲート接続配線４０のレイアウトの自由度が高まる。
（Ｆ）上記では、ドレイン接続配線５０及びゲート接続配線４０を第１層間絶縁膜上に第１層金属配線層で形成したが、ドレイン接続配線５０を第１層金属配線層で形成し、ゲート接続配線４０を第１層金属配線層より上層の第２配線層等で形成しても良い。例えば、ゲート接続配線４０を第２層金属配線層で形成する場合には、第１層金属配線層を覆う第２層間絶縁膜上に第２層金属配線層としてのゲート接続配線４０を形成し、第１及び第２層間絶縁膜を貫通するゲートコンタクト４０２でゲート接続配線４０とゲート電極４０１とを電気的に接続しても良い。このように、ゲート接続配線４０を形成する場合には、ゲート接続配線４０がドレイン接続配線５０と別の層に配置されるので、ゲート接続配線４０のレイアウトの自由度が高まる。
（２）第２実施形態
（２−１）構造
図２Ａは、本発明の第２実施形態に係る半導体装置１００２の平面図である。図２Ｂは、図２Ａの平面図に於いて半導体装置１００２の各領域を説明する説明図である。図２Ｃは、図２Ａの平面図に於いて半導体装置１００２に流れるＥＳＤ電流の経路の説明図である。
本実施形態に係る半導体装置１００２は、第１実施形態に係る半導体装置１００１とドレイン接続配線５０の構造が異なるが、他の構成については同様である。本実施形態では、第１実施形態の構成に対応する本実施形態の構成には同一の符号を付し、第１実施形態と重複する説明は省略する。
本実施形態では、ドレイン接続配線５０の各櫛歯配線５０−１〜５０−８を接続する共通配線は、図２Ｃに示すように、領域５０１に形成された５０−Ａと、領域５１０に形成された５０−Ｂとを備えている。言い換えれば、共通配線が、櫛歯配線５０−１〜５０−８の間をそれぞれ接続する複数の共通配線部分と考えると、複数の共通配線部分のうち少なくとも１つは共通配線５０Ａである。
図２Ｂに示すように、ドレイン接続配線５０は、対を成すドレインコンタクト１０４−１〜１０４−８とドレインコンタクト２０４−１〜２０４−８とをそれぞれ接続する櫛歯配線５０−１〜５０−８と、櫛歯配線５０−１〜５０−８を互いに接続する共通配線５０−Ａ、５０−Ｂとを備えている。
共通配線５０−Ａは、櫛歯配線５０−４と５０−５とを互いに接続する。共通配線５０−Ａは、領域５０１に形成されており、より詳細には、ｎＭＯＳ６２から遠い側で且つドレインコンタクト１０４−４及び１０４−５に重ならない領域に形成されている。
共通配線５０−Ｂは、櫛歯配線５０−１〜５０−４を互いに接続すると共に、櫛歯配線５０−５〜５０−８を互いに接続する。共通配線５０−Ｂは、領域５１０に形成されており、ｐＭＯＳ６１のドレインコンタクト１０４−１〜１０４−４よりもｎＭＯＳ６２側に形成されている。
（２−２）作用効果
このような構成のドレイン接続配線５０によれば、正極性のサージ電流が電源線接続配線１０から流れ込むと、サージ電流は、ｐＭＯＳ６１のソースコンタクト１０３（１０３−１〜１０３−９）、ソース領域１０１、ドレイン領域１０２を介してドレインコンタクト１０４（１０４−１〜１０４−８）に流れ込む。
各ドレインコンタクト１０４−１〜１０４−４に流れ込んだサージ電流は、ドレイン接続配線５０の各櫛歯配線５０−１〜５０−４を通って、ｎＭＯＳ６２の各ドレインコンタクト２０４−１〜２０４−４に流れ込む。また、各ドレインコンタクト１０４−５〜１０４−８に流れ込んだサージ電流は、ドレイン接続配線５０の各櫛歯配線５０−５〜５０−８を介して、ｎＭＯＳトランジスタの各ドレインコンタクト２０４−５〜２０４−８に流れ込む。
ここで、櫛歯配線５０−４と５０−５とは、ドレインコンタクト１０４−４及び１０４−５よりも電源線接続配線１０側に於いて共通配線５０−Ａで接続されているので、共通配線５０−Ａを通ってドレインコンタクト１０４−４側と１０４−５側との間でサージ電流が流れるには、ドレインコンタクト１０４−４から２０４−４、１０４−５から２０４−５にそれぞれ向かう電界に逆らって流れる必要があり、このようなサージ電流は流れない。この結果、共通配線５０−Ａを基準として、ドレインコンタクト１０４−４側と１０４−５側とではサージ電流が、互いに流入することがなく、分離される。本実施形態では、共通配線５０Ａを１個設けて各櫛歯配線５０−１〜５０−８に流れるサージ電流を２つの領域に分離するが、共通配線５０Ａの個数を複数設ければより多くの領域に分離することができる。
櫛歯配線５０−１〜５０−４は、ドレインコンタクト１０４−１〜１０４−４よりもｎＭＯＳ６２側で共通配線５０−Ｂで接続されているため、ドレインコンタクト１０４−１〜１０４−４から特定のドレインコンタクト２０４−１〜２０４−４にサージ電流が局所集中する可能性はある。また、櫛歯配線５０−５〜５０−８は、ドレインコンタクト１０４−５〜１０４−８よりもｎＭＯＳ６２側で共通配線５０−Ｂにより接続されているため、ドレインコンタクト１０４−５〜１０４−８から特定のドレインコンタクト２０４−５〜２０４−８にサージ電流が局所集中する可能性はある。しかしながら、ドレインコンタクト１０４−１〜１０４−８に流れ込んだサージ電流は、共通配線５０−Ａの両側では分離されるため、１個のドレインコンタクト２０４に流れるサージ電流は、最大でドレインコンタクト１０４−１〜１０４−８の半分からのサージ電流に限られる。従って、ドレインコンタクト１０４よりもｎＭＯＳ６２から遠い側に配置した共通配線５０−Ａによって、共通配線５０Ａの両側のドレインコンタクト１０４同士の電流を分離することで、ｎＭＯＳ６２でのサージ電流の局所集中を抑制することができる。
（２−３）変形例
（Ａ）本実施形態でも、共通配線５０−Ｂに対して図１Ｅ（ａ）及び（ｂ）に示すような変形が可能である。
（Ｂ）また、本実施形態でも、特定のｎＭＯＳ６２にサージ電流が局所集中する場合を例に挙げて説明したが、特定のｐＭＯＳ６１にサージ電流が局所集中する場合には、ドレイン接続配線５０の共通配線５０−Ａ、５０−ＢをｎＭＯＳ６２のドレインコンタクト２０４側に配置すれば良い。
（Ｃ）上記では、共通配線５０−Ａ、５０−ＢをｐＭＯＳ６１側のみに配置したが、ｎＭＯＳ６２のドレインコンタクト２０４側でも共通配線５０−Ａ、５０−Ｂを配置すれば、電源線接続配線１０側から流れ込むサージ電流がｎＭＯＳ６２に局所集中することを抑制できると共に、接地線接続配線２０側から流れ込むサージ電流がｐＭＯＳ６１に局所集中することも抑制できる。共通配線５０−Ａ、５０−ＢをｐＭＯＳ及びｎＭＯＳ両側に配置する場合には、ゲート接続配線４０とドレイン接続配線５０とを異なる配線層に形成するか、櫛歯配線５０−１〜５０−８を第１層金属配線層で形成し、共通配線５０−Ａ、５０−Ｂ及びゲート接続配線４０を第２層金属配線層で形成するか、櫛歯配線５０−１〜５０−８及びゲート接続配線４０を第１層金属配線層で形成し、共通配線５０−Ａ、５０−Ｂを第２層金属配線層で形成することが好ましい。
（Ｄ）ｎＭＯＳ６２にサージ電流が局所集中する場合には、共通配線５０−Ａ、５０−ＢをｐＭＯＳ６１側に配置し、ｐＭＯＳ６１にサージ電流が局所集中する場合には、共通配線５０−Ａ、５０−ＢをｎＭＯＳ６２側に配置するようにしても良い。
（Ｅ）また、上記では、ｎＭＯＳ６１のドレインコンタクト１０４−１〜１０４−８のうちほぼ中央部のドレインコンタクト１０４−４と１０４−５とを領域５０１で共通配線５０−Ａで接続したが、他のドレインコンタクト１０４−１〜１０４−８のうち少なくとも２個のドレインコンタクト１０４−１〜１０４−８を領域５０１で共通配線５０−Ａで接続しても良い。
例えば、ドレインコンタクト１０４−２と１０４−３を共通配線５０−Ａで接続すると共に、１０４−５と１０４−６を共通配線５０−Ａで接続しても良い。このように複数の共通配線５０−Ａを用いてドレインコンタクト１０４を接続すれば、各共通配線５０−Ａの両側でサージ電流が分断されるのでサージ電流の局所集中をより効果的に抑制できる。この例の場合、２カ所の共通配線５０−Ａによってサージ電流は３カ所に確実に分離することができる。
（Ｆ）また、３個以上のドレインコンタクト、例えば１０４−３、１０４−４、１０４−５を領域５０１で共通配線５０−Ａで接続しても良い。この場合、共通配線５０−Ａの両側でサージ電流を分断することができる。
（Ｇ）上記では、ドレイン接続配線５０の共通配線５０−Ａ及び５０Ｂと櫛歯配線５０−１〜５０−８とを第１層間絶縁膜上に第１層金属配線層で形成したが、櫛歯配線５０−１〜５０−８を第１層金属配線層で形成し、共通配線５０−Ａ及び５０Ｂを第１層金属配線層より上層の第２配線層等で形成しても良い。例えば、共通配線５０−Ａ及び５０Ｂを第２層金属配線層で形成する場合には、第１層金属配線層を覆う第２層間絶縁膜上に第２層金属配線層としての共通配線５０−Ａ及び５０Ｂを形成し、第２層間絶縁膜に形成されたコンタクトによって共通配線５０−Ａ及び５０Ｂと櫛歯配線５０−１〜５０−８とを電気的に接続する。このように、共通配線５０−Ａ及び５０Ｂを形成する場合には、共通配線５０−Ａ及び５０Ｂがゲート接続配線４０と別の層に配置されるので、ゲート接続配線４０のレイアウトの自由度が高まる。また、共通配線５０−Ａ及び５０Ｂの少なくとも一方又は一部のみを第２層金属配線層で形成しても良い。
（Ｈ）上記では、ドレイン接続配線５０及びゲート接続配線４０を第１層間絶縁膜上に第１層金属配線層で形成したが、ドレイン接続配線５０を第１層金属配線層で形成し、ゲート接続配線４０を第１層金属配線層より上層の第２配線層等で形成しても良い。例えば、ゲート接続配線４０を第２層金属配線層で形成する場合には、第１層金属配線層を覆う第２層間絶縁膜上に第２層金属配線層としてのゲート接続配線４０を形成し、第１及び第２層間絶縁膜を貫通するゲートコンタクト４０２でゲート接続配線４０とゲート電極４０１とを電気的に接続しても良い。このように、ゲート接続配線４０を形成する場合には、ゲート接続配線４０がドレイン接続配線５０と別の層に配置されるので、ゲート接続配線４０のレイアウトの自由度が高まる。
（３）第３実施形態
（３−１）構造
図３Ａは、本発明の第３実施形態に係る半導体装置１００３の平面図である。図３Ｂは、図３Ａの平面図に於いて半導体装置１００３の各領域を説明する説明図である。図３Ｃは、図３Ａの平面図に於いて半導体装置１００３に流れるＥＳＤ電流の経路の説明図である。
本実施形態に係る半導体装置１００３は、第１実施形態に係る半導体装置１００１とドレイン接続配線５０及びゲート接続配線４０の構造が異なるが、他の構成については同様である。本実施形態では、第１実施形態の構成に対応する本実施形態の構成には同一の符号を付し、第１実施形態と重複する説明は省略する。
本実施形態では、ドレイン接続配線５０は、図３Ａ乃至図３Ｃに示すように、１対のドレインコンタクト１０４（１０４−１〜１０４−８）とドレインコンタクト２０４（２０４−１〜２０４−８）とを接続する櫛歯配線５０−１〜５０−８と、櫛歯配線５０−１〜５０−８を接続する共通配線５０Ｃ及び５０Ｄとを備えている。
図３Ｃに示すように、共通配線５０−Ｃは、ｐＭＯＳ６１のドレインコンタクト１０４−１と１０４−２、１０４−３と１０４−４、１０４−５と１０４−６、１０４−７と１０４−８をそれぞれ接続している。即ち、共通配線５０Ｃは、櫛歯配線５０−１と５０−２、５０−３と５０−４、５０−５と５０−６、５０−７と５０−８をそれぞれ、ｐＭＯＳ６１のドレインコンタクト１０４側で接続している。
図３Ｃに示すように、共通配線５０−Ｄは、ｎＭＯＳ６２のドレインコンタクト２０４−２と２０４−３、２０４−４と２０４−５、２０４−６と２０４−７をそれぞれ接続している。即ち、共通配線５０Ｄは、櫛歯配線５０−２と５０−３、５０−４と５０−５、５０−６と５０−７をそれぞれ、ｎＭＯＳ６２のドレインコンタクト２０４側で接続している。
図３Ｃでは、櫛歯配線５０−１と５０−２とは共通配線５０Ｃで接続されており、櫛歯配線５０−２と５０−３とは共通配線５０Ｄで接続されており、櫛歯配線５０−３と５０−４とは共通配線５０Ｃで接続されるというように、隣接する２つの櫛歯配線がｐＭＯＳ６１側とｎＭＯＳ６２側とで交互に接続される構成である。共通配線５０Ｃは、ドレインコンタクト１０４−１〜１０４−８上にドレインコンタクト１０４−１〜１０４−８の配列に沿って形成されており、領域５１０と領域５０１の境界線５０１１上に配置されている。共通配線５０Ｄは、ドレインコンタクト２０４−１〜２０４−８上にドレインコンタクト２０４−１〜２０４−８の配列に沿って形成されており、領域５１０と領域５０２の境界線５０２１上に配置されている。
第１実施形態及び第２実施形態では、ドレイン接続配線５０の共通配線を、ドレインコンタクト１０４と２０４との間の領域の外側に形成したが、本実施形態では、ドレイン接続配線５０の配置領域が限定されない。即ち、ｐＭＯＳ６１のドレインコンタクト１０４−１〜１０４−８とｎＭＯＳ６２のドレインコンタクト２０４−１〜２０４−８とを直線的に接続するメタル配線領域５１０上に全てのドレイン配線５０−Ｃ、５０Ｄを配置しても良いので、レイアウトの自由度が高い。
（３−２）作用効果
このような構成のドレイン接続配線５０によれば、正極性のサージ電流が電源線接続配線１０から流れ込むと、サージ電流はｐＭＯＳ６１のソースコンタクト１０３（１０３−１〜１０３−９）、ソース領域１０１、ドレイン領域１０２を介してドレインコンタクト１０４（１０４−１〜１０４−８）に流れ込む。
ｐＭＯＳ６１の各ドレインコンタクト１０４−１〜１０４−８に流れ込んだサージ電流は、対応する各櫛歯配線５０−１〜５０−８を介して、ｎＭＯＳ６２のドレインコンタクト２０４−１〜２０４−８に流れ込む。この際、ドレインコンタクト１０４−１〜１０４−８からのサージ電流が特定のｎＭＯＳ６２のドレインコンタクト２０４−１〜２０４−８に集中するとしても、特定のドレインコンタクト２０４に流れ込むサージ電流は、最大で４個のドレインコンタクト１０４からのサージ電流に抑制される。
この理由を図３Ｃを参照して説明する。
同図に於いて、ｎＭＯＳ６２のドレインコンタクト２０４−５には、対を成すｐＭＯＳ６１のドレインコンタクト１０４−５からサージ電流が流れ込んでくる。また、ドレインコンタクト２０４−５には、ドレインコンタクト１０４−４から櫛歯配線５０−４、共通配線５０Ｄを介してサージ電流が流れ込む可能性もある。また、ドレインコンタクト２０４−５には、ドレインコンタクト１０４−３から共通配線５０Ｃ、櫛歯配線５０−４、共通配線５０Ｄを介してサージ電流が流れ込む可能性がある。また、ドレインコンタクト２０４−５には、ドレインコンタクト１０４−６から共通配線５０Ｃ、櫛歯配線５０−５を介して流れ込む可能性もある。従って、ドレインコンタクト２０４−５には、合計４個のドレインコンタクト１０４−３、１０４−４、１０４−５、１０４−６からサージ電流が流れ込む可能性がある。
一方、ドレインコンタクト２０４−５には、ドレインコンタクト１０４−３、１０４−４、１０４−５、１０４−６よりも離れたドレインコンタクト１０４からはサージ電流が流れ込まない。例えば、ドレインコンタクト２０４−５にドレインコンタクト１０４−２からサージ電流が流れ込むには、ドレインコンタクト１０４−２、櫛歯配線５０−２、ドレインコンタクト２０４−２、共通配線５０Ｄ、ドレインコンタクト２０４−３、櫛歯配線５０−３、ドレインコンタクト１０４−３、共通配線５０Ｃ、ドレインコンタクト１０４−４、櫛歯配線５０−４、ドレインコンタクト２０４−４、共通配線５０Ｄ、ドレインコンタクト２０４−５の順番にドレイン接続配線５０をサージ電流が流れる必要がある。しかしながら、上記経路のうち、ドレインコンタクト２０４−３、櫛歯配線５０−３、ドレインコンタクト１０４−３に向かう部分では、櫛歯配線５０−３に於いてｎＭＯＳ６２側からｐＭＯＳ６１側に向かう方向であり、ｐＭＯＳ６１からｎＭＯＳ６２に向かう電界の方向に逆向するため、このようなサージ電流は流れない。また、ドレインコンタクト２０４−５に１０４−７からサージ電流が流れ込むには、ドレインコンタクト１０４−７、櫛歯配線５０−７、ドレインコンタクト２０４−７、共通配線５０Ｄ、ドレインコンタクト２０４−６、櫛歯配線５０−６、ドレインコンタクト１０４−６、共通配線５０Ｃ、ドレインコンタクト１０４−５、櫛歯配線５０−５、ドレインコンタクト２０４−５の順番にドレイン接続配線５０をサージ電流が流れる必要がある。しかしながら、上記経路のうち、ドレインコンタクト２０４−６、櫛歯配線５０−６、ドレインコンタクト１０４−６に向かう部分では、櫛歯配線５０−６に於いてｎＭＯＳ６２側からｐＭＯＳ６１側に向かう方向であり、ｐＭＯＳ６１からｎＭＯＳ６２に向かう電界の方向に逆向するため、このようなサージ電流は流れない。以上、ドレインコンタクト２０５−５を例に挙げて説明したように、本実施形態のドレイン接続配線５０の構造によれば、ｎＭＯＳ６２の各ドレインコンタクト２０４に流れ込むサージ電流は、最大でもｐＭＯＳ６１の４個のドレインコンタクト１０４からのサージ電流に限られる。
本実施形態に係るドレイン接続配線５０の構造によれば、ｎＭＯＳ６２の各ドレインコンタクト２０４−１〜２０４−８に流れ込むサージ電流は、最大でｐＭＯＳ６１の４個のドレインコンタクト１０４−１〜１０４−８からの流れ込み電流に制限されるので、ｎＭＯＳ６２のサージ電流による劣化または破壊を確実に防止することができる。これにより、半導体装置１００３に大規模ＣＭＯＳ回路６５を搭載した場合でも、大規模ＣＭＯＳ回路６５を構成する個々のＣＭＯＳ回路６０が最小単位または最小規模のＣＭＯＳ回路と同等の静電気サージ電流の流れ易さを維持し、且つ、サージ電流の局所集中によりｎＭＯＳ６２が劣化または破壊される課題を解決することができるので、半導体装置１００３に多数存在するインバータ群やバッファ群全体で静電気耐性を確保するという効果を維持できる。
また、本実施形態では、第１実施形態や第２実施形態のように、ドレイン接続配線５０の共通配線をｐＭＯＳ６１及びｎＭＯＳ６２のドレインコンタクト間より外側の領域５０１、５０２に配置しなければならないという配置上の制限がない。従って、ドレイン接続配線５０の共通配線の大部分を領域５１０内に配置することができ、レイアウトの自由度が高い。
本実施形態では、従来のＣＭＯＳ製造工程に於いてドレイン接続配線５０の接続方法を変えるだけであるので、ＣＭＯＳ製造工程の変更を伴わずに実施できる。また、元々のＣＭＯＳ回路に用意されている配線接続領域を使用すれば良いので、ＣＭＯＳ回路の面積増加の虞もない。仮に、ドレイン接続配線を引くために領域が増加するとしても、細い共通配線５０−Ｃ、５０−Ｄを１本ずつ通すだけであるので、面積増加の影響は軽微である。
なお、上記では、特定のｎＭＯＳ６２にサージ電流が局所集中する場合を例に挙げて説明したが、接地線接続配線２０側から流れ込んだサージ電流が特定のｐＭＯＳ６１に局所集中する場合にも、本実施形態の構成は同様の作用効果を奏する。
（３−３）変形例
（Ａ）本実施形態では、ドレイン接続配線５０の共通配線５０Ｃをドレインコンタクト１０４−１〜１０４−８上に形成し、共通配線５０Ｃの一部がドレインコンタクト１０４−１〜１０４−８よりも接地線接続配線２０側に配置されるように構成したが、第１実施形態または第２実施形態と同様に、ドレイン接続配線５０の共通配線５０Ｃを領域５０１内に配置されるように構成しても良い。
このようにドレイン接続配線５０を構成すれば、共通配線５０ＣがｐＭＯＳ６１からｎＭＯＳ６２に向かう電界に逆向する経路に配置されることによって、隣接する櫛歯配線５０−１〜５０−８間のサージ電流の流れをより確実に制限し、ドレインコンタクト２０４に流れ込む電流をより制限することができる。従って、半導体装置１００３に多数存在するインバータ群やバッファ群全体で静電気耐性をより高めることができる。
（Ｂ）また、共通配線５０Ｄを領域５０２内に配置されるように構成しても良い。この場合、接地線接続配線２０側からサージ電流が流れ込んだ場合に、共通配線５０ＤがｎＭＯＳ６１からｐＭＯＳ６２に向かう電界に逆向する経路に配置されることによって、隣接する櫛歯配線５０−１〜５０−８間のサージ電流の流れをより確実に制限し、ドレインコンタクト１０４に流れ込む電流をより制限することができ、ｐＭＯＳ６１にサージ電流が局所集中することを防止できる。従って、半導体装置１００３に多数存在するインバータ群やバッファ群全体で静電気耐性をより高めることができる。
（Ｃ）共通配線５０−Ｃを領域５０１内に配置すると共に、共通配線５０−Ｄを領域５０２内に配置しても良い。この場合、電源線接続配線１０側からサージ電流が流れ込んだ場合にｎＭＯＳ６２にサージ電流が局所集中すること抑制できると共に、接地線接続配線２０側からサージ電流が流れ込んだ場合にｐＭＯＳ６１にサージ電流が局所集中することも抑制することができる。
（Ｄ）ｎＭＯＳ６２にサージ電流が局所集中する場合には、ｐＭＯＳ６１のドレインコンタクト１０４−１〜１０４−８側の共通配線５０Ｃを領域５０１内に配置し、ｐＭＯＳ６１にサージ電流が局所集中する場合には、ｎＭＯＳ６２のドレインコンタクト２０４−１〜２０４−８側の共通配線５０Ｄを領域５０２内に配置するようにしても良い。
（Ｅ）上記では、ドレイン接続配線５０の共通配線５０Ｃ及び５０Ｄと櫛歯配線５０−１〜５０−８とを第１層間絶縁膜上に第１層金属配線層で形成したが、櫛歯配線５０−１〜５０−８を第１層金属配線層で形成し、共通配線５０Ｃ及び５０Ｄを第１層金属配線層より上層の第２配線層等で形成しても良い。例えば、共通配線５０Ｃ及び５０Ｄを第２層金属配線層で形成する場合には、第１層金属配線層を覆う第２層間絶縁膜上に第２層金属配線層としての共通配線５０Ｃ及び５０Ｄを形成し、第２層間絶縁膜に形成されたコンタクトによって共通配線５０Ｃ及び５０Ｄと櫛歯配線５０−１〜５０−８とを電気的に接続する。このように、共通配線５０Ｃ及び５０Ｄを形成する場合には、共通配線５０Ｃ及び５０Ｄがゲート接続配線４０と別の層に配置されるので、ゲート接続配線４０のレイアウトの自由度が高まる。また、共通配線５０Ｃ及び５０Ｄの少なくとも一方または一部のみを第２層金属配線層で形成しても良い。
（Ｆ）上記では、ドレイン接続配線５０及びゲート接続配線４０を第１層間絶縁膜上に第１層金属配線層で形成したが、ドレイン接続配線５０を第１層金属配線層で形成し、ゲート接続配線４０を第１層金属配線層より上層の第２配線層等で形成しても良い。例えば、ゲート接続配線４０を第２層金属配線層で形成する場合には、第１層金属配線層を覆う第２層間絶縁膜上に第２層金属配線層としてのゲート接続配線４０を形成し、第１及び第２層間絶縁膜を貫通するゲートコンタクト４０２でゲート接続配線４０とゲート電極４０１とを電気的に接続しても良い。このように、ゲート接続配線４０を形成する場合には、ゲート接続配線４０がドレイン接続配線５０と別の層に配置されるので、ゲート接続配線４０のレイアウトの自由度が高まる。
（４）第４実施形態
（４−１）構造
図４Ａは、本発明の第４実施形態に係る半導体装置１００４の平面図である。図４Ｂは、図４Ａの平面図に於いて半導体装置１００４の各領域を説明する説明図である。図４Ｃは、図４Ａの平面図に於いて半導体装置１００４に流れるＥＳＤ電流の経路の説明図である。
本実施形態に係る半導体装置１００４は、第１実施形態に係る半導体装置１００１とドレイン接続配線５０及びゲート接続配線４０の構造が異なるが、他の構成については同様である。本実施形態では、第１実施形態の構成に対応する本実施形態の構成には同一の符号を付し、第１実施形態と重複する説明は省略する。
本実施形態では、ドレイン接続配線５０は、図４Ａ乃至図４Ｃに示すように、ｐＭＯＳ６１の各ドレインコンタクト１０４（１０４−１〜１０４−８）とｎＭＯＳ６２の各ドレインコンタクト２０４（２０４−１〜２０４−８）とを接続する櫛歯配線５０−１〜５０−８と、接続配線５０−ｄ１〜５０−ｄ７とを備えている。
接続配線５０−ｄ１〜５０−ｄ７は、ｐＭＯＳ６１のドレインコンタクト１０４と、対となるｎＭＯＳ６２のドレインコンタクト２０４に隣接するドレインコンタクト２０４とを接続している。言い換えれば、ドレイン接続配線５０は、各ドレインコンタクト２０４−１と１０４−１、１０４−１と２０４−２、２０４−２と１０４−２というように、各ドレインコンタクト間を１区間ごとにｐＭＯＳ側とｎＭＯＳ側に折り返して接続する構成である。具体的には、各接続配線５０−ｄ１〜５０−ｄ７は、ドレインコンタクト１０４−１と２０４−２、１０４−２と２０４−３、１０４−３と２０４−４、１０４−４と２０４−５、１０４−５と２０４−６、１０４−６と２０４−７、１０４−７と２０４−８とをそれぞれ接続している。
各接続配線５０−ｄ１〜５０−ｄ７は、各接続配線が両端で接続する２つのドレインコンタクトを結ぶ直線に対して、ドレインコンタクト２０４側に偏在している。例えば、接続配線５０−ｄ１は、ドレインコンタクト１０４−１と２０４−２とを結ぶ直線に対してドレインコンタクト２０４側に偏在している。各接続配線５０−ｄ１〜５０−ｄ７は、ドレインコンタクト２０４側に偏在することによって、ゲートコンタクト４０２を接地線接続配線２０側で迂回して、ドレインコンタクト１０４−１と２０４−２とを接続している。接続配線５０−ｄ１〜５０−ｄ７は、ゲートコンタクト４０２を接地線接続配線２０側で迂回するために、接地線接続配線２０の延在する方向の複数の部分及びドレインコンタクト１０４から２０４に向かう方向に沿う複数の部分が交互に連結されて構成されている。
なお、各接続配線５０−ｄ１〜５０−ｄ７を、各接続配線が両端で接続する２つのドレインコンタクトを結ぶ直線に対して、ドレインコンタクト１０４側に偏在するように構成して、電源線接続配線１０側でゲートコンタクト４０２を迂回するように構成しても良い。
ゲート接続配線４０は、ドレイン接続配線５０の電源線接続配線１０側に於いて電源線接続配線１０に沿って延在した共通配線と、共通配線から接地線接続配線２０側に向かって延びる複数の櫛歯配線とから構成されている。ゲート接続配線４０の共通配線は、領域５０１に於いてドレイン接続配線５０の電源線接続配線１０側に配置されており、ゲート接続配線４０複数の櫛歯配線は、領域５０１から領域５１０に向かって延び、先端部に於いてゲートコンタクト４０２によってゲート電極４０１と接続されている。ゲート接続配線４０の櫛歯配線は、ドレイン接続配線５０の櫛歯配線５０−１〜５０−８間に於いて、接続配線５０−ｄ１〜５０−ｄ７が偏在した側とは反対側から、偏在した側に向かって延在している。
（４−２）作用効果
このような構成のドレイン接続配線５０によれば、サージ電流が電源線接続配線１０から流れ込むと、サージ電流はｐＭＯＳ６１のソースコンタクト１０３（１０３−１〜１０３−９）、ソース領域１０１、ドレイン領域１０２を介してドレインコンタクト１０４（１０４−１〜１０４−８）に流れ込む。
ｐＭＯＳ６１の各ドレインコンタクト１０４（例えば１０４−５）に流れ込んだサージ電流は、対を成すドレインコンタクト２０４（例えば２０４−５）、または、該ドレインコンタクト２０４に隣接するドレインコンタクト（例えば２０４−６）に流れ込む。従って、特定のドレインコンタクト２０４（例えば２０４−５）に流れ込むサージ電流は、対を成すドレインコンタクト１０４（１０４−５）、または、対を成すドレインコンタクト１０４と隣接するドレインコンタクト１０４（例えば１０４−４）からのサージ電流に制限される。従って、仮に、ｎＭＯＳ６２の特定のドレインコンタクト２０４にサージ電流が局所集中するとしても、ｎＭＯＳ６２の特定のドレインコンタクト２０４には、対となるドレインコンタクト１０４と、そのドレインコンタクト１０４と隣接するドレインコンタクト１０４とからのサージ電流に制限される。
この理由を図４Ｃを参照して説明する。
同図に於いて、ｎＭＯＳ６２のドレインコンタクト２０４−５に流れ込むサージ電流は、対を成すｐＭＯＳ６１のドレインコンタクト１０４−５から流れ込んでくる。また、ドレインコンタクト２０４−５には、ドレインコンタクト１０４−５と隣接する１０４−４から接続配線５０−ｄ４を介してサージ電流が流れ込む可能性もある。従って、ドレインコンタクト２０４−２には、合計２個のドレインコンタクト１０４−４、１０４−５からサージ電流が流れ込む可能性がある。
一方、ドレインコンタクト２０４−５には、ドレインコンタクト１０４−４、１０４−５よりも離れたドレインコンタクト１０４からはサージ電流が流れ込まない。例えば、ドレインコンタクト２０４−５に１０４−３からサージ電流が流れるには、ドレインコンタクト１０４−３、接続配線５０−ｄ３、ドレインコンタクト２０４−４、櫛歯配線５０−４、ドレインコンタクト１０４−４、接続配線５０−ｄ４、ドレインコンタクト２０４−５の順番にドレイン接続配線５０をサージ電流が流れる必要がある。しかしながら、この経路のうち、ドレインコンタクト２０４−４、櫛歯配線５０−４、ドレインコンタクト１０４−４の部分は、櫛歯配線５０−４に於いてｎＭＯＳ６２側からｐＭＯＳ６１側に向かう方向であり、ｐＭＯＳ６１からｎＭＯＳ６２に向かう電界の方向に逆向するため、このようなサージ電流は流れない。
また、ドレインコンタクト２０４−５に１０４−６からサージ電流が流れるには、ドレインコンタクト１０４−６、櫛歯配線５０−６、ドレインコンタクト２０４−６、接続配線５０−ｄ５、ドレインコンタクト１０４−５、櫛歯配線５０−５、ドレインコンタクト２０４−５の順番にドレイン接続配線５０をサージ電流が流れる必要がある。しかしながら、この経路のうち、ドレインコンタクト２０４−６、接続配線５０−ｄ５、ドレインコンタクト１０４−５の部分は、接続配線５０−ｄ５に於いてｎＭＯＳ６２側からｐＭＯＳ６１側に向かう方向であり、ｐＭＯＳ６１からｎＭＯＳ６２に向かう電界の方向に逆向するため、このようなサージ電流は流れない。
以上説明したように、ドレインコンタクト２０５−５を例に挙げて説明したように、本実施形態のドレイン接続配線５０では、ドレインコンタクト２０４が櫛歯配線及び接続配線によって２個のドレインコンタクト１０４に接続されるが、接続先の２個のドレインコンタクト１０４から外側には接続配線によってドレインコンタクト２０４側に折り返されている。従って、接続先の２個のドレインコンタクト１０４の外側のドレインコンタクト１０４から上記ドレインコンタクト２０４にサージ電流が流れ込むには、必ずドレインコンタクト２０４から１０４側への経路が生じることになり、流れ込むことができない。本実施形態のドレイン接続配線５０の構造によれば、ｎＭＯＳ６２の各ドレインコンタクト２０４に流れ込むサージ電流は、最大でもｐＭＯＳ６１の２個のドレインコンタクト１０４からのサージ電流に限られる。
本実施形態に係るドレイン接続配線５０の構造によれば、ｎＭＯＳ６２の各ドレインコンタクト２０４に流れ込むサージ電流は、最大でｐＭＯＳ６１の２個のドレインコンタクト１０４からの流れ込み電流に制限されるので、ｎＭＯＳ６２のサージ電流による劣化または破壊を確実に防止することができる。これにより、半導体装置１００４に大規模ＣＭＯＳ回路６５を搭載した場合でも、大規模ＣＭＯＳ回路６５を構成する個々のＣＭＯＳ回路６０が最小単位または最小規模のＣＭＯＳ回路と同等の静電気サージ電流の流れ易さを維持し、且つ、サージ電流の局所集中によりｎＭＯＳ６２が劣化または破壊される課題を解決することができるので、半導体装置１００４に多数存在するインバータ群やバッファ群全体で静電気耐性を確保することができる。
また、本実施形態では、第１実施形態や第２実施形態のように、ドレイン接続配線５０の共通配線を電源線接続配線１０側の領域５０１に配置しなければならないという配置上の限定がない。従って、ドレイン接続配線５０の大部分を領域５１０内に配置することができ、レイアウトの自由度が高い。
本実施形態では、従来のＣＭＯＳ製造工程に於いてドレイン接続配線５０の接続方法を変えるだけであるので、ＣＭＯＳ製造工程の変更を伴わずに実施できる。また、元々のＣＭＯＳ回路に用意されている配線接続領域を使用すれば良いので、ＣＭＯＳ回路の面積増加の虞もない。。
なお、上記では、特定のｎＭＯＳ６２にサージ電流が局所集中する場合を例に挙げて説明したが、接地線接続配線２０側から流れ込んだサージ電流が特定のｐＭＯＳ６１に局所集中する場合にも、本実施形態の構成は同様の作用効果を奏する。
（４−３）変形例
（Ａ）上記では、ドレイン接続配線５０の接続配線５０−ｄ１〜５０−ｄ７と櫛歯配線５０−１〜５０−８とを第１層間絶縁膜上に第１層金属配線層で形成したが、櫛歯配線５０−１〜５０−８を第１層金属配線層で形成し、接続配線５０−ｄ１〜５０−ｄ７を第１層金属配線層より上層の第２配線層等で形成しても良い。例えば、接続配線５０−ｄ１〜５０−ｄ７を第２層金属配線層で形成する場合には、第１層金属配線層を覆う第２層間絶縁膜上に第２層金属配線層としての接続配線５０−ｄ１〜５０−ｄ７を形成し、第２層間絶縁膜に形成されたコンタクトによって接続配線５０−ｄ１〜５０−ｄ７と櫛歯配線５０−１〜５０−８とを電気的に接続する。このように、接続配線５０−ｄ１〜５０−ｄ７を形成する場合には、接続配線５０−ｄ１〜５０−ｄ７がゲート接続配線４０と別の層に配置されるので、ゲート接続配線４０のレイアウトの自由度が高まる。また、接続配線５０−ｄ１〜５０−ｄ７の少なくとも１つまたは一部のみを第２層金属配線層で形成しても良い。
（Ｂ）上記では、ドレイン接続配線５０及びゲート接続配線４０を第１層間絶縁膜上に第１層金属配線層で形成したが、ドレイン接続配線５０を第１層金属配線層で形成し、ゲート接続配線４０を第１層金属配線層より上層の第２配線層等で形成しても良い。例えば、ゲート接続配線４０を第２層金属配線層で形成する場合には、第１層金属配線層を覆う第２層間絶縁膜上に第２層金属配線層としてのゲート接続配線４０を形成し、第１及び第２層間絶縁膜を貫通するゲートコンタクト４０２でゲート接続配線４０とゲート電極４０１とを電気的に接続しても良い。このように、ゲート接続配線４０を形成する場合には、ゲート接続配線４０がドレイン接続配線５０と別の層に配置されるので、ゲート接続配線４０のレイアウトの自由度が高まる。
本発明の第１実施形態に係る半導体装置１００１のレイアウトを示す概略平面図である。 図１Ａの平面図に於いて半導体装置１００１の各領域を説明する説明図である。 図１Ａの平面図に於いて半導体装置１００１のサージ電流の経路を説明する説明図である。 第１実施形態におけるドレイン接続配線５０とドレインコンタクト１０４との位置関係を説明するための説明図である。 第１実施形態の変形例に係る半導体装置１００１のドレイン接続配線５０とドレインコンタクト１０４との位置関係を説明するための説明図である。 本発明の第２実施形態に係る半導体装置１００２のレイアウトを示す概略平面図である。 図２Ａの平面図に於いて半導体装置１００２の各領域を説明する説明図である。 図２Ａの平面図に於いて半導体装置１００２のサージ電流の経路を説明する説明図である。 本発明の第３実施形態に係る半導体装置１００３のレイアウトを示す概略平面図である。 本発明の第３実施形態に係る半導体装置１００３の各領域、ｐ及びｎＭＯＳトランジスタ対の構成を示す概略平面図である。 本発明の第３実施形態に係る半導体装置１００３のサージ電流の経路を説明するための説明図である。 本発明の第４実施形態に係る半導体装置１００４のレイアウトを示す概略平面図である。 本発明の第４実施形態に係る半導体装置１００４の各領域、ｐ及びｎＭＯＳトランジスタ対の構成を示す概略平面図である。 本発明の第４実施形態に係る半導体装置１００１のサージ電流の経路を説明するための説明図である。
符号の説明
１０ 電源線接続配線
２０ 接地線接続配線
４０ ゲート接続配線
５０ ドレイン接続配線
６０ ＣＭＯＳ回路
６５ 大規模ＣＭＯＳ回路
７０ ｐ型半導体基板
８０ ｎウェル
１０１ ｐＭＯＳソース領域
１０２ ｐＭＯＳドレイン領域
１０３ ｐＭＯＳソースコンタクト
１０４ ｐＭＯＳドレインコンタクト
１０５ ウェル電位固定用領域
１０６ ウェル固定用コンタクト
２０１ ｎＭＯＳソース領域
２０２ ｎＭＯＳドレイン領域
２０３ ｎＭＯＳソースコンタクト
２０４ ｎＭＯＳドレインコンタクト
２０５ 基板電位固定領域
２０６ 基板電位固定用コンタクト
４０１ ゲート電極
４０２ ゲートコンタクト
５０１ ｐＭＯＳドレインコンタクト側の領域
５０２ ｎＭＯＳドレインコンタクト側の領域
５１０ ｐＭＯＳ、ｎＭＯＳドレインコンタクト間の領域

Claims (26)

  1. 第１配線と、
    前記第１配線に沿って配置された第２配線と、
    前記第１配線と前記第２配線との間に於いて前記第１配線側に配置されており、前記第１配線に接続された第１コンタクトと、第２コンタクトと、前記第１コンタクトと前記第２コンタクトとの間に配置された第１制御電極とを含む複数の第１導電型の第１ＭＯＳトランジスタと、
    前記第１配線と前記第２配線との間に於いて前記第２配線側に配置されており、第３コンタクトと、前記第２配線に接続された第４コンタクトと、前記第３コンタクトと前記第４コンタクトとの間に配置された第２制御電極とを含み、各第１ＭＯＳトランジスタと対を成して複数のＣＭＯＳ回路を構成する複数の第２導電型の第２ＭＯＳトランジスタと、
    前記複数の第２コンタクト及び前記複数の第３コンタクトを互いに接続する第３配線であって、互いに対を成す第２コンタクト及び第３コンタクトを各々接続する複数の第４配線と、第４配線間を接続する複数の第５配線とを含み、少なくとも１つの第５配線は、前記第２コンタクトから前記第１配線側に定義された第１領域に形成されている前記第３配線と、
    を備えることを特徴とする半導体装置。
  2. 前記第１領域に形成された第５配線は、第２コンタクトと重ならない領域に形成されていることを特徴とする、請求項１記載の半導体装置。
  3. 少なくとも１つの第５配線は、前記第２コンタクトよりも前記第２配線側に定義された第２領域に少なくとも一部が形成されていることを特徴とする、請求項１又は２記載の半導体装置。
  4. 前記第１領域に形成された第５配線の両側には、前記第２領域に少なくとも一部が形成された第５配線が配置されていることを特徴とする、請求項３記載の半導体装置。
  5. 前記第５配線の一部が第４配線よりも上層の金属配線層で形成されていることを特徴とする、請求項１乃至４何れか記載の半導体装置。
  6. 前記第１制御電極及び前記第２制御電極に電気的に接続され且つ前記第４配線の前記第２配線側を囲こむ略コ字形状に形成された複数の第６配線をさらに備えたことを特徴とする、請求項１乃至５何れか記載の半導体装置。
  7. 前記第１制御電極及び前記第２制御電極は一体に形成されていることを特徴とする、請求項１記載の半導体装置。
  8. 前記複数の第１ＭＯＳトランジスタ、前記複数の第２ＭＯＳトランジスタ及び第３配線がＣＭＯＳインバータ回路又はＣＭＯＳバッファ回路を構成することを特徴とする、請求項１乃至７何れか記載の半導体装置。
  9. 前記複数の第１ＭＯＳトランジスタ、前記複数の第２ＭＯＳトランジスタ及び第３配線がＣＭＯＳインバータ回路又はＣＭＯＳバッファ回路を構成し、
    前記ＣＭＯＳバッファ回路に於いて、前記複数の第５配線の全てが前記第１領域に形成されていることを特徴とする、請求項１又は２記載の半導体装置。
  10. 第１配線と、
    前記第１配線に沿って配置された第２配線と、
    前記第１配線と前記第２配線との間に於いて前記第１配線側に配置されており、前記第１配線に接続された第１コンタクトと、第２コンタクトと、前記第１コンタクトと前記第２コンタクトとの間に配置された第１制御電極とを有する複数の第１導電型の第１ＭＯＳトランジスタと、
    前記第１配線と前記第２配線との間に於いて前記第２配線側に配置されており、第３コンタクトと、前記第２配線に接続された第４コンタクトと、前記第３コンタクトと前記第４コンタクトとの間に配置された第２制御電極とを含み、各第１ＭＯＳトランジスタと対を成して複数のＣＭＯＳ回路を構成する複数の第２導電型の第２ＭＯＳトランジスタと、
    前記複数の第２コンタクト及び前記複数の第３コンタクトを互いに接続する第３配線であって、互いに対を成す第２コンタクト及び第３コンタクトを各々接続する複数の第４配線と、第４配線間を前記第２コンタクト側で接続する１又は複数の第５配線と、第４配線間を前記第３コンタクト側で接続する１又は複数の第６配線と、を含む前記第３配線と、
    を備えることを特徴とする半導体装置。
  11. 前記第５配線及び第６配線は、交互に第４配線間を接続することを特徴とする、請求項１０記載の半導体装置。
  12. 前記第５配線が、奇数番目の第４配線と次の第４配線とを接続し、且つ、前記第６配線が、偶数番目の第４配線と次の第４配線とを接続しているか、または、
    前記第５配線が、偶数番目の第４配線と次の第４配線とを接続し、且つ、前記第６配線が、奇数番目の第４配線と次の第４配線とを接続していることを特徴とする、
    請求項１０記載の半導体装置。
  13. 少なくとも１つの第５配線は、前記第２コンタクトから前記第１配線側に定義された第１領域に形成されていることを特徴とする、請求項１０乃至１１何れか記載の半導体装置。
  14. 少なくとも１つの第６配線は、前記第３コンタクトから前記第１配線側に定義された第２領域に形成されていることを特徴とする、請求項１０乃至１１何れか記載の半導体装置。
  15. 第４配線間に於いて、前記第５配線または前記第６配線によって接続された側とは反対側から前記接続された側に向かって延在して、前記第１制御電極及び前記第２制御電極に電気的に接続される複数の第７配線をさらに備えることを特徴とする、請求項１０乃至１４何れか記載の半導体装置。
  16. 前記第５配線の一部が第４配線よりも上層の金属配線層で形成されていることを特徴とする、請求項１０乃至１５何れか記載の半導体装置。
  17. 前記複数の第１ＭＯＳトランジスタ、前記複数の第２ＭＯＳトランジスタ及び第３配線がＣＭＯＳインバータ回路又はＣＭＯＳバッファ回路を構成することを特徴とする、請求項１１乃至１６何れか記載の半導体装置。
  18. 前記ＣＭＯＳインバータ回路又は前記ＣＭＯＳバッファ回路に於いて、前記複数の第５配線の全てが前記第２コンタクトから前記第１配線側に定義された第１領域に形成されていることを特徴とする、請求項１７に記載の半導体装置。
  19. 前記ＣＭＯＳインバータ回路又は前記ＣＭＯＳバッファ回路に於いて、前記複数の第６配線の全てが前記第３コンタクトから前記第１配線側に定義された第２領域に形成されていることを特徴とする、請求項１７に記載の半導体装置。
  20. 前記ＣＭＯＳインバータ回路又は前記ＣＭＯＳバッファ回路に於いて、前記複数の第５配線の全てが前記第２コンタクトから前記第１配線側に定義された第１領域に形成され、且つ、前記複数の第６配線の全てが前記第３コンタクトから前記第１配線側に定義された第２領域に形成されていることを特徴とする、請求項１７に記載の半導体装置。
  21. 第１配線と、
    前記第１配線に沿って配置された第２配線と、
    前記第１配線と前記第２配線との間に於いて前記第１配線側に配置されており、前記第１配線に接続された第１コンタクトと、第２コンタクトと、前記第１コンタクトと前記第２コンタクトとの間に配置された第１制御電極とを有する複数の第１導電型の第１ＭＯＳトランジスタと、
    前記第１配線と前記第２配線との間に於いて前記第２配線側に配置されており、第３コンタクトと、前記第２配線に接続された第４コンタクトと、前記第３コンタクトと前記第４コンタクトとの間に配置された第２制御電極とを含み、各第１ＭＯＳトランジスタと対を成して複数のＣＭＯＳ回路を構成する複数の第２導電型の第２ＭＯＳトランジスタと、
    前記複数の第２コンタクト及び前記複数の第３コンタクトを互いに接続する第３配線であって、互いに対を成す第２コンタクト及び第３コンタクトを各々接続する複数の第４配線と、
    第２コンタクトと、当該第２コンタクトと対を成す第３コンタクトに隣接する第３コンタクトとを接続する複数の第５配線と、を含む前記第３配線と、
    を備えることを特徴とする半導体装置。
  22. 各第５配線は、当該第５配線が接続する第２コンタクト及び第３コンタクトを結ぶ直線に対して、第２コンタクト側又は第３コンタクト側に偏在していることを特徴とする、請求項２１記載の半導体装置。
  23. 第４配線間に於いて、前記偏在している側とは反対側から前記偏在している側に延在して、前記第１制御電極及び前記第２制御電極に電気的に接続された第６配線をさらに備えることを特徴とする、請求項２２記載の半導体装置。
  24. 前記第５配線の一部が第４配線よりも上層の金属配線層で形成されていることを特徴とする、請求項２１乃至２３何れか記載の半導体装置。
  25. 前記複数の第１ＭＯＳトランジスタ、前記複数の第２ＭＯＳトランジスタ、及び第３配線がＣＭＯＳバッファ回路を構成することを特徴とする、請求項２１乃至２４何れか記載の半導体装置。
  26. 第１領域と、前記第１領域に隣接する第２領域と、前記第２領域に隣接する第３領域と、前記第３領域に隣接する第４領域と、前記第４領域に隣接する第５領域とを有する表面を備えた半導体基板と、
    前記第２領域に形成される、第１導電型からなる第１の不純物領域と、
    前記第４領域に形成される、前記第１導電型とは異なる第２導電型からなる第２の不純物領域と、
    前記第１領域上に形成される第１幹配線部と、前記第１及び第２領域に亘って形成される第１枝配線部とにより構成される第１の配線と、
    前記第２領域上に形成され、前記第１枝配線部と前記第１の不純物領域とを電気的に接続する第１コンタクトと、
    前記第５領域上に形成される第２幹配線部と、前記第４及び第５領域に亘って形成される第２枝配線部とにより構成される第２の配線と、
    前記第４領域上に形成され、前記第２枝配線部と前記第２の不純物領域とを電気的に接続する第２コンタクトと、
    前記第２領域上に形成される第３幹配線部と、前記第２、第３及び第４領域に亘って形成される第３枝配線部とにより構成される第３の配線と、
    前記第２領域上に形成され、前記第３枝配線部と前記第１の不純物領域とを電気的に接続する第３コンタクトと、
    前記第４領域上に形成され、前記第３枝配線部と前記第２の不純物領域とを電気的に接続する第４コンタクトとにより構成されることを特徴とする半導体装置。
JP2005207296A 2005-07-15 2005-07-15 半導体装置 Active JP4845177B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2005207296A JP4845177B2 (ja) 2005-07-15 2005-07-15 半導体装置
CN2006100773749A CN1897277B (zh) 2005-07-15 2006-04-29 半导体装置
KR1020060039315A KR101311117B1 (ko) 2005-07-15 2006-05-01 반도체 장치
US11/425,706 US20070012951A1 (en) 2005-07-15 2006-06-22 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005207296A JP4845177B2 (ja) 2005-07-15 2005-07-15 半導体装置

Publications (2)

Publication Number Publication Date
JP2007027407A true JP2007027407A (ja) 2007-02-01
JP4845177B2 JP4845177B2 (ja) 2011-12-28

Family

ID=37609728

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005207296A Active JP4845177B2 (ja) 2005-07-15 2005-07-15 半導体装置

Country Status (4)

Country Link
US (1) US20070012951A1 (ja)
JP (1) JP4845177B2 (ja)
KR (1) KR101311117B1 (ja)
CN (1) CN1897277B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508507B2 (en) 2012-12-21 2016-11-29 Mitsubishi Electric Corporation Gas insulated electrical equipment

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10189958A (ja) * 1996-12-27 1998-07-21 Nec Corp 半導体装置
JP2001127173A (ja) * 1999-11-01 2001-05-11 Ricoh Co Ltd 半導体集積回路装置及びその製造方法
JP2001339046A (ja) * 2000-05-29 2001-12-07 Matsushita Electric Ind Co Ltd 半導体装置
JP2002141416A (ja) * 2000-08-21 2002-05-17 Koninkl Philips Electronics Nv Ｃｍｏｓバッファにおけるｅｓｄ保護を向上させる装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0475371A (ja) 1990-07-18 1992-03-10 Matsushita Electric Ind Co Ltd 半導体集積回路
JP3286470B2 (ja) * 1994-08-09 2002-05-27 三菱電機株式会社 半導体集積回路、半導体集積回路の製造方法及びセルの配置方法
JP2912174B2 (ja) * 1994-12-27 1999-06-28 日本電気株式会社 ライブラリ群及びそれを用いた半導体集積回路
US5789791A (en) * 1996-08-27 1998-08-04 National Semiconductor Corporation Multi-finger MOS transistor with reduced gate resistance
JPH11214662A (ja) * 1998-01-29 1999-08-06 Mitsubishi Electric Corp 半導体装置
JP2001007293A (ja) * 1999-06-25 2001-01-12 Mitsubishi Electric Corp 半導体集積回路装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10189958A (ja) * 1996-12-27 1998-07-21 Nec Corp 半導体装置
JP2001127173A (ja) * 1999-11-01 2001-05-11 Ricoh Co Ltd 半導体集積回路装置及びその製造方法
JP2001339046A (ja) * 2000-05-29 2001-12-07 Matsushita Electric Ind Co Ltd 半導体装置
JP2002141416A (ja) * 2000-08-21 2002-05-17 Koninkl Philips Electronics Nv Ｃｍｏｓバッファにおけるｅｓｄ保護を向上させる装置

Also Published As

Publication number Publication date
KR20070009379A (ko) 2007-01-18
KR101311117B1 (ko) 2013-09-25
CN1897277A (zh) 2007-01-17
CN1897277B (zh) 2010-07-14
US20070012951A1 (en) 2007-01-18
JP4845177B2 (ja) 2011-12-28

Similar Documents

Publication Publication Date Title
KR100321815B1 (ko) 정전 보호 회로를 갖는 반도체 집적 회로 장치
JP2914292B2 (ja) 半導体装置
JP5041749B2 (ja) 半導体装置
KR101475952B1 (ko) 반도체 디바이스
US7808046B2 (en) Electrostatic protection device for semiconductor circuit
KR20130012565A (ko) 반도체 집적 회로
US10892258B2 (en) ESD-robust stacked driver
WO2007040612A2 (en) Electrostatic discharge protection circuit
US5847429A (en) Multiple node ESD devices
US20080169509A1 (en) Semiconductor device
JP2018195775A (ja) 半導体装置
JP2010010419A (ja) 半導体装置
JP4845177B2 (ja) 半導体装置
US5739571A (en) Semiconductor device having protection device for preventing the electrostatic breakdown of output buffer MOSFETs
CN101257019B (zh) 沿着半导体芯片的长边具有细长静电保护元件的半导体器件
JP2906749B2 (ja) 半導体装置のゲート保護装置
JP5085045B2 (ja) 半導体装置
JP2006332144A (ja) 集積回路
JP2002289786A (ja) 静電気保護素子
KR100770451B1 (ko) 마이크로 칩의 정전 방전 구조
JP7052972B2 (ja) 半導体集積回路
KR100952577B1 (ko) 크로스 핑거 구조의 이에스디 보호 회로
JP2659269B2 (ja) 静電気保護回路
JP6099986B2 (ja) 半導体装置
JPH0613563A (ja) 静電気保護装置

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20070216

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20070206

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080304

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081203

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090205

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110929

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111004

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111007

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141021

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4845177

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350