CN1897277B - 半导体装置 - Google Patents

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Abstract

提供一种半导体装置，其特征在于：在由一对pMOS(61)及nMOS(62)构成的CMOS电路(60)通过漏连接布线(50)将其多个连接起来构成的大规模缓冲器电路(65)中，在比nMOS(62)远的一侧并且在不与pMOS(61)的漏触点(104)重叠的区域(501)上形成将连接构成pMOS(61)及nMOS(62)对的漏触点(104)及(204)之间的梳齿布线(50-1～50-2)连接的共用布线(50-0)。由此，可以提供抑制静电浪涌电流的局部集中而提高静电耐受性的大规模缓冲器。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别涉及具有CMOS电路的半导体装置中的静电浪涌(surge)对策。
背景技术
在半导体集成电路(以下称其为半导体器件)中，CMOS(互补金属氧化物半导体)电路应用很广。CMOS电路是将与电源线VDD侧连接的pMOS和与接地线GND侧连接的nMOS电路由共用的栅电位驱动的电路，一般因为栅电位在VDD的场合nMOS导通(pMOS截止)，而栅电位在GND的场合pMOS导通(nMOS截止)，所以通过使pMOS和nMOS两者的漏采用共用连线，具有将与栅电位相反的电位传递到次级的反相器功能。由CMOS构成的逻辑电路是以此反相器电路的动作为基本而构成的。以下将由CMOS构成的逻辑电路称为CMOS逻辑电路。
另一方面，半导体器件具有通过在浅的杂质扩散区上，夹着薄的绝缘膜堆积栅电极而实现高集成度，容易受到从外部侵入的静电浪涌破坏的结构特征。在CMOS电路的场合，当在VDD和GND之间施加静电浪涌时，浪涌电流从与VDD相连接的pMOS的源流向漏，浪涌电流经连接pMOS和nMOS的各个漏的漏连接布线流向nMOS的漏，浪涌电流再从源流入到接地线GND。
为了保护CMOS逻辑电路不受静电浪涌的影响，一般与CMOS逻辑电路并联设置专用的保护元件。其代表为将漏连接到VDD，将源、栅和基板(或阱)连接到GND的nMOS保护晶体管(称为保护TR)。保护元件具有通过在浪涌电流流过CMOS逻辑电路侧使其受到破坏之前，使预定的浪涌电流(例如，与作为公共的试验方法公知的HBM(人体模型)试验中的一般的耐受保证值2kV相当的浪涌电流为1.33A)流过本身，保护作为保护对象的CMOS逻辑电路不受静电浪涌的损害的作用。换言之，确保半导体器件的静电耐受性只能是抑制CMOS逻辑电路侧的脆弱性，使保护元件侧发挥保护性能。
CMOS逻辑电路，一般讲，即使是小规模的电路也是由数十个或更多的逻辑门构成的。构成CMOS逻辑电路的pMOS及nMOS，优选是在确保电路工作最低限度所必需的电流驱动能力的同时，将其各个大小设计得尽可能地小。因为这一点是抑制电路面积、缩小芯片尺寸和实现低成本所不可缺少的。在其另一方面，保护元件侧，为了本身承受预定的静电浪涌而本身不会受到应力的破坏，在规定TR的形状的几个设计尺寸中，为确保静电耐受性所必需的部分的尺寸，必须比CMOS逻辑电路的设计尺寸大。支配此静电耐受性的设计项目的代表性的项目之一是栅和漏上触点的间隔。与在构成CMOS逻辑电路的pMOS和nMOS中使用制造上的最小尺寸(例如，0.4μm)不同，对保护元件不应用最小尺寸，而是应用数倍的尺寸(例如，2.0μm)。通过加宽栅和漏上触点的间隔，缓和静电浪涌侵入时保护元件承受的损伤，赋予预定的耐受性。此处，应该注意到的是CMOS逻辑电路侧，pMOS和nMOS中的任一个对于静电浪涌都暴露出原有的脆弱性。
CMOS逻辑电路，如前所述，即使是小规模的电路也是由大概数十个或更多的逻辑门构成的。尽管构成CMOS逻辑电路的pMOS和nMOS依然设置成为很脆弱，但是不会受到静电浪涌破坏，是因为保护元件侧将静电浪涌的大部分吸收，但不能在保护元件中流过的浪涌电流的一部分也流入到CMOS电路侧。特别是，在施加静电浪涌时保护元件导通而吸收足够的浪涌电流之前的期间，不能在保护元件中流过的浪涌电流流入到CMOS逻辑电路侧，此时为了不使脆弱的CMOS逻辑电路受到破坏，重要的是电路规模大、使浪涌电流均匀地分散在整个CMOS逻辑电路上。
例如，即使是每一个只能耐受1mA左右的浪涌电流的CMOS电路，如果是将500个这样的电路在同一个VDD和GND之间并联的逻辑电路，则在整个CMOS逻辑电路中可以耐受1mA的500倍的0.5A的浪涌电流。在此场合，保护元件侧只要吸收0.83A的浪涌电流，合计可以耐受1.33A的电流，就可以确保HBM耐受性：2kV-1.33A。为了使CMOS逻辑电路不受到静电浪涌的破坏，保护元件侧的浪涌吸收能力优异，即保护元件侧比CMOS逻辑电路更容易使静电浪涌流过，CMOS逻辑电路侧的规模具有一定程度的大小，且具有使浪涌电流均匀分流的特性是不可缺少的。
然而，近年来，以提高晶体管的电流驱动能力为目的，在源及漏的杂质扩散层上形成称为难融金属硅化物(サイサイド)的与金属的化合物，使源及漏的寄生电阻下降的晶体管结构急速普及。在此难融金属硅化物工艺中，为了确保保护元件的静电破坏耐受性，在保护元件的漏上设置有一部分不形成难融金属硅化物的区域。因为在保护元件的漏上的整个表面上形成难融金属硅化物时不能确保足够的静电破坏耐受性。不过，不形成难融金属硅化物的区域，由于具有比形成难融金属硅化物的区域高一位或更多位的高电阻，所以设置了不形成难融金属硅化物的区域的保护元件很难将浪涌电流引入本身。另一方面，CMOS逻辑电路，因为通过使用在整个表面上形成难融金属硅化物的pMOS及nMOS可以提高驱动能力，与具有可以缩小电路面积的优点相反，相对地与保护元件相比易于将浪涌电流引入本身。
因此，在难融金属硅化物结构工艺的场合，与现有的工艺相比较，必须克服保护元件侧难以引入浪涌电流的这一对防止静电破坏不利的主要条件。
作为改善难融金属硅化物结构的CMOS电路的静电浪涌特性的手段之一，有一种增加保护元件的栅宽的方法。因为通过加宽栅宽可以使静电浪涌易于流过保护元件侧，所以即使是由形成难融金属硅化物的pMOS及nMOS构成的CMOS逻辑电路，也可以受到保护不受静电浪涌的破坏。然而，如上所述，CMOS逻辑电路的静电破坏耐受性，不仅取决于保护元件侧的静电浪涌的吸收能力，而且CMOS逻辑电路侧具有可以耐受一定程度的静电浪涌的这样一种薄弱的耐受性也是不可缺少的。这一点意味着，在难融金属硅化物结构工艺中，CMOS逻辑电路侧的规模和使浪涌均匀分流的特性与现有结构工艺相比较更加重要。这两个重要要素之中，作为电路规模的晶体管的数目，在功能相同时不会有很大变化。与此相对，对于均匀性，在某种电路中有时改变很大。
CMOS逻辑电路，相应于本身驱动的次级电路规模，改变pMOS及nMOS的栅宽来确保最优驱动能力。栅宽的改变，使用将基本尺寸的晶体管制作在半导体器件芯片上，利用布线层构成所希望的电路的SOG(Sea of Gate，门海)；预先准备缓冲器电路、反相器电路、NAND电路等的基本电路，将这些组合形成所希望的电路的CB(Cell Base)这样的电路形成技术。在SOG中，在次级的电路规模小时，由驱动必需的最小限度的栅宽所构成的一对pMOS及nMOS构成缓冲器电路，而在次级电路规模大时，为了确保必需的栅宽，由多个pMOS及nMOS构成缓冲器电路。通常，此缓冲器电路的尺寸由最小单位的栅宽的整数倍规定。预先在半导体器件芯片上制作最小单位的一对的pMOS及nMOS，相应于使用这些之中的几个而构成逻辑电路，调整电路动作。此处，存在规模大的缓冲器电路比规模小的缓冲器电路容易受到静电浪涌的破坏的问题。
下面考虑对由最小规模的缓冲器电路及前级反相器电路构成的内部电路施加静电浪涌的场合。此处，假设最小规模的缓冲器电路及反相器电路是各由一个CMOS构成的。施加到电源线VDD上的静电浪涌可通过从前级的反相器的pMOS经nMOS排出到接地线GND的路径和从最小规模的缓冲器电路的pMOS经nMOS排出到接地线GND的路径这两种路径排出到接地线GND。由于在前级的反相器电路和最小规模的缓冲器电路中pMOS及nMOS的栅宽相同，流过两者的浪涌电流相同。由于此种最小规模的反相器电路及缓冲器电路，在半导体器件中装载的整个CMOS内部电路中存在多个，浪涌电流在这些反相器电路组及缓冲器电路组上分散，特定的反相器电路及缓冲器电路受到破坏的可能性很小。
另一方面，考虑例如由16个CMOS逻辑电路构成的大规模的缓冲器电路和由最小规模的前级的反相器构成的内部电路。在前级的反相器电路中流过与最小规模同等的浪涌电流，而在由16个CMOS逻辑电路构成的缓冲器电路中在整个缓冲器电路中流过16倍的浪涌电流。
大规模的缓冲器电路，通常是多个pMOS及nMOS由共用的栅进行布线，pMOS及nMOS的漏两者由共用的漏连接布线相连接的结构。漏连接布线，通常，在pMOS的漏上沿着多个pMOS的排列形成的同时，在nMOS的漏上沿着多个nMOS的排列形成，在pMOS上形成的布线和在nMOS上形成的布线由某一个端部相连接。在这种缓冲器电路中，当静电浪涌侵入电源线VDD时，浪涌电流从多个pMOS的源流向漏、漏连接布线，从多个nMOS的漏流向源、接地线GND。如上所述，在大规模缓冲器电路中，与CMOS电路单体比较，流过的是构成缓冲器电路的CMOS的个数倍的浪涌电流。所以，在大规模CMOS逻辑电路中，由于制造上的特性的偏差等原因，在特定的pMOS或nMOS上浪涌电流集中流过时，在特定的晶体管上就有可能集中与CMOS逻辑电路的规模成比例的大小的电流，晶体管的pn结有可能遭到破坏。
特别是，nMOS具有由于热失控的原因，与pMOS相比较，浪涌电流容易集中于漏的特定地点的特征。从多个pMOS流入的浪涌电流，由于集中于以与pMOS相同的数目存在的nMOS之中的任意的漏中，nMOS的pn结有可能遭到破坏。
浪涌电流的局部集中问题，近年来在使用急速普及的难融金属硅化物结构的晶体管的制造工艺中影响日益深刻。难融金属硅化物结构工艺也适用于系统LSI这样的大规模集成电路，但不使用大规模缓冲器电路是不可能构成系统LSI的。在各种功能电路块(block)化，配置在整个芯片上的系统LSI中，为了使各块在预定的定时(timing)交换信号正常工作，就必须将一个同步信号，即基本时钟，供给各个块。为了使此基本时钟遍及整个芯片，不能缺少大规模缓冲器电路，因此对于系统LSI而言，克服大规模缓冲器电路的静电浪涌破坏是迫切问题。
在专利文献1中记载有具有多个pMOS和由沿着这些多个pMOS的排列延伸的漏、栅、源构成的一个nMOS的缓冲器电路。形成的nMOS的栅宽比各pMOS的栅宽大。在此缓冲器电路中，形成的nMOS的数目与pMOS的数目不同，对多个pMOS形成一个栅宽大的nMOS。利用这种结构的目的是在来自多个pMOS的浪涌电流流过栅宽大的一个nMOS，不会发生在形成多个nMOS的场合，在特定的nMOS中浪涌电流局部集中而使nMOS劣化或破坏的情况。
专利文献1：日本专利申请特开2002-141416号公报
发明内容
在上述专利文献1中记载的缓冲器电路的目的是改善由于在nMOS中浪涌电流的局部集中而造成的破坏，将本来与pMOS数目相同的nMOS设置成为只有一个且栅宽加大，存在的问题是难于适合上述的SOG及CB，电路工作调整困难。另外，即使是在一个nMOS中加大栅宽，在宽度宽的源、漏中浪涌电流有可能局部集中，在局部集中的部分之中，有可能发生nMOS的劣化或破坏。
本发明可以解决半导体装置中的上述问题。
根据第一发明的半导体装置具有：第1布线、沿着上述第1布线配置的第2布线、多个第1MOS晶体管、多个第2MOS晶体管及第3布线。
第1MOS晶体管，在上述第1布线和上述第2布线之间配置在上述第1布线侧，包含：与上述第1布线相连接的第1触点、第2触点、配置在上述第1触点和上述第2触点之间的第1控制电极。
第2MOS晶体管，在上述第1布线和上述第2布线之间配置在上述第2布线侧，包含：第3触点、与上述第2布线相连接的第4触点、配置在上述第3触点和上述第4触点之间的第2控制电极。
各第1MOS晶体管和各第2MOS晶体管成对而构成多个CMOS电路。
第3布线是使上述多个第2触点及上述多个第3触点互相连接的第3布线。第3布线包含使互相成对的第2触点及第3触点分别连接的多个第4布线和连接第4布线间的多个第5布线。至少一个第5布线是在由上述第2触点在上述第1布线侧定义的第1区域中形成的。此处，第1区域是由第2触点向着第1布线侧展宽的区域，包含与第2触点重叠的区域。
根据第二发明的半导体装置具有：第1布线、沿着上述第1布线配置的第2布线、多个第1MOS晶体管、多个第2MOS晶体管及第3布线。
第1MOS晶体管，在上述第1布线和上述第2布线之间配置在上述第1布线侧，包含：与上述第1布线相连接的第1触点、第2触点、配置在上述第1触点和第2触点之间的第1控制电极。
第2MOS晶体管，在上述第1布线和上述第2布线之间配置在上述第2布线侧，包含：第3触点、与上述第2布线相连接的第4触点、配置在上述第3触点和第4触点之间的第2控制电极。
各第1MOS晶体管和各第2MOS晶体管成对而构成多个CMOS电路。
第3布线是使上述多个第2触点及上述多个第3触点互相连接的第3布线。第3布线包含：使互相成对的第2触点及第3触点分别连接的多个第4布线、在上述第2触点侧连接第4布线间的一个或多个第5布线、在上述第3触点侧连接第4布线间的一个或多个第6布线。
根据第三发明的半导体装置具有：第1布线、沿着上述第1布线配置的第2布线、多个第1MOS晶体管、多个第2MOS晶体管及第3布线。
第1MOS晶体管，在上述第1布线和上述第2布线之间配置在上述第1布线侧，包含：与上述第1布线相连接的第1触点、第2触点、配置在上述第1触点和第2触点之间的第1控制电极。
第2MOS晶体管，在上述第1布线和上述第2布线之间配置在上述第2布线侧，包含：第3触点、与上述第2布线相连接的第4触点、配置在上述第3触点和第4触点之间的第2控制电极。
各第1MOS晶体管和各第2MOS晶体管成对而构成多个CMOS电路。
第3布线是使上述多个第2触点及上述多个第3触点互相连接的第3布线，包含：使互相成对的第2触点及第3触点分别连接的多个第4布线、连接第2触点与该第2触点成对的第3触点相邻接的第3触点的多个第5布线。
根据第一发明的半导体装置，由第2触点在第1布线侧定义的第1区域中形成使连接成一对的第1MOS晶体管及第2MOS晶体管的第2触点和第3触点之间的多个第4布线互相连接的第5布线。
在第1布线上施加静电浪涌的场合，浪涌电流从多个第1MOS晶体管的第1触点流入到第2触点，经与各第2触点相连接的第4布线流入到成对的第3触点。其后，浪涌电流，从各第3触点经各第4触点排出到第2布线。此时，在第1触点、第2触点、第4布线、第3触点、第4触点的方向上产生电场。于是，为使浪涌电流在以各第5布线连接的第2触点间流过，浪涌电流必须逆着从第2触点向着第3触点的电场流动，不会有这种电流流过。
根据此半导体装置，因为可以防止在各第2触点间的浪涌电流的流动，可以使浪涌电流从各第2触点向成对的第3触点流去，所以可以使由静电浪涌引起的电流在整个CMOS电路上均匀分散，可以防止浪涌电流在特定的CMOS电路中发生局部集中而使CMOS电路劣化或破坏。另外，因为只利用第2触点和第3触点之间的连接方法就可以使半导体装置的静电耐受性提高，所以不需要同时改变制造工序。
根据第二发明的半导体装置，在连接各CMOS电路的第2触点和第3触点的多个第4布线，由第5布线在第2触点侧连接的同时，由第6布线也在第3触点侧进行连接。
在第1布线上施加静电浪涌的场合，浪涌电流从多个第1MOS晶体管的第1触点流入到第2触点，经与各第2触点相连接的第4布线流入到成对的第3触点。其后，浪涌电流，从各第3触点经各第4触点排出到第2布线。此时，在第1触点、第2触点、第4布线、第3触点、第4触点的方向上产生电场。另外，此时，浪涌电流有可能从多个第2触点经第5布线及第6布线流入特定的第3触点，但从多个第2触点流入特定的第3触点的浪涌电流受到如下的限制。
就是说，在第2触点及第3触点的对按照第6布线、第5布线、第6布线的顺序连接的场合，为了使浪涌电流从第5布线的单侧的第2触点起，流到夹着第5布线的相反侧的第3触点，必须从单侧的第2触点起，通过第4布线、第3触点、第6布线、第3触点、第4布线、第2触点、第5布线、第2触点、第4布线流到相反侧的第3触点。在此路径上，在流过第3触点、第4布线、第2触点的部分之中，浪涌电流必须逆着从第2触点向着第3触点的电场流动，不会有这种电流流过。其结果，在夹着第5布线的第3触点间电流互相分隔，对第3触点的浪涌电流的局部集中可受到抑制。
根据此半导体装置，通过利用第4布线连接一对第2触点和第3触点，使各第4布线在第2触点侧及第3触点侧连接，可以抑制浪涌电流的局部集中，可以防止CMOS电路劣化或破坏。另外，因为只利用第2触点和第3触点之间的连接方法就可以使半导体装置的静电耐受性提高，所以不需要同时改变制造工序。
在根据第三发明的半导体装置中，在利用第4布线连接成一对的第2触点和第3触点的同时，使第2触点和邻接的对的第3触点相连接。
在第1布线上施加静电浪涌的场合，浪涌电流从多个第1MOS晶体管的第1触点流入到第2触点，经与各第2触点相连接的第4布线流入到成对的第3触点。其后，浪涌电流，从各第3触点经各第4触点排出到第2布线。此时，在第1触点、第2触点、第4布线、第3触点、第4触点的方向上产生电场。另外，此时，浪涌电流有可能从连接该第3触点的第4布线及第5布线流入特定的第3触点，但从这些以外的第2触点不会有浪涌电流流入。
例如，以特定的一对第2触点及第3触点为基准，考虑从两个之前的对起到一个之后的对为止的场合，具有两个之前的对的第2触点、第5布线、一个之前的对的第3触点、第4布线、一个之前的对的第2触点、第5布线、该第3触点、第4布线、成对的第2触点、第5布线、一个之后的对的第3触点、第4布线、一个之后的对的第2触点这样的连接关系。
在此场合，对该第3触点只从利用第5布线连接的一个之前的对的第2触点和利用第4布线连接的成对的第2触点的合计两个第2触点流入浪涌电流，从这些以外的第2触点不会有浪涌电流流入。
为了使浪涌电流从两个之前的对的第2触点流入到该第3触点，浪涌电流必须经两个之前的对的第2触点、第5布线、一个之前的对的第3触点、第4布线、一个之前的对的第2触点、第5布线流入到该第3触点。在此路径上，在一个之前的对的第3触点、第4布线、一个之前的对的第2触点的部分之中，浪涌电流必须逆着从第2触点向着第3触点的电场流动，在此部分中不会有电流流过。
另外，为了使浪涌电流从一个之后的对的第2触点流入到该第3触点，浪涌电流必须经一个之后的对的第2触点、第4布线、一个之后的对的第3触点、第5布线、成对的第2触点、第4布线流入到上述第3触点。在此路径上，在一个之后的对的第3触点、第5布线、成对的第2触点的部分之中，浪涌电流必须逆着从第2触点向着第3触点的电场流动，在此部分中不会有电流流过。
因此，流入特定的第3触点的浪涌电流限制为来自利用第5布线连接的一个之前的对的第2触点和利用第4布线连接的成对的第2触点的合计两个第2触点的浪涌电流。
根据此半导体装置，通过连接邻接的对的第2触点和第3触点，可以抑制对特定的第3触点的浪涌电流的局部集中，可以防止CMOS电路劣化或破坏。另外，因为只利用第2触点和第3触点之间的连接方法就可以使半导体装置的静电耐受性提高，所以不需要同时改变制造工序。
附图说明
图1A为示出本发明的实施方式1的半导体装置1001的布局的示意平面图。
图1B为说明在图1A的平面图中的半导体装置1001的各区域的说明图。
图1C为说明在图1A的平面图中的半导体装置1001的浪涌电流的路径的说明图。
图1D为用来说明实施方式1的漏连接布线50和漏触点104的位置关系的说明图。
图1E为用来说明实施方式1的变形例的半导体装置1001的漏连接布线50和漏触点104的位置关系的说明图。
图2A为示出本发明的实施方式2的半导体装置1002的布局的示意平面图。
图2B为说明在图2A的平面图中的半导体装置1002的各区域的说明图。
图2C为说明在图2A的平面图中的半导体装置1002的浪涌电流的路径的说明图。
图3A为示出本发明的实施方式3的半导体装置1003的布局的示意平面图。
图3B为示出本发明的实施方式3的半导体装置1003的各区域、p及nMOS晶体管对的结构的示意平面图。
图3C为用来说明本发明的实施方式3的半导体装置1003的浪涌电流的路径的说明图。
图4A为示出本发明的实施方式4的半导体装置1004的布局的示意平面图。
图4B为示出本发明的实施方式4的半导体装置1004的各区域、p及nMOS晶体管对的结构的示意平面图。
图4C为用来说明本发明的实施方式4的半导体装置1004的浪涌电流的路径的说明图。
附图标记说明
10电源线连接布线
20接地线连接布线
40栅连接布线
50漏连接布线
60CMOS电路
65大规模CMOS电路
70p型半导体基板
80n阱
101pMOS源区
102pMOS漏区
103pMOS源触点
104pMOS漏触点
105阱电位固定区
106阱固定用触点
201nMOS源区
202nMOS漏区
203nMOS源触点
204nMOS漏触点
205基板电位固定区
206基板电位固定用触点
401栅电极
402栅触点
501pMOS漏触点侧的区域
502nMOS漏触点侧的区域
510pMOS、nMOS漏触点间的区域
具体实施方式
(1)实施方式1
(1-1)结构
图1A为本发明的实施方式1的半导体装置1001的平面图。图1B为说明在图1A的平面图中的半导体装置1001的各区域的说明图。图1C为说明在图1A的平面图中的半导体装置1001中流过的ESD(静电浪涌)电流的路径的说明图。
如图1A所示，半导体装置1001具有并联多个由在p型半导体基板70上形成的一对p沟道的MOS晶体管61及n沟道的MOS晶体管62构成的CMOS电路60而构成的大规模CMOS电路65。以下将p沟道的MOS晶体管称为pMOS，将n沟道的MOS晶体管称为nMOS。
p型半导体基板70具有：在元件形成面上形成的n阱80、在n阱80中形成的p型杂质区100及阱电位固定区105、在形成n阱80的区域以外的p型半导体基板70的元件形成面上形成的n型杂质区200及基板电位固定区205。
n阱80是在p型半导体基板70的元件形成面上注入砷As、磷P等n型杂质、扩散而形成的杂质扩散区，是用来形成pMOS61的区域。
p型杂质区100是形成多个pMOS61的区域。p型杂质区100是在n阱80中注入硼B等p型杂质、扩散而形成的杂质扩散区。p型杂质区100由后述的多个栅电极401划分为pMOS61的源区101及漏区102、在栅电极401的下方在源区101及漏区102之间形成的在工作时成为沟道层的区域。源区101及漏区102配置在各栅电极401的两侧，交替重复进行配置。
在各源区101上，如图1B所示，在电源线连接布线10一侧形成源触点103(103-1～103-9)。在各漏区102上在接地线连接布线20一侧形成漏触点104(104-1～104-8)。
在本实施方式中，在p型杂质区100中，在图1A的纸面上从左向右由栅电极401划分的源区101、漏区102交替重复形成，源区101合计形成9个，漏区102合计形成8个。各源区101及漏区102由两侧的漏区102或源区101共用，形成合计16个pMOS晶体管。例如，形成漏触点104-1的漏区102，由形成源触点103-1的源区101和形成源触点103-2的源区101共用。形成源触点103-2的源区101，由形成漏触点104-1的漏区102和形成漏触点104-2的漏区102共用。形成源触点103-1的源区101和形成漏触点104-1的漏区102构成一个pMOS61。形成漏触点104-1的漏区102和形成源触点103-2的源区101构成一个pMOS61。形成源触点103-2的源区101和形成漏触点104-2的漏区102构成一个pMOS61。这样一来，在p型杂质区100中，是由9个源区101和8个漏区102形成合计16个pMOS61。p型杂质区100，沿着多个pMOS61排列的方向延伸。
阱电位固定区105是以高浓度注入砷As、磷P等n型杂质、扩散而形成的杂质扩散区，是用来将电源线连接布线10固定在n阱80的电位的区域。阱电位固定区105，沿着p型杂质区100延伸的方向形成带状。换言之，阱电位固定区105，沿着多个pMOS61排列的方向形成。在阱电位固定区105上，沿着pMOS61的排列方向形成多个阱电位固定触点106。在本实施方式中，阱电位固定触点106的个数形成为与源触点103、漏触点104及栅电极401的合计的数目相同程度的数目，只要是足以用来将电源线连接布线10固定在阱电位的数目即可。
n型杂质区200是形成多个nMOS62的区域。n型杂质区200，是在n阱80以外的区域的p型半导体基板70的元件形成面上注入砷As、磷P等n型杂质、扩散而形成的杂质扩散区。n型杂质区200，由多个栅电极401划分为nMOS晶体管的源区201及漏区202、在栅电极401的下方在源区201及漏区202之间形成的在工作时成为沟道层的区域。源区201及漏区202配置在各栅电极401的两侧，交替重复进行配置。
在各源区201上，如图1B所示，在接地线连接布线20一侧形成源触点203(203-1～203-2)。在各漏区202上在电源线连接布线10一侧形成漏触点204(204-1～204-2)。
在本实施方式中，在n型杂质区200中，在图1A的纸面上从左向右由栅电极401划分的源区201、漏区202交替重复形成，源区201合计形成9个，漏区202合计形成8个。各源区201及漏区202由两侧的漏区202或源区201共用，形成合计16个nMOS晶体管。
在图1A的纸面上从左向右，设各源触点203为203-1～203-9，各漏触点204为204-1～204-8。例如，形成漏触点204-1的漏区202，由形成源触点203-1的源区201和形成源触点203-2的源区201共用。形成源触点203-2的源区201，由形成漏触点204-1的漏区202和形成漏触点204-2的漏区202共用。形成源触点203-1的源区201和形成漏触点204-1的漏区202构成一个pMOS61。形成漏触点204-1的漏区202和形成源触点203-2的源区201构成一个pMOS61。形成源触点203-2的源区201和形成漏触点204-2的漏区202构成一个pMOS61。这样一来，在n型杂质区200中，是由9个源区201和8个漏区202形成合计16个nMOS62。n型杂质区200，沿着多个nMOS62排列的方向延伸。
基板电位固定区205是以高浓度注入硼B等p型杂质的区域，是用来将接地线连接布线20固定在p型半导体基板70的电位(基板电位)的区域。基板电位固定区205，沿着n型杂质区200延伸的方向形成带状。换言之，基板电位固定区205，沿着多个nMOS62排列的方向形成。在基板电位固定区205上，沿着nMOS62的排列方向形成多个基板电位固定触点206。在本实施方式中，基板电位固定触点206的个数形成为与源触点203、漏触点204及栅电极401的合计的数目相同程度的数目，只要是足以用来将接地线连接布线20固定在基板电位的数目即可。
如图1B所示，将本实施方式的半导体装置1001的区域划分为区域501、区域510及区域502。
区域501，如图1D所示，是从漏触点104(104-1～104-8)的第2布线20侧的缘部104a(104a-1～104a-8)起向着第1布线10侧展宽的区域，包含与漏触点104(104-1～104-8)重叠的区域。在设连接缘部104a的边界线为边界5011时，区域501包含边界5011。
区域510是漏触点104(104-1～104-8)的第2布线20侧的缘部104a和漏触点204(204-1～204-8)的第1布线10侧的缘部204a(204a-1～204a-8)之间的区域，不包含与漏触点104(104-1～104-8)、204(204-1～204-8)重叠的区域。在设连接缘部204a的边界线为边界5021时，区域510不包含边界5011及5021。
区域502，是从漏触点204(204-1～204-8)的第1布线10侧的缘部204a(104a-1～104a-8)起向着第2布线20侧展宽的区域，包含与漏触点204(204-1～204-8)重叠的区域。区域502包含边界5021。
在本实施方式中，在p型杂质区100中形成16个pMOS61，在n型杂质区200中形成16个nMOS62，一对pMOS61及nMOS62构成CMOS电路60，16个CMOS电路60通过漏连接布线50连接而构成大规模CMOS电路65。大规模CMOS电路65，例如，构成配置在未图示的反相器电路的后级中的缓冲器电路。实际上，本实施方式的半导体装置1001具有配置在缓冲器电路的前级中的反相器电路以及其他多个CMOS电路及ESD保护电路。
在p型杂质区100及n型杂质区200上，在p型杂质区100及n型杂质区200延伸方向上交叉地在p型杂质区100及n型杂质区200范围内形成多个栅电极401。在本实施方式中是形成16个栅电极401。栅电极401是夹着未图示的栅绝缘膜在p型半导体基板70上形成的。另外，在本实施方式中，栅电极401是对pMOS61和nMOS62共用地一体形成的，但也可以是使栅电极为例如，分别构成pMOS61的第1栅电极和nMOS62的第2栅电极而对第1和第2栅电极进行电连接的结构。
栅电极401将p型杂质区100划分为多个源区101及漏区102。在本实施方式中，p型杂质区100划分为9个源区101及8个漏区102，源区101及漏区102交替重复。栅电极401将n型杂质区200划分为多个源区201及漏区202。在本实施方式中，n型杂质区200划分为9个源区201及8个漏区202，源区201及漏区交替重复。各栅电极401，在p型杂质区100和n型杂质区200之间的区域510中具有沿着p型杂质区100及n型杂质区200的延伸方向的突起部。在各栅电极401的突起部上形成栅触点402。
在p型半导体基板70的元件形成面上形成未图示的第1层间绝缘膜。第1层间绝缘膜覆盖p型杂质区100、n型杂质区200、阱电位固定区105、基板电位固定区205以及栅电极401。
在第1层间绝缘膜上形成第1层金属布线层。第1层金属布线层包含电源线连接布线10、接地线连接布线20、栅连接布线40和漏连接布线50。第1层金属布线层由铝Al、铝Al和氮化钛TiN的多层布线膜等构成。
电源线连接布线10是在半导体装置1001工作时施加电源电压VDD的布线。在半导体装置1001工作时在阱电位固定区105上施加电源电压VDD，电源线连接布线10从阱电位固定区105经多个触点106固定为电源电压VDD。电源线连接布线10，具有沿着阱电位固定区105的延伸方向在阱电位固定区105的上方夹着第1层间绝缘膜形成的共用布线和从共用布线起在pMOS61的多个源区101的上方分别延伸的多个梳齿布线。共用布线，通过多个阱电位固定触点106与阱电位固定区105电连接。阱电位固定触点106，在第1层间绝缘膜上形成的接触孔内形成。多个梳齿布线的各前缘部夹着第1层间绝缘膜在各源区101的上方形成。多个梳齿布线的各前缘部一直延伸到源区101的阱电位固定区105侧，换言之，即距nMOS62远的一侧的源区101端部。各梳齿布线的前缘部通过源触点103(103-1～103-9)与各源区101电连接。源触点103(103-1～103-9)在第1层间绝缘膜上形成的接触孔内形成。
接地线连接布线20是在半导体装置1001工作时施加接地电位GND的布线。在半导体装置1001工作时在基板电位固定区205上施加接地电位GND，接地线连接布线20从基板电位固定区205经多个基板电位固定触点206固定为接地电位GND。接地线连接布线20，具有沿着基板电位固定区205的延伸方向在基板电位固定区205的上方夹着第1层间绝缘膜形成的共用布线和从共用布线起在nMOS62的多个源区201的上方分别延伸的多个梳齿布线。共用布线，通过多个基板电位固定触点206与基板电位固定区205电连接。基板电位固定触点206，在第1层间绝缘膜上形成的接触孔内形成。多个梳齿布线的各前缘部夹着第1层间绝缘膜在各源区201的上方形成。多个梳齿布线的各前缘部一直延伸到源区201的基板电位固定区205侧，换言之，即距pMOS61远的一侧的源区201端部。各梳齿布线的前缘部通过源触点203(203-1～203-9)与各源区201电连接。源触点203(203-1～203-9)在第1层间绝缘膜上形成的接触孔内形成。
漏连接布线50，如图1C所示，具有：横穿在p型杂质区100上形成的多个栅电极401的上方在第1层间绝缘膜上形成的共用布线50-0、和从共用布线50-0向着n型杂质区200的多个漏区202延伸的多个梳齿布线50-1～50-8。各梳齿布线50-1～50-8一直延伸到nMOS62的漏区202的pMOS61侧的区域。漏连接布线50构成用来将从各CMOS电路60输出的电压输出到后级的电路的输出部。
各梳齿布线50-1～50-8，在前缘部中通过漏触点204(204-1～204-8)与nMOS62的各漏区202电连接的同时，在根部通过漏触点104(104-1～104-8)与pMOS61的漏区102电连接。漏触点104及204在第1层间绝缘膜中形成的接触孔内形成。
在各梳齿布线50-1～50-8的前缘部的下方，即各梳齿布线50-1～50-8的前缘部的接地线连接布线20侧的下方，在第1层间绝缘膜中形成通到各漏区202的多个接触孔。通过在各接触孔内形成的漏触点204，各梳齿布线50-1～50-8的前缘部与对应的漏区202电连接。
在各梳齿布线50-1～50-8的根部的下方，即各梳齿布线50-1～50-8的电源线连接布线10侧的下方，在第1层间绝缘膜中形成通到各漏区102的接触孔。通过在各接触孔内形成的漏触点104(104-1～104-8)，各梳齿布线50-1～50-8的前缘部与对应的漏区102电连接。
就是说，各梳齿布线50-1～50-8使一对pMOS及nMOS的漏触点104、204之间分别进行电连接。
共用布线50-0配置在区域501中，在pMOS61的漏触点104(104-1～104-8)的第1布线10侧与各梳齿布线50-1～50-8相连接。就是说，漏连接布线50，在通过各梳齿布线50-1～50-8使各pMOS61的漏触点104和nMOS62的漏触点204一对一地连接的同时，在pMOS61的漏触点104的外侧的区域501中，通过共用布线50-0使各梳齿布线50-1～50-8互相连接。可以认为共用布线50-0是连接各梳齿布线50-1～50-8之间的7个布线，7个布线是在离nMOS62远的一侧并且在不与漏触点104重叠的区域中形成的。
根据这种结构的漏连接布线50，在正极性的浪涌电流从电源线连接布线10流入时，浪涌电流经pMOS61的源触点103(103-1～103-9)、源区101、漏区102流入到漏触点104(104-1～104-8)。流入到各漏触点104(104-1～104-8)的浪涌电流，经漏连接布线50的各梳齿布线50-1～50-8，流入到成对的nMOS晶体管的各漏触点204(204-1～204-8)。就是说，按照浪涌电流从漏触点104-1经梳齿布线50-1流入到成对的漏触点204-1、浪涌电流从漏触点104-2经梳齿布线50-2流入到成对的漏触点204-2的方式，浪涌电流从各漏触点104(104-1～104-8)分别流入到成对的漏触点204(204-1～204-8)。
因此，流入到各漏触点104(104-1～104-8)的浪涌电流，不是局部集中在特定的漏触点204(204-1～204-8)的某一个之中，而是经各漏触点204(204-1～204-8)分散到各nMOS62上。
这是因为在浪涌电流流入电源线连接布线10的场合，生成从各漏触点104-1～104-8向着成对的漏触点204-1～204-8的电场。就是说，在漏连接布线50中，从漏触点104-1向着漏触点204-1产生电场、从漏触点104-2向着漏触点204-2产生电场这样地，在漏连接布线50中从各漏触点104向着成对的漏触点204产生电场。在这种情况下，要使浪涌电流从特定的漏触点104经共用布线50-0流到邻接的漏触点104，电流必须逆着电场方向流动，在漏触点104-1～104-8之间经共用布线50-0没有浪涌电流流过。
例如，要使浪涌电流从漏触点104-1经漏触点104-2流到漏触点204-2，就要逆着在梳齿布线50-1中产生的从漏触点104-1向着漏触点204-1的电场，所以从漏触点104-1到漏触点104-2没有浪涌电流流过，从漏触点104-1到漏触点204-2没有浪涌电流流过。
因此，流入到各漏触点104-1～104-8的浪涌电流一定流入到成对的漏触点204-1～204-8。换言之，流入到各pMOS61的浪涌电流一定流入到成对的nMOS62。其结果，可以防止流入到各pMOS61的浪涌电流在特定的nMOS62中出现局部集中，浪涌电流分散到各pMOS61及nMOS62对。
栅连接布线40，相对漏连接布线50在接地线连接布线20侧形成。栅连接布线40绕过各梳齿布线50-1～50-8，使得从漏连接布线50的各梳齿布线50-1～50-8的单侧起经前端转回到相反侧而形成。栅连接布线40对每个漏连接布线50的各梳齿布线50-1～50-8，由沿着各梳齿布线50-1～50-8的单侧延伸的部分、沿着相反侧延伸的部分及在前缘部附近连接两侧部分的部分构成，对各梳齿布线50-1～50-8形成为近似“コ”字形。栅连接布线40为多个近似“コ”字形的部分在开口侧互相连接的形状。栅连接布线40，在近似“コ”字形的部分相连接的部分中利用栅触点402与栅电极401相连接。各栅触点402，在夹在栅电极401和栅连接布线40之间的第1层间绝缘膜中形成的接触孔内形成。
(1-2)作用效果
在半导体装置1001工作时，由16个CMOS电路60构成的大规模CMOS电路中的漏连接布线50与前级的反相器电路的漏相连接，来自反相器电路的漏的输出信号经漏连接布线50输入到各CMOS电路60。输入反相器电路的输出信号的各CMOS电路60，相应于反相器电路的输出信号的逻辑，向漏连接布线50输出High(高)或Low(低)的输出信号。
这种半导体装置1001，在运送时等等之中，电源线连接布线10，接地线连接布线20开路，包含在半导体装置1001中的电路变为电气浮动状态。在此状态下，例如，在电源线连接布线10上施加正极性的静电浪涌时，浪涌电流从pMOS61的源触点103(103-1～103-9)流入到各漏触点104(104-1～104-8)。流入到pMOS61的各漏触点104-1～104-8的浪涌电流，如图1C所示，分别通过漏连接布线50的各梳齿布线50-1～50-8流入到成对的漏触点204-1～204-8。换言之，浪涌电流，通过各梳齿布线50-1～50-8在成对的pMOS61和nMOS62之间流过。其后，浪涌电流，从nMOS62的各漏触点204-1～204-8流入到源触点203-1～203-9，从源触点203-1～203-9经接地线连接布线20、多个基板电位固定触点206、基板电位固定区205排出到p型半导体基板70。
在正极性的浪涌电流流入到电源线连接布线10的场合，从pMOS61的漏触点104向着nMOS62的漏触点204产生电场，在漏连接布线50的各梳齿布线50-1～50-8中产生从pMOS61的各漏触点104-1～104-8向着成对的nMOS62的各漏触点204-1～204-8的电场。漏连接布线50的各梳齿布线50-1～50-8，由于在pMOS61的漏触点104-1～104-8的外侧的区域501中以共用布线50-0互相连接，要使浪涌电流从各漏触点104-1～104-8流入到邻接的漏触点104的梳齿布线50-1～50-8，浪涌电流必须逆着梳齿布线50-1～50-8的电场流动，不会有这种浪涌电流流过。换言之，在漏连接布线50的各漏触点104-1～104-8之间的路径中，由于成为逆着电场的方向，在各漏触点104-1～104-8之间没有浪涌电流流过。其结果，浪涌电流只在成对的漏触点间101-1·201-1、......、101-8·201-8中流动。
这样，流入到电源线连接布线10中的浪涌电流，通过流入到各pMOS61，从各pMOS61流到成对的nMOS62，浪涌电流就不会在特定的nMOS62中局部集中，而是分散到各CMOS电路60。由此，在浪涌电流流入到半导体装置1001的场合，可以使构成大规模CMOS电路65的各CMOS电路60具有较差的浪涌电流耐受性，可以防止浪涌电流在特定的nMOS62中局部集中而使CMOS电路60劣化或受到破坏。
根据这种本实施方式，即使是在半导体装置中装载大规模的CMOS电路，构成大规模CMOS电路的各个CMOS电路也可以维持最小单位或与最小规模的CMOS电路同等的静电浪涌的易流性，且防止由于浪涌电流的局部集中引起劣化或造成破坏。由此，可以利用在半导体装置中存在的多个反相器电路组和缓冲器电路组维持确保静电浪涌耐受性的效果。特别是，在采用难融金属硅化物结构的半导体装置中，在构成内部电路的CMOS电路的源区及漏区中形成难融金属硅化物，但有时在ESD保护元件的源区及漏区中不形成难融金属硅化物，本实施方式在此场合对于防止浪涌电流的局部集中是有效的。
在本实施方式中，因为在现有的CMOS制造工序中只改变漏连接布线50的连接方法，所以不需要同时改变CMOS的制造工序就可以实施。另外，因为可以使用原有的CMOS电路中准备的布线连接区域，不用担心CMOS电路的面积增加。假如，即使是为了引出漏连接布线增加区域，因为只是通过一根细的共用布线50-0，面积增加的影响轻微。
(1-3)变形例
(A)图1D为用来详细说明本发明的实施方式1的半导体装置1001的漏触点104(104-1～104-8)和区域501的位置关系的说明图。在该图中，为了说明方便，将共用布线50-0省略。
图1E为用来说明本发明的实施方式1的变形例的半导体装置1001的漏连接布线50和漏触点104的位置关系的说明图。
如图1D(a)所示，在半导体装置1001中，区域501是从pMOS61的漏触点104-1～104-8的nMOS62侧的缘部104a-1～104a-8向着电源线连接布线10侧展宽的区域。此处，假设连接漏触点104-1～104-8的nMOS62侧的缘部104a-1～104a-8的边界线为5011，为了防止流入漏触点104-1～104-8的浪涌电流经共用布线50-0流入邻接的漏触点，必须使共用布线50-0的nMOS62侧的缘部50a-0在边界线5011上或在比边界线5011靠近电源线连接布线10侧形成。
图1D(b)为示出假设共用布线50-0的缘部50a-0在比边界线5011更靠近nMOS62侧形成的场合的、漏连接布线50和漏触点104-1～104-8的关系的示图。如该图所示，共用布线50-0具有比漏触点104-1～104-8更靠近nMOS62侧的区域。在此区域，例如，因为产生从漏触点104-1向着漏触点204-1及204-2的电场，浪涌电流可能从漏触点104-1流向漏触点204-1及204-2中的任一个。在与连接到漏触点204-1的nMOS62相比连接到漏触点204-2的nMOS62相对容易使电流流动的场合，浪涌电流将从漏触点104-1流入到漏触点204-2。在这种场合，浪涌电流也有可能除了成对的漏触点104-1～104-8以外经共用布线50-0流入到各漏触点204-1～204-8，浪涌电流有可能在某一个漏触点204-1～204-8中局部集中而使nMOS62的pn结劣化或遭到破坏。
在实施方式1的一变形例中，如图1E(a)所示，使共用布线50-0的缘部50a-0和边界线5011一致。就是说，使漏连接布线50的共用布线50-0的缘部50a-0和漏触点104-1～104-8的缘部104a-1～104a-8一致，从缘部104a-1～104a-8起在pMOS61侧，即电源线连接布线10侧形成共用布线50-0。
在实施方式1的另一变形例中，如图1E(b)所示，共用布线50-0的缘部50a-0配置成为在比边界线5011更靠近电源线连接布线10侧与漏触点104-1～104-8重叠。就是说，将共用布线50-0的缘部50a-0配置在比漏触点104-1～104-8的缘部104a-1～104a-8更靠近电源线连接布线10侧。
在如图1E(a)(b)所示构成漏连接布线50的半导体装置1001中，流入到漏触点104-1～104-8的浪涌电流，沿着从各漏触点104-1～104-8向着204-1～204-8的电场，只在成对的漏触点之间流动而不在各漏触点104-1～104-8之间经共用布线50流动。其原因是由于共用布线50具有比漏触点104-1～104-8更靠近漏触点204-1～204-8侧的区域，要使浪涌电流在共用布线50的各漏触点104-1～104-8之间流动，必须逆着从漏触点104向着204的电场流动，不会有这种浪涌电流流过。
例如，在漏触点104-1和204-1之间，产生从漏触点104-1向着204-1的电场，为了使浪涌电流从漏触点104-1向着104-2流动，就必须使浪涌电流逆着此电场流动，不会有这种浪涌电流流过。
(B)在上述中，举例进行说明的是浪涌电流在特定的nMOS62中局部集中的场合，在将漏连接布线50的共用布线50-0在nMOS62的漏触点204侧配置在区域502中时，可以抑制从接地线连接布线20侧流入的浪涌电流在特定的pMOS61中的局部集中。
(C)在上述中，是将共用布线50-0只配置在pMOS61侧，在将共用布线50-0在nMOS62的漏触点204侧也配置在区域502中时，在可以抑制从电源线连接布线10侧流入的浪涌电流在nMOS62中局部集中的同时，还可以抑制从接地线连接布线20侧流入的浪涌电流在pMOS61中的局部集中。在将共用布线50-0配置在pMOS及nMOS两侧的场合，优选是在不同的布线层中形成栅连接布线40和漏连接布线50，或者由第1层金属布线层形成梳齿布线50-1～50-8，由第2层金属布线层形成共用布线50-0及栅连接布线40，或者由第1层金属布线层形成梳齿布线50-1～50-8及栅连接布线40，由第2层金属布线层形成共用布线50-0。
(D)在浪涌电流在nMOS62中局部集中的场合，将共用布线50-0配置在pMOS61侧的区域501内，在浪涌电流在pMOS61中局部集中的场合，也可以将共用布线50-0配置在nMOS62侧的区域502中。
(E)在上述中，是由第1层金属布线层在第1层间绝缘膜上形成漏连接布线50的共用布线50-0及梳齿布线50-1～50-8，但也可以由第1层金属布线层形成梳齿布线50-1～50-8，由比第1层金属布线层更上层的第2布线层等形成共用布线50-0。例如，在由第2层金属布线层形成共用布线50-0的场合，也可以在覆盖第1层金属布线层的第2层间绝缘膜上形成作为第2层金属布线层的共用布线50-0，由贯通第2层间绝缘膜的触点对共用布线50-0和梳齿布线50-1～50-8进行电连接。这样，在形成共用布线50-0的场合，因为共用布线50-0配置在与栅连接布线40不同的层中，可以增加栅连接布线40的布局的自由度。
(F)在上述中，是由第1层金属布线层在第1层间绝缘膜上形成漏连接布线50及栅连接布线40，但也可以由第1层金属布线层形成漏连接布线50，由比第1层金属布线层更上层的第2布线层等形成栅连接布线40。例如，在由第2层金属布线层形成栅连接布线40的场合，也可以在覆盖第1层金属布线层的第2层间绝缘膜上形成作为第2层金属布线层的栅连接布线40，由贯通第1及第2层间绝缘膜的栅触点402对栅连接布线40和栅电极401进行电连接。这样，在形成栅连接布线40的场合，因为栅连接布线40配置在与漏连接布线50不同的层中，可以增加栅连接布线40的布局的自由度。
(2)实施方式2
(2-1)结构
图2A为本发明的实施方式2的半导体装置1002的平面图。图2B为说明在图2A的平面图中的半导体装置1002的各区域的说明图。图2C为说明在图2A的平面图中的半导体装置1002中流过的ESD电流的路径的说明图。
本实施方式的半导体装置1002，与实施方式1的半导体装置1001相比，漏连接布线50的结构不同，其他结构一样。在本实施方式中，对于与实施方式1的结构相对应的本实施方式的结构赋予同样的符号，与实施方式1重复的说明则省略。
在本实施方式中，连接漏连接布线50的各梳齿布线50-1～50-8的共用布线，如图2C所示，具有在区域501中形成的50-A和在区域510中形成的50-B。换言之，共用布线，在考虑分别连接梳齿布线50-1～50-8之间的多个共用布线部分时，在多个共用布线部分中至少一个是共用布线50-A。
如图2B所示，漏连接布线50具有：分别连接成对的漏触点104-1～104-8和漏触点204-1～204-8的梳齿布线50-1～50-8、以及使梳齿布线50-1～50-8互相连接的共用布线50-A、50-B。
共用布线50-A，使梳齿布线50-4和50-5互相连接。共用布线50-A，在区域501中形成，更详细言之，是在距nMOS62远的一侧并且在不与漏触点104-4及104-5重叠的区域中形成。
共用布线50-B，在使梳齿布线50-1～50-4互相连接的同时，使梳齿布线50-5～50-8互相连接。共用布线50-B，在区域510中形成，在比pMOS61的漏触点104-1～104-4更靠近nMOS62侧形成。
(2-2)作用效果
根据这种结构的漏连接布线50，在正极性的浪涌电流从电源线连接布线10流入时，浪涌电流经pMOS61的源触点103(103-1～103-9)、源区101、漏区102流入到漏触点104(104-1～104-8)。
流入到各漏触点104-1～104-4的浪涌电流，通过漏连接布线50的各梳齿布线50-1～50-4流入到nMOS62的各漏触点204-1～204-4。另外，流入到各漏触点104-5～104-8的浪涌电流，经漏连接布线50的各梳齿布线50-5～50-8流入到nMOS晶体管的各漏触点204-5～204-8。
此处，因为梳齿布线50-4和50-5是在比漏触点104-4及104-5更靠近电源线连接布线10侧由共用布线50-A相连接的，要使浪涌电流通过共用布线50-A在漏触点104-4侧和104-5侧之间流动，必须分别逆着从漏触点104-4向着204-4、从104-5向着204-5的电场流动，不会有这种浪涌电流流过。其结果，以共用布线50-A作为基准，在漏触点104-4侧和104-5侧浪涌电流不会互相流入而分离。在本实施方式中，将共用布线50-A设置为一个而将流入各梳齿布线50-1～50-8的浪涌电流分离为两个区域，且在将共用布线50-A的个数设置为多个时，可以分离为更多的区域。
梳齿布线50-1～50-4，由于是在比漏触点104-1～104-4更靠近nMOS62侧由共用布线50-B相连接的，浪涌电流有可能从漏触点104-1～104-4流入到特定的漏触点204-1～204-4局部集中。另外，梳齿布线50-5～50-8，由于在比漏触点104-5～104-8更靠近nMOS62侧利用共用布线50-B相连接，浪涌电流有可能从漏触点104-5～104-8流入到特定的漏触点204-5～204-8局部集中。不过，由于流入到漏触点104-1～104-8的浪涌电流在共用布线50-A的两侧分离，所以流入到一个漏触点204中的浪涌电流最大限制为来自漏触点104-1～104-8的一半的浪涌电流。所以，通过利用配置在比漏触点104距nMOS62更远侧的共用布线50-A，将共用布线50-A的两侧的各漏触点104之间的电流分离，可以抑制nMOS62中的浪涌电流的局部集中。
(2-3)变形例
(A)在本实施方式中，对于共用布线50-B，图1E(a)及(b)所示的这种变形也是可能的。
(B)另外，在本实施方式中，举例进行说明的也是浪涌电流在特定的nMOS62中局部集中的场合，在浪涌电流在特定的pMOS61中局部集中的场合，可以将漏连接布线50的共用布线50-A、50-B配置在nMOS62的漏触点204侧。
(C)在上述中，是将共用布线50-A、50-B只配置在pMOS61侧，但在nMOS62的漏触点204侧也配置共用布线50-A、50-B时，在可以抑制从电源线连接布线10侧流入的浪涌电流在nMOS62中局部集中的同时，还可以抑制从接地线连接布线20侧流入的浪涌电流在pMOS61中的局部集中。在将共用布线50-A、50-B配置在pMOS及nMOS两侧的场合，优选是在不同的布线层中形成栅连接布线40和漏连接布线50，或者由第1层金属布线层形成梳齿布线50-1～50-8，由第2层金属布线层形成共用布线50-A、50-B及栅连接布线40，或者由第1层金属布线层形成梳齿布线50-1～50-8及栅连接布线40，由第2层金属布线层形成共用布线50-A、50-B。
(D)在浪涌电流在nMOS62中局部集中的场合，将共用布线50-A、50-B配置在pMOS61侧，在浪涌电流在pMOS61中局部集中的场合，也可以将共用布线50-A、50-B配置在nMOS62侧。
(E)另外，在上述中，在pMOS61的漏触点104-1～104-8之中大致中央部的漏触点104-4和104-5在区域501中由共用布线50-A相连接，但也可以在另外的漏触点104-1～104-8中的至少两个漏触点104-1～104-8在区域501中由共用布线50-A连接。
例如，在漏触点104-2和104-3由共用布线50-A连接的同时，也可以由共用布线50-A连接104-5和104-6。这样，在使用多个共用布线50-A连接漏触点104时，因为在各共用布线50-A的两侧浪涌电流被分隔，所以可以更有效地抑制浪涌电流的局部集中。在此示例的场合，可以利用两个位置的共用布线50-A将浪涌电流可靠地分离到3个位置。
(F)另外，也可以由共用布线50-A在区域501中连接多于等于3个漏触点，例如，104-3、104-4、104-5。此时，可以在共用布线50-A的两侧分隔浪涌电流。
(G)在上述中，是由第1层金属布线层在第1层间绝缘膜上形成漏连接布线50的共用布线50-A及50-B和梳齿布线50-1～50-8，但也可以由第1层金属布线层形成梳齿布线50-1～50-8，由比第1层金属布线层更上层的第2布线层等形成共用布线50-A及50-B。例如，在由第2层金属布线层形成共用布线50-A及50-B的场合，可以在覆盖第1层金属布线层的第2层间绝缘膜上形成作为第2层金属布线层的共用布线50-A及50-B，由在第2层间绝缘膜上形成的触点对共用布线50-A及50-B和梳齿布线50-1～50-8进行电连接。这样，在形成共用布线50-A及50-B的场合，因为共用布线50-A及50-B配置在与栅连接布线40不同的层中，可以增加栅连接布线40的布局的自由度。另外，也可以由第2层金属布线层只形成共用布线50-A及50-B的至少一个或一部分。
(H)在上述中，是由第1层金属布线层在第1层间绝缘膜上形成漏连接布线50及栅连接布线40，但也可以由第1层金属布线层形成漏连接布线50，由比第1层金属布线层更上层的第2布线层等形成栅连接布线40。例如，在由第2层金属布线层形成栅连接布线40的场合，也可以在覆盖第1层金属布线层的第2层间绝缘膜上形成作为第2层金属布线层的栅连接布线40，由贯通第1及第2层间绝缘膜的栅触点402对栅连接布线40和栅电极401进行电连接。这样，在形成栅连接布线40的场合，因为栅连接布线40配置在与漏连接布线50不同的层中，可以增加栅连接布线40的布局的自由度。
(3)实施方式3
(3-1)结构
图3A为本发明的实施方式3的半导体装置1003的平面图。图3B为说明在图3A的平面图中的半导体装置1003的各区域的说明图。图3C为说明在图3A的平面图中的半导体装置1003中流过的ESD电流的路径的说明图。
本实施方式的半导体装置1003，与实施方式1的半导体装置1001相比，漏连接布线50及栅连接布线40的结构不同，其他结构一样。在本实施方式中，对于与实施方式1的结构相对应的本实施方式的结构赋予同样的符号，与实施方式1重复的说明则省略。
在本实施方式中，漏连接布线50，如图3A至图3C所示，具有连接一对漏触点104(104-1～104-8)和漏触点204(204-1～204-8)的梳齿布线50-1～50-8、以及连接梳齿布线50-1～50-8的共用布线50-C和50-D。
如图3C所示，共用布线50-C分别连接pMOS61的漏触点104-1和104-2、104-3和104-4、104-5和104-6、104-7和104-8。就是说，共用布线50-C在pMOS61的漏触点104侧分别连接梳齿布线50-1和50-2、50-3和50-4、50-5和50-6、50-7和50-8。
如图3C所示，共用布线50-D分别连接nMOS62的漏触点204-2和204-3、204-4和204-5、204-6和204-7。就是说，共用布线50-D，在nMOS62的漏触点204侧分别连接梳齿布线50-2和50-3、50-4和50-5、50-6和50-7。
在图3C中，通过梳齿布线50-1和50-2由共用布线50-C连接，梳齿布线50-2和50-3由共用布线50-D连接，梳齿布线50-3和50-4由共用布线50-C连接这样的连接方式，使邻接的两个梳齿布线在pMOS61侧和nMOS62侧交替连接而构成。共用布线50-C在漏触点104-1～104-8上沿着漏触点104-1～104-8的排列而形成，配置在区域510和区域501的边界线5011上。共用布线50-D在漏触点204-1～204-8上沿着漏触点204-1～204-8的排列而形成，配置在区域510和区域502的边界线5021上。
在实施方式1及实施方式2中，漏连接布线50的共用布线是在漏触点104和204之间的区域的外侧形成的，但在本实施方式中对漏连接布线50的配置区域不限定。就是说，因为也可以在直线连接pMOS61的漏触点104-1～104-8和nMOS62的漏触点204-1～204-8的金属布线区域510上配置全部的漏布线50-C、50-D，布局的自由度高。
(3-2)作用效果
根据这种结构的漏连接布线50，在正极性的浪涌电流从电源线连接布线10流入时，浪涌电流经pMOS61的源触点103(103-1～103-9)、源区101、漏区102流入到漏触点104(104-1～104-8)。
流入到pMOS61的各漏触点104-1～104-8的浪涌电流，经对应的各梳齿布线50-1～50-8流入到nMOS62的漏触点204-1～204-8。此时，即使是来自漏触点104-1～104-8的浪涌电流集中在特定的nMOS62的漏触点204-1～204-8中，流入到特定的漏触点204的浪涌电流，抑制成为最大为来自4个漏触点104的浪涌电流。
下面参照图3C对其原因进行说明。
在该图中，浪涌电流从成对的pMOS61的漏触点104-5的流入nMOS62的漏触点204-5中。另外，浪涌电流也有可能从漏触点104-4经梳齿布线50-4、共用布线50-D流入漏触点204-5。另外，浪涌电流有可能从漏触点104-3经共用布线50-C、梳齿布线50-4、共用布线50-D流入漏触点204-5。另外，也有可能从漏触点104-6经共用布线50-C、梳齿布线50-5流入到漏触点204-5。因此，浪涌电流有可能从合计4个漏触点104-3、104-4、104-5、104-6流入漏触点204-5。
另一方面，浪涌电流不会从比漏触点104-3、104-4、104-5、104-6离得远的漏触点104流入漏触点204-5。例如，要使浪涌电流从漏触点104-2流入漏触点204-5，浪涌电流必须按照漏触点104-2、梳齿布线50-2、漏触点204-2、共用布线50-D、漏触点204-3、梳齿布线50-3、漏触点104-3、共用布线50-C、漏触点104-4、梳齿布线50-4、漏触点204-4、共用布线50-D和漏触点204-5的顺序流过漏连接布线50。然而，在上述路径中，向着漏触点204-3、梳齿布线50-3、漏触点104-3的部分，是在梳齿布线50-3中从nMOS62侧向着pMOS61侧的方向，由于是逆着从pMOS61向着nMOS62的电场的方向，所以不会有这种浪涌电流流过。另外，要使浪涌电流从漏触点104-7流入漏触点204-5，浪涌电流必须按照漏触点104-7、梳齿布线50-7、漏触点204-7、共用布线50-D、漏触点204-6、梳齿布线50-6、漏触点104-6、共用布线50-C、漏触点104-5、梳齿布线50-5、漏触点204-5的顺序流过漏连接布线50。然而，在上述路径中，向着漏触点204-6、梳齿布线50-6、漏触点104-6的部分，是在梳齿布线50-6中从nMOS62侧向着pMOS61侧的方向，由于是逆着从pMOS61向着nMOS62的电场的方向，所以不会有这种浪涌电流流过。以上，如以漏触点204-5举例说明的，根据本实施方式的漏连接布线50的结构，流入nMOS62的各漏触点204的浪涌电流，最大限制为来自pMOS61的4个漏触点104的浪涌电流。
根据本实施方式的漏连接布线50的结构，因为流入nMOS62的各漏触点204-1～204-8的浪涌电流，最大限制为来自pMOS61的4个漏触点104-1～104-8的流入电流，可以可靠地防止由于nMOS62的浪涌电流引起的劣化或破坏。因此，即使是在半导体装置1003中装载大规模CMOS电路65的场合，因为构成大规模CMOS电路65的各个CMOS电路60也可以维持最小单位或与最小规模的CMOS电路同等的静电浪涌电流的易流性，且可以解决防止由于浪涌电流的局部集中引起nMOS62劣化或造成破坏的课题，可以使在半导体装置1003中存在的多个反相器组和缓冲器组整体地维持确保静电耐受性的效果。
另外，在本实施方式中，如实施方式1及实施方式2所示，没有必须将漏连接布线50的共用布线配置在比pMOS61及nMOS62的漏触点间更外侧的区域501、502的这种配置上的限制。因此，可以将漏连接布线50的共用布线的大部分配置在区域510内，布局的自由度高。
在本实施方式中，因为在现有的CMOS制造工序中只改变漏连接布线50的连接方法，所以不需要同时改变CMOS的制造工序就可以实施。另外，因为可以使用原有的CMOS电路中准备的布线连接区域，不用担心CMOS电路的面积增加。假如，即使是为了引出漏连接布线增加区域，因为只是各通过一根很细的共用布线50-C、50-D，面积增加的影响轻微。
另外，在上述中，举例说明的是浪涌电流在特定的nMOS62中局部集中的场合，但即使是从接地线连接布线20侧流入的浪涌电流在特定的pMOS61中局部集中的场合，本实施方式的构成也具有同样的作用和效果。
(3-3)变形例
(A)本实施方式的结构是在漏触点104-1～104-8上形成漏连接布线50的共用布线50-C，共用布线50-C的一部分配置在比漏触点104-1～104-8更接近接地线连接布线20侧，与实施方式1或实施方式2一样，也可以是将漏连接布线50的共用布线50-C配置在区域501内的结构。
这样构成漏连接布线50时，通过将共用布线50-C配置在逆着从pMOS61向着nMOS62的电场的路径中，可以更可靠地限制邻接的梳齿布线50-1～50-8之间的浪涌电流的流动，更可以限制流入漏触点204的电流。所以，可以使在半导体装置1003中存在的多个反相器组和缓冲器组在整体上进一步提高静电耐受性。
(B)另外，也可以是将共用布线50-D配置在区域502内的结构。在此场合，在浪涌电流从接地线连接布线20侧流入时，通过将共用布线50-D配置在逆着从nMOS61向着pMOS62的电场的路径中，可以更可靠地限制邻接的梳齿布线50-1～50-8之间的浪涌电流的流动，更可以限制流入漏触点104的电流，可以防止在pMOS61中浪涌电流的局部集中。所以，可以利用在半导体装置1003中存在的多个反相器组和缓冲器组在整体上进一步提高静电耐受性。
(C)也可以在将共用布线50-C配置在区域501内的同时，将共用布线50-D配置在区域502内。在此场合，在浪涌电流从电源线连接布线10侧流入的场合，在可以抑制在nMOS62中浪涌电流的局部集中的同时，在浪涌电流从接地线连接布线20侧流入的场合也可以抑制浪涌电流在pMOS61中的局部集中。
(D)在浪涌电流在nMOS62中局部集中的场合，将pMOS61的漏触点104-1～104-8侧的共用布线50-C配置在区域501内，在浪涌电流在pMOS61中局部集中的场合，也可以将nMOS62的漏触点204-1～204-8侧的共用布线50-D配置在区域502内。
(E)在上述中，是由第1层金属布线层在第1层间绝缘膜上形成漏连接布线50的共用布线50-C及50-D和梳齿布线50-1～50-8，但也可以由第1层金属布线层形成梳齿布线50-1～50-8，由比第1层金属布线层更上层的第2布线层等形成共用布线50-C及50-D。例如，在由第2层金属布线层形成共用布线50-C及50-D的场合，在覆盖第1层金属布线层的第2层间绝缘膜上形成作为第2层金属布线层的共用布线50-C及50-D，由在第2层间绝缘膜上形成的触点对共用布线50-C及50-D和梳齿布线50-1～50-8进行电连接。这样，在形成共用布线50-C及50-D的场合，因为共用布线50-C及50D配置在与栅连接布线40不同的层中，可以增加栅连接布线40的布局的自由度。另外，也可以由第2层金属布线层只形成共用布线50-C及50-D的至少一个或一部分。
(F)在上述中，是由第1层金属布线层在第1层间绝缘膜上形成漏连接布线50及栅连接布线40，但也可以由第1层金属布线层形成漏连接布线50，由比第1层金属布线层更上层的第2布线层等形成栅连接布线40。例如，在由第2层金属布线层形成栅连接布线40的场合，也可以在覆盖第1层金属布线层的第2层间绝缘膜上形成作为第2层金属布线层的栅连接布线40，由贯通第1及第2层间绝缘膜的栅触点402对栅连接布线40和栅电极401进行电连接。这样，在形成栅连接布线40的场合，因为栅连接布线40配置在与漏连接布线50不同的层中，可以增加栅连接布线40的布局的自由度。
(4)实施方式4
(4-1)结构
图4A为本发明的实施方式4的半导体装置1004的平面图。图4B为说明在图4A的平面图中的半导体装置1004的各区域的说明图。图4C为说明在图4A的平面图中的半导体装置1004中流过的ESD电流的路径的说明图。
本实施方式的半导体装置1004，与实施方式1的半导体装置1001相比，漏连接布线50及栅连接布线40的结构不同，其他结构一样。在本实施方式中，对于与实施方式1的结构相对应的本实施方式的结构赋予同样的符号，与实施方式1重复的说明则省略。
在本实施方式中，漏连接布线50，如图4A至图4C所示，具有连接pMOS61的各漏触点104(104-1～104-8)和nMOS62的各漏触点204(204-1～204-8)的梳齿布线50-1～50-8及连接布线50-d1～50-d7。
连接布线50-d1～50-d7，连接pMOS61的漏触点104和与成对的nMOS62的漏触点204邻接的漏触点204。换言之，漏连接布线50是对各漏触点以204-1和104-1、104-1和204-2、204-2和104-2这样的方式使各漏触点间在每一个区间上在pMOS侧和nMOS侧折曲连接的结构。具体言之，各连接布线50-d1～50-d7分别连接漏触点104-1和204-2、104-2和204-3、104-3和204-4、104-4和204-5、104-5和204-6、104-6和204-7、104-7和204-8。
各连接布线50-d1～50-d7，相对于将在各连接布线的两端处连接的两个漏触点相连结得到的直线，偏重在漏触点204侧。例如，连接布线50-d1相对于连结漏触点104-1和204-2的直线偏重在漏触点204侧。各连接布线50-d1～50-d7，由于偏重在漏触点204侧，在接地线连接布线20侧绕过栅触点402连接漏触点104-1和204-2。连接布线50-d1～50-d7，为了在接地线连接布线20侧绕过栅触点402，其结构为接地线连接布线20的延伸方向的多个部分及沿着从漏触点104向着漏触点204的方向的多个部分交替连接。
另外，各连接布线50-d1～50-d7，也可以是相对于将在各连接布线的两端连接的两个漏触点相连结得到的直线，偏重在漏触点104侧，在电源线连接布线10侧绕过栅触点402的结构。
栅连接布线40，由在漏连接布线50的电源线连接布线10侧沿着电源线连接布线10延伸的共用布线和从共用布线向着接地线连接布线20侧延伸的多个梳齿布线构成的。栅连接布线40的共用布线在区域501中配置在漏连接布线50的电源线连接布线10侧，栅连接布线40的多个梳齿布线从区域501向着区域510延伸，在前端部通过栅触点402与栅电极401相连接。栅连接布线40的梳齿布线，在漏连接布线50的梳齿布线50-1～50-8间，从连接布线50-d1～50-d7偏重的一侧的相反侧向着偏重的一侧延伸。
(4-2)作用效果
根据这种结构的漏连接布线50，在浪涌电流从电源线连接布线10流入时，浪涌电流经pMOS61的源触点103(103-1～103-9)、源区101、漏区102流入漏触点104(104-1～104-8)。
流入pMOS61的各漏触点104(例如，104-5)的浪涌电流流入到成对的漏触点204(例如，204-5)或与该漏触点204邻接的漏触点(例如，204-6)。因此，流入特定的漏触点204(例如，204-5)的浪涌电流限制为来自成对的漏触点104(104-5)或与成对的漏触点104邻接的漏触点104(例如，104-4)的浪涌电流。所以，假设即使是在nMOS62的特定的漏触点204中浪涌电流局部集中，在nMOS62的特定的漏触点204中浪涌电流限制为来自成对的漏触点104和与该漏触点104邻接的漏触点104的浪涌电流。
下面参照图4C对其原因进行说明。
在该图中，流入nMOS62的漏触点204-5的浪涌电流是从成对的pMOS61的漏触点104-5流入的。另外，浪涌电流也有可能从与漏触点104-5邻接的漏触点104-4经连接布线50-d4流入漏触点204-5。因此，浪涌电流有可能从合计2个漏触点104--4、104-5流入漏触点204-2。
另一方面，浪涌电流不会从比漏触点104-4、104-5离得远的漏触点104流入漏触点204-5。例如，要使浪涌电流从漏触点104-3流入漏触点204-5，浪涌电流必须按照漏触点104-3、连接布线50-d3、漏触点204-4、梳齿布线50-4、漏触点104-4、连接布线50-d4、漏触点204-5的顺序流过漏连接布线50。然而，在此路径中，漏触点204-4、梳齿布线50-4、漏触点104-4的部分，是在梳齿布线50-4中从nMOS62侧向着pMOS61侧的方向，由于是逆着从pMOS61向着nMOS62的电场的方向，所以不会有这种浪涌电流流过。
另外，要使浪涌电流从漏触点104-6流入漏触点204-5，浪涌电流必须按照漏触点104-6、梳齿布线50-6、漏触点204-6、连接布线50-d5、漏触点104-5、梳齿布线50-5、漏触点204-5的顺序流过漏连接布线50。然而，在上述路径中，漏触点204-6、连接布线50-d5、漏触点104-5的部分，是在梳齿布线50-d5中从nMOS62侧向着pMOS61侧的方向，由于是逆着从pMOS61向着nMOS62的电场的方向，所以不会有这种浪涌电流流过。
如上所述，如以漏触点204-5为例说明的，在本实施方式的漏连接布线50中，漏触点204是由梳齿布线及连接布线连接到两个漏触点104，并从连接目的地的两个漏触点104在外侧由连接布线折曲到漏触点204侧。因此，要使浪涌电流从连接目的地的两个漏触点104的外侧的漏触点104流入上述漏触点204，必须生成从漏触点204到漏触点104侧的路径，是不能流入的。根据本实施方式的漏连接布线50的结构，流入nMOS62的各漏触点204的浪涌电流，最大限制为来自pMOS61的2个漏触点104的浪涌电流。
根据本实施方式的漏连接布线50的结构，因为流入nMOS62的各漏触点204的浪涌电流，最大限制为来自pMOS61的2个漏触点104的流入电流，可以可靠地防止由于nMOS62的浪涌电流引起的劣化或破坏。因此，即使是在半导体装置1004中装载大规模CMOS电路65的场合，因为构成大规模CMOS电路65的各个CMOS电路60也可以维持最小单位或与最小规模的CMOS电路同等的静电浪涌电流的易流性，且可以解决防止由于浪涌电流的局部集中引起nMOS62劣化或造成破坏的课题，可以使在半导体装置1004中存在的多个反相器组和缓冲器组全体地维持确保静电耐受性的效果。
另外，在本实施方式中，如实施方式1及实施方式2所示，没有必须将漏连接布线50的共用布线配置在电源线连接布线10侧的区域501的这种配置上的限制。因此，可以将漏连接布线50的大部分配置在区域510内，布局的自由度高。
在本实施方式中，因为在现有的CMOS制造工序中只改变漏连接布线50的连接方法，所以不需要同时改变CMOS的制造工序就可以实施。另外，因为可以使用原有的CMOS电路中准备的布线连接区域，不用担心CMOS电路的面积增加。
另外，在上述中，举例说明的是浪涌电流在特定的nMOS62中局部集中的场合，但即使是从接地线连接布线20侧流入的浪涌电流在特定的pMOS61中局部集中的场合，本实施方式的构成也具有同样的作用和效果。
(4-3)变形例
(A)在上述中，是由第1层金属布线层在第1层间绝缘膜上形成漏连接布线50的连接布线50-d1～50-d7和梳齿布线50-1～50-8，但也可以由第1层金属布线层形成梳齿布线50-1～50-8，由比第1层金属布线层更上层的第2布线层等形成连接布线50-d1～50-d7。例如，在由第2层金属布线层形成连接布线50-d1～50-d7的场合，也可以在覆盖第1层金属布线层的第2层间绝缘膜上形成作为第2层金属布线层的连接布线50-d1～50-d7，由在第2层间绝缘膜上形成的触点对连接布线50-d1～50-d7和梳齿布线50-1～50-8进行电连接。这样，在形成连接布线50-d1～50-d7的场合，因为连接布线50-d1～50-d7配置在与栅连接布线40不同的层中，可以增加栅连接布线40的布局的自由度。另外，也可以由第2层金属布线层只形成连接布线50-d1～50-d7的至少一个或一部分。
(B)在上述中，是由第1层金属布线层在第1层间绝缘膜上形成漏连接布线50及栅连接布线40，但也可以由第1层金属布线层形成漏连接布线50，由比第1层金属布线层更上层的第2布线层等形成栅连接布线40。例如，在由第2层金属布线层形成栅连接布线40的场合，也可以在覆盖第1层金属布线层的第2层间绝缘膜上形成作为第2层金属布线层的栅连接布线40，由贯通第1及第2层间绝缘膜的栅触点402对栅连接布线40和栅电极401进行电连接。这样，在形成栅连接布线40的场合，因为栅连接布线40配置在与漏连接布线50不同的层中，可以增加栅连接布线40的布局的自由度。

Claims (13)

1.一种半导体装置，其特征在于具有：
第1布线；
沿着上述第1布线配置的第2布线；
在上述第1布线和上述第2布线之间配置在上述第1布线侧的多个第1导电类型的第1MOS晶体管，该第1MOS晶体管包含第2触点、与上述第1布线相连接的第1触点、以及配置在上述第1触点和第2触点之间的第1控制电极；
在上述第1布线和上述第2布线之间配置在上述第2布线侧的、与各第1MOS晶体管成对构成多个CMOS电路的多个第2导电类型的第2MOS晶体管，该第2MOS晶体管包含第3触点、与上述第2布线相连接的第4触点、以及配置在上述第3触点和上述第4触点之间的第2控制电极；
使上述多个第2触点及上述多个第3触点互相连接的第3布线，该第3布线包含使互相成对的第2触点及第3触点分别连接的多个第4布线、和连接第4布线间的多个第5布线，至少一个第5布线是在位于上述第2触点的上述第1布线侧的第1区域中形成的，
使至少一个第5布线的上述第2布线侧的缘部与第2触点的上述第2布线侧的缘部一致，并且将第5布线配置成与第2触点的上述第2布线侧的缘部相比更靠近第1布线侧。
2.如权利要求1所述的半导体装置，其特征在于：上述第5布线的一部分是由比第4布线更上层的金属布线层形成的。
3.如权利要求1所述的半导体装置，其特征在于：还具有与上述第1控制电极及上述第2控制电极电连接、形成为包围上述第4布线的上述第2布线侧的“コ”形状的多个第6布线。
4.如权利要求1所述的半导体装置，其特征在于：上述第1控制电极及上述第2控制电极是一体形成的。
5.如权利要求1所述的半导体装置，其特征在于：上述多个第1MOS晶体管、上述多个第2MOS晶体管及第3布线构成CMOS反相器电路或CMOS缓冲器电路。
6.如权利要求1所述的半导体装置，其特征在于：
上述多个第1MOS晶体管、上述多个第2MOS晶体管及第3布线构成CMOS反相器电路或CMOS缓冲器电路；
在上述CMOS缓冲器电路中上述多个第5布线全部是在上述第1区域中形成的。
7.一种半导体装置，其特征在于具有：
第1布线；
沿着上述第1布线配置的第2布线；
在上述第1布线和上述第2布线之间配置在上述第1布线侧的多个第1导电类型的第1MOS晶体管，该第1MOS晶体管包含第2触点、与上述第1布线相连接的第1触点、以及配置在上述第1触点和第2触点之间的第1控制电极；
在上述第1布线和上述第2布线之间配置在上述第2布线侧的、与各第1MOS晶体管成对构成多个CMOS电路的多个第2导电类型的第2MOS晶体管，该第2MOS晶体管包含第3触点、与上述第2布线相连接的第4触点、以及配置在上述第3触点和上述第4触点之间的第2控制电极；
使上述多个第2触点及上述多个第3触点互相连接的第3布线，该第3布线包含使互相成对的第2触点及第3触点分别连接的多个第4布线、和连接第4布线间的多个第5布线，至少一个第5布线是在位于上述第2触点的上述第1布线侧的第1区域中形成的，
使至少一个第5布线位于上述第1布线和第2布线之间，并且使至少一个第5布线的上述第2布线侧的缘部配置成与第2触点的上述第2布线侧的缘部相比更靠近第1布线侧。
8.如权利要求7所述的半导体装置，其特征在于：在上述第1区域中形成的第5布线是在与第2触点不重叠的区域中形成的。
9.如权利要求7或8所述的半导体装置，其特征在于：上述第5布线的一部分是由比第4布线更上层的金属布线层形成的。
10.如权利要求7或8所述的半导体装置，其特征在于：还具有与上述第1控制电极及上述第2控制电极电连接、形成为包围上述第4布线的上述第2布线侧的“コ”形状的多个第6布线。
11.如权利要求7所述的半导体装置，其特征在于：上述第1控制电极及上述第2控制电极是一体形成的。
12.如权利要求7或8所述的半导体装置，其特征在于：上述多个第1MOS晶体管、上述多个第2MOS晶体管及第3布线构成CMOS反相器电路或CMOS缓冲器电路。
13.如权利要求7或8所述的半导体装置，其特征在于：
上述多个第1MOS晶体管、上述多个第2MOS晶体管及第3布线构成CMOS反相器电路或CMOS缓冲器电路；
在上述CMOS缓冲器电路中上述多个第5布线全部是在上述第1区域中形成的。
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