CN107068675A - 使用集成二极管的静电放电保护 - Google Patents
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Abstract
一种设备能包括第一电路，其被配置成提供相对于第一节点与第二节点之间施加的静电放电(ESD)脉冲提供静电放电保护。所述第一电路包括双极晶体管的串联堆叠，其被配置成响应于所述ESD脉冲分流所述第一和第二节点之间的电流；以及二极管，其与所述双极晶体管的堆叠串联连接，并且配置成在分流所述第一和第二节点之间的电流时降低所述第一电路的突返保持电压。
Description
技术领域
各种实施例的方面涉及静电放电(electrostatic discharge，ESD)保护电路和包括用于设置突返保持电压(snapback holding voltage)或其它属性的集成二极管的电路。
背景技术
静电放电(ESD)是可能因为电接触的两个装置之间的静电积累导致的突然电流。当物体足够靠近使其之间的电介质破裂时，可能发生ESD事件。ESD事件是集成电路(IC)装置和芯片的许多故障的原因。使用多种不同电路解决方案可以提供ESD保护。ESD保护的操作特性可能受到IC芯片间隙、制造过程和成本以及技术局限性的限制。随着装置能力的变化，ESD保护技术解决方案可能不再能够与装置能力相配。
对于多种应用，这些和其它事项给ESD保护的实施效率造成难题。
发明内容
各种实施例涉及一种静电放电(ESD)保护电路，其在断开状态时不在两个节点之间传导(主要仅仅是结泄漏电流)。所述ESD保护装置包括双极晶体管的串联堆叠和二极管。响应于ESD事件，触发电流传导通过双极晶体管的串联堆叠和二极管。可以响应于触发电流形成触发电压事件(例如一旦衬底接收到足以激活二极管PN结的电流)，激活嵌入硅可控整流器(eSCR)。接着通过双极晶体管的串联堆叠和二极管分流电流。
各种实例实施例涉及一种设备，其包括第一电路，所述第一电路被配置成相对于第一节点与第二节点之间施加的静电放电脉冲提供静电放电(ESD)保护。所述第一电路可以包括双极晶体管的串联堆叠，其被配置成响应于ESD脉冲分流第一和第二节点之间的电流。所述第一电路还可以包括二极管，其与双极晶体管的堆叠串联连接。二极管的连接可以得到一种配置，该配置相对于不包括二极管的配置在分流第一和第二节点之间的电流时降低第一电路的突返保持电压。
在一个或多个实施例中，所述串联堆叠的所述双极晶体管是PNP双极晶体管。
在一个或多个实施例中，所述设备进一步包括导电迹线，所述导电迹线将所述二极管的阳极连接到来自所述串联堆叠的特定双极晶体管的集电极。
在一个或多个实施例中，所述第一电路被配置成使用电流路径分流所述第一和第二节点之间的电流，所述电流路径绕过所述特定双极晶体管的发射极到集电极的结。
在一个或多个实施例中，所述设备进一步包括P+掺杂条，所述P+掺杂条将所述特定双极晶体管的发射极与所述特定双极晶体管的基极物理上隔开，并且被配置成降低所述突返保持电压。
在一个或多个实施例中，所述特定PNP双极晶体管占据的面积小于所述串联堆叠中的另一PNP双极晶体管的面积的一半。
在一个或多个实施例中，所述串联堆叠中的每个双极晶体管包括相应发射极和基极之间的物理空隙，并且其中所述空隙降低所述突返保持电压。
在一个或多个实施例中，所述双极晶体管的串联堆叠包括三个PNP双极晶体管，并且其中所述突返保持电压超过30伏。
在一个或多个实施例中，所述第一电路被配置成用大约39伏的触发电压工作。
在一个或多个实施例中，所述双极晶体管的串联堆叠包括四个PNP双极晶体管，并且所述突返保持电压超过30伏，所述第一电路被配置成用40伏与50伏之间的触发电压工作。
在一个或多个实施例中，所述双极晶体管的串联堆叠包括两个PNP双极晶体管，并且其中所述突返保持电压在20伏与25伏之间。
在一个或多个实施例中，所述设备进一步包括与同所述双极晶体管的堆叠串联连接的所述二极管串联连接的至少一个额外二极管，并且所述触发电压在30V以上。
在一个或多个实施例中，所述串联堆叠中的每个双极晶体管不包括相应发射极和基极之间的物理空隙。
根据本发明的一些实施例，遵循一种方法，其中在第一节点上接收到静电放电(ESD)脉冲。响应于ESD脉冲并且在ESD保护电路处于断开状态时，可以使触发电流通过ESD保护电路内的触发路径，该触发路径包括双极晶体管的串联堆叠和与双极晶体管的串联堆叠串联连接的二极管。响应于所述触发电流，可以通过启用嵌入硅可控整流器(eSCR)组件而使所述ESD保护电路转变成接通状态，所述嵌入硅可控整流器组件包括来自所述双极晶体管的串联堆叠的特定双极晶体管与所述二极管的组合。响应于转变成接通状态，可以通过双极晶体管的串联堆叠和二极管分流来自ESD脉冲的电流。
在一个或多个实施例中，所述触发路径包括：
穿过n型阱区域并且从所述特定双极晶体管的发射极到所述特定双极晶体管的集电极的部分，以及
将所述特定双极晶体管的所述集电极连接到所述二极管的阳极的部分。
在一个或多个实施例中，所述分流包括通过eSCR电流路径分流所述电流，所述eSCR电流路径穿过n型阱区域并且是从所述特定双极晶体管的发射极到阴极。
在一个或多个实施例中，所述双极晶体管的串联堆叠中的所述双极晶体管是PNP晶体管。
在一个或多个实施例中，所述转变成所述接通状态进一步包括诱发所述双极晶体管的串联堆叠中的雪崩。
在一个或多个实施例中，所述转变成所述接通状态进一步包括将所述ESD保护电路两端的电压降低成突返保持电压。
在一个或多个实施例中，所述方法进一步包括使用包围所述双极晶体管的串联堆叠的基极的P+区域防止从所述双极晶体管的串联堆叠的基极到衬底的DC崩溃。
以上论述/概述并不旨在描述本公开的每个实施例或每个实施方案。附图和以下详细描述还举例说明各种实施例。
附图说明
考虑结合附图的以下详细描述可更全面地理解各种实例实施例，在附图中：
图1描绘符合本发明的实施例的包括ESD保护电路的系统的框图；
图2示出了符合本发明的实施例的配置有eSCR组件的ESD保护电路的电路图；
图3A描绘符合本发明的实施例的PNP晶体管的串联堆叠的布局图；
图3B描绘符合本发明的实施例的来自图3A的区部302内的掺杂的放大视图；
图3C描绘符合本发明的实施例的用从X到X'的虚线箭头指示的位置处的来自图3B的布局的横截面图；
图4示出了符合本发明的实施例的两个堆叠的PNP ESD保护电路和两个堆叠的PNP-eSCR ESD保护电路的TLP测量值的曲线图；
图5示出了符合本发明的实施例的具有eSCR的组件之间的不同物理间隔的两个堆叠的PNP-eSCR ESD保护电路的TLP测量值的曲线图；
图6描绘符合本发明的实施例的形成eSCR组件的一部分的PNP晶体管的大小减小的PNP晶体管的串联堆叠的布局图；以及
图7示出了符合本发明的实施例的用于分流ESD电流的流程图。
虽然本文中所论述的各种实施例能够接受各种修改及替代形式，但在图式中已借助于实例示出了实施例的多个方面，且将详细描述实施例的多个方面。然而，应理解，不意图将本发明限于所描述的特定实施例。相反，意图是涵盖落入本发明的范围内的包括权利要求书中限定的方面的所有修改、等效物和替代方案。另外，贯穿本申请案所使用的术语“例子”仅作为说明且不加以限制。
具体实施方式
本公开的各方面被认为适用于各种不同类型的涉及ESD保护的设备、系统和方法。在某些实施方案中，本发明的各方面已经显示出在用于相对高电压节点的ESD保护的情境中是有益的。在一些实施例中，ESD保护可以包括嵌入硅可控整流器(embedded siliconcontrolled rectifier，eSCR)组件，其便于用于高电压节点。可实施这些和其它方面以解决包括上面背景技术中所论述的那些难题。尽管未必如此受到限制，但是通过使用此类示例性情境的实例的论述可了解各种方面。
本公开的各种实施例涉及双极(基于PNP的)晶体管的串联堆叠，其尤其可以用于高电压应用(例如20V、30V乃至更高)。具体实施例涉及一种用于高电压应用的面积高效并且防闩锁PNP-eSCR(PNP-嵌入SCR)ESD保护电路，其具有可调谐的触发电压和突返保持电压。鉴于用于高电压驱动器的小ESD设计窗口，这样的ESD保护属性尤其适用。
如本文所论述，ESD设计窗口限定了用于ESD保护电路的可接受的操作参数。更具体来说，ESD设计窗口可以设置成使得ESD保护电路在受保护装置被永久损坏的电压(装置的故障电压)以下的电压被激活(触发电压)。ESD设计窗口还可以设置成通过确保ESD保护电路的突返保持电压在受保护装置的工作电压以上，借此避免闩锁状况。举例来说，如果ESD保护电路可能在30V的电压域中工作，则ESD设计窗口可以规定在30V以上的突返保持电压。如果受保护装置在40V以上遇到故障，则触发电压应当低于40V。突返保持电压高于工作电压的量可以增加以提供容限(例如为了考虑到处理变化所导致的轻微差异)。相对于装置故障电压可以实施触发电压的类似容限。
本发明的实施例涉及使用双极晶体管和二极管的串联组合，其用作eSCR。因此，一旦已达到ESD保护电路的触发电压，eSCR组件就能进入导通(接通)状态。一旦维持电流下降到阈值以下，ESD保护电路接着就可以离开导通状态(断开)。在导通状态中，eSCR以低压降和低导通电阻(相对于仅仅PNP晶体管)工作。相对于使用堆叠双极晶体管配置而没有通过晶体管和串联二极管组合形成的eSCR的类似ESD保护电路，低压降尤其能用于形成突返保持电压降低的ESD保护电路。
根据各种实施例，可以结合互补金属-氧化物半导体(CMOS)制造工艺和结构形成双极晶体管，其中双极晶体管由CMOS结构内的寄生组件形成。
现在转向附图，图1描绘符合本发明的实施例的包括ESD保护电路的系统的框图。系统可以包括控制电路102，其链接到驱动电路104。驱动电路104可以被配置成驱动节点114和116，并且节点114(正节点)和116(接地/负节点)可能存在ESD事件的风险。举例来说，控制电路102和驱动电路104可以位于共同衬底(例如IC芯片的一部分)上，并且节点114和116可以电连接到外部可接入的衬垫或引脚。在某些实施方案中，控制电路102可以在一或多个低电压域(例如在5V以下)中工作，而驱动电路104可以在相对高的电压域(例如20伏或更高)中工作。
本发明的各方面认识到，相对高的电压域的ESD保护可能很难，这是因为用于提供ESD保护的电路组件的属性。举例来说，据估计由两个堆叠PNP晶体管制成的ESD保护电路不足以符合在25V工作的驱动电路的要求。更具体来说，使用2个PNP的串联堆叠(每个500μm宽，采用发射极/基极邻接布局形式以实现小突返行为)的100ns传输线脉冲(transmissionline pulse，TLP)特性实验地测试正ESD脉冲对节点114和116的影响。测试假设栅电压(VG)＝0V和5V的25V驱动器(1000μm宽)。结果显示，PNP的此串联堆叠将不能在0.6A以上的TLP电流提供充分保护。ESD设计窗口仅仅是6V(VBD＝25V<ESD设计窗口<Vfail＝31V)，因而不符合2kV人体模型(HBM)(～1A TLP)。在此情境中，不认为通过使得它更宽来降低保护导通电阻有很大用处。已认识到，可使用突返保持电压的降低来帮助符合高电压驱动电路的ESD设计窗口。
本公开的各种方面涉及一种ESD保护电路106，其经配置以相对于双极晶体管的串联堆叠降低突返保持电压。ESD保护电路106包括双极晶体管108、110的串联堆叠。双极晶体管108可以包括串联连接的一或多个双极晶体管。可基于电路和所受保护的装置选择晶体管的数目。举例来说，添加另外的双极晶体管可以提高提供ESD保护的电压。这可以包括提高触发电压和突返保持电压两者。
如本文所使用，双极晶体管108、110的堆叠的串联连接使得当双极晶体管接通(导通)时，在节点114、116之间分流的电流依次穿过双极晶体管中的每一者的发射极和集电极。根据本发明的实施例，ESD保护电路106包括集成二极管112。双极晶体管110与二极管112的集成式组合被配置成相对于不存在二极管112时提供降低的突返保持电压。在具体实施例中，双极晶体管110和二极管112的组合被配置成作为eSCR工作，使得当从潜在地有害的ESD事件分流电流时所述组合具有低压降。
图2示出了符合本发明的实施例的配置有eSCR组件的ESD保护电路的电路图。图2中所描绘的电路符合图1的一或多个实施例，并且具体来说，符合图1的ESD保护电路106的一或多个实施例。PNP晶体管202的基极和发射极可以连接到节点210，节点210可以是正电压节点，例如来自图1的节点114。PNP晶体管202的集电极可以连接到PNP晶体管204的基极和发射极。PNP晶体管204的集电极可以接着连接到PN二极管206的阳极。PN二极管的阴极可以接着连接到节点212，节点212可以是负节点或接地电压节点，例如来自图1的节点116。
根据各种实施例，可以串联地添加一或多个额外PNP晶体管202。举例来说，可以添加额外PNP晶体管202以便相对于电路和受保护装置的工作电压提高触发和突返保持电压。
当向节点210施加正ESD脉冲时，如果ESD脉冲超出ESD保护电路的触发电压，则ESD保护电路将把ESD电流从节点210分流到节点212。触发电压对应于ESD保护电路的电路组件中的雪崩状况。由于下部PNP 204的集电极中的冲击离子化电流的一部分到达装置的衬底并且通过对应的衬底接触离开，ESD保护电路接通。这样在衬底中形成相对于二极管的阴极的电势/电压差。当电势差足够大时，NPN区域(形成于二极管106和晶体管204的两个Ndrift区域之间)将接通。一旦接通，二极管206和PNP晶体管204的组合就形成SCR，这样得到降低的突返保持电压。应注意，二极管206使触发电压升高大约1V，这(例如)是由于NPN区域接通之前存在的正向二极管电压降。根据某些实施例，通过在二极管206与节点212之间添加串联的一或多个额外二极管，借此可以扩展触发电压。举例来说，两个PNP晶体管4个总串联二极管的堆叠可以得到30V以上的触发电压。相比于添加额外PNP晶体管，额外二极管可以占据更少的面积。然而，应认识到，使用这样的二极管可能产生更高的泄漏电流。
图3A描绘符合本发明的实施例的PNP晶体管的串联堆叠的布局图。所述布局图示出了第一和第二PNP晶体管和二极管的串联连接。布局图还示出了可以用于在eSCR处于接通状态时便于电流传导的任选的P+条的位置。所述布局描绘了多个交替的集电极和发射极条带，其显示了发射体和负极如何电连接到彼此和电连接到其它电路组件。各种实施例可以包括不同数目的这样的条带。每个PNP晶体管的发射极和集电极条带可以被对应的底环(图3A中未描绘)包围。以此方式，连接到ESD事件的来源的发射极可以位于底环内部。添加额外P+条的益处可以包括形成平整的SCR路径，因此，在ESD保护电路活动时将实现更低的电压降。因此，对于低工作电压(例如大约16V)，额外P+条能降低突返保持电压，还不牺牲总结构大小。应认识到，虽然所描绘的布局拓扑涉及到具体使用P+条，但是不同的布局拓扑将得到不同的ESD性能特性，其可以用于其它变化形式和布局方案。
图3B描绘符合本发明的实施例的来自图3A的区部302内的掺杂的放大视图。为了便于eSCR路径的电流流动，可以在第2个PNP与底环306之间插入额外P+条304，如图3(c)中所示。在某些实施例中，额外P+条通过布线层电连接到第2个PNP的发射极。根据实施例，PNP晶体管可以每个配置有发射极和基极之间的空隙。这个非邻接发射极/基极布局形式可以用于相对于邻接发射极/基极布局形式降低突返保持电压。举例来说，基极和发射极之间的空隙可以引入大N型阱电阻，其得到更小的突返保持电压。
根据一些实施例，P+区域304还可以包围PNP晶体管的基极306。P+区域304可以用作PNP晶体管的基极与衬底中的p阱之间的P阱阻挡层。这可以尤其用于防止从基极到衬底的DC崩溃。应认识到，可以从eSCR内的电流路径省略掉这个P+区域阻挡层。相对于电流路径中存在P阱阻挡层的情况，没有P阱阻挡层可以用于提供eSCR的更快响应。
图3C描绘符合本发明的实施例的通过从X到X'的虚线箭头指示的位置处的来自图3B的布局的横截面图。在正ESD事件期间，当ESD电压足够高能触发PNP时，将发生触发机构。这个机制包括依次流过串联PNP装置并流过PN二极管的ESD电流。通过标记为触发路径或仅标记为“TP.”的箭头指示通过下部PNP和二极管的路径。这条路径从发射极(E)通过ndrift区域流到集电极(C)。虽然所描绘的实施例示出了ndrift区域，但是各种实施例容许不同类型的n型阱区域。举例来说，下面的表1和相应的论述容许使用不同的掺杂浓度产生相应的n型阱区域。
集电极连接到二极管的阳极(P)。电流从阳极经过ndrift区域流到阴极(N)。根据各种实施例，第2个PNP的集电极可以使用布线层中的迹线电连接到PN二极管的阳极(P部分)。
触发机构使下部PNP的集电极中的冲击离子化电流的一部分到达衬底并且通过衬底接触离开。当P衬底(P-sub)与二极管的阴极(N)之间累积了充分的电势差时，eSCR组件将开始导通图3C中标记为eSCR路径的电流路径。
实验测试显示，符合图3的PNP-eSCR的触发机构通过第2个PNP和二极管确定。具体来说，就在突返以分流主ESD电流之后激活eSCR。这个发现受到eSCR触发之前和eSCR触发之后的相应冲击离子化和电流分布的支持。
图4示出了符合本发明的实施例的两个堆叠的PNP ESD保护电路和两个堆叠的PNP-eSCR ESD保护电路的TLP测量值的曲线图。使用100ns TLP特性执行测试。两个堆叠的PNP ESD保护电路的迹线404显示出大约30V的突返保持电压408。比较起来，两个堆叠的PNP-eSCR ESD保护电路的迹线402显示出20V以下的突返保持电压406，这符合预期的eSCR响应。触发电压410和412各自稍微超过30V，其中两个堆叠的PNP-eSCR ESD保护电路的触发电压412在两个堆叠的PNP ESD保护电路的相应触发电压410以上(～1V)。据信，这个电压差异是两个堆叠的PNP-eSCR ESD保护电路中的额外二极管的结果。
各种实施例涉及使用不同掺杂剂变化形式以调谐触发电压(Vt1)和崩溃电压(VBD)。举例来说，可以通过减少PNP晶体管的N基极部分中的掺杂分别提高触发电压和崩溃电压。表1示出了对于不同掺杂浓度的崩溃电压和触发电压的实例。
表1
本公开的某些实施例涉及使用一或多个可调参数和配置，其可能改变突返保持电压(VH)。能得到提高的突返保持电压的三个这样的参数是：移除额外的水平P+条；使两个PNP的发射极/基极邻接；以及增加从下部PNP的发射极到二极管的阴极的PN间隙。这些参数可以单独使用或者以各种组合使用。表2示出了几个这样的组合的比较。
表2
图5示出了符合本发明的实施例的具有eSCR的组件之间的不同物理间隔的两个堆叠的PNP-eSCR ESD保护电路的TLP测量值的曲线图。根据本发明的各种实施例，可以通过改变下部PNP的发射极到二极管的阴极之间的PN间隔来调整突返保持电压(VH)，其中更大间隙使得突返保持电压提高。迹线502、504和506分别对于5μm、6μm和7μm的PN间隔显示出TLP特性。相应迹线中的最后一个点表示相应电路的热限值(It2)。应认识到，提高突返保持电压可能使得热限值和相应电流(It2)略微减小。
某种程度上出人意料的是，已认识到热限值(It2)可能对于作为eSCR组件的一部分的PNP晶体管明显更高。据信，这是因为接通状态下eSCR电流传导路径引起的更高故障电流密度。因而，这个属性能用于相对于It2值改善ESD保护电路使用的面积(例如表达为It2/面积(mA/μm2))。如表3中所示，对于2个PNP晶体管的堆叠，第1个PNP晶体管的宽度的增加使得It2值相应增加。这一点不适用于第2个PNP晶体管的宽度大小的增加。
表3
根据各种实施例，可以将额外PNP晶体管添加到堆叠以便提高触发电压和突返保持电压。可以使用本文中论述的各种技术调整堆叠PNP晶体管的配置和布局以进一步优化触发电压和突返保持电压。作为一实例，三个堆叠的PNP晶体管(其中一个PNP用作PNP-eSCR)可以设计成用于这样的驱动电路：该驱动电路设计成使用30V工作电压并且具有40V或更高的故障电压。TLP表征显示，此配置可以用于实现超过30V的触发电压(例如39V)和大约35V的突返保持电压。本文中指出的可调谐的特性可以用于相对于这个具体实例调整触发电压和突返保持电压。举例来说，实验测试显示，可以结合大约37V的突返保持电压实现40V与50V之间的触发电压。还可以实现触发电压和突返保持电压的其它组合。
图6描绘符合本发明的实施例的形成eSCR组件的一部分的PNP晶体管的大小减小的PNP晶体管的串联堆叠的布局图。在图6中所示的布局中，第2个PNP晶体管的宽度已减小到100μm，这是第1个PNP晶体管的宽度(500μm)的1/5。发现图6的布局的It2值与PNP晶体管的宽度相同的布局的It2值基本上相同。因此，各种实施例尤其可以用于通过减小作为eSCR组件的一部分的PNP晶体管的宽度来改善面积效率(相对于晶体管串联堆叠中的其它PNP晶体管)。不受理论或具体制造过程的限制，相对于非eSCR堆叠PNP晶体管方案，可以使相对效率(It2/面积)改善多达60％。
具体测试结果为相应特征的相对比较(例如It2或VH的相对值)提供了根据。然而，这些测试结果未必将任何具体实施例限制成测试结果中发现的具体值。举例来说，具体晶体管布局大小、掺杂浓度和基本制造工艺可以改变在这些测试结果中发现的具体值。
图7示出了符合本发明的实施例的用于分流ESD电流的流程图。根据框702，当在连接到ESD保护电路的第一节点上接收到静电放电(ESD)脉冲时开始该流程。如本文所论述，这个节点可以是通过高电压驱动电路驱动的正节点。在一些实施例中，所述节点可以位于IC芯片上，并且可能通过例如触板、线接合和类似连接点之类的外部连接而暴露于潜在的ESD脉冲。根据框704，当第二节点上存在ESD脉冲时，它可以使触发电流流动。触发电流可以包括作为eSCR组件的一部分的双极晶体管的集电极中的冲击离子化电流。因此，触发电流可以穿过ESD保护电路内的触发路径。在本公开的各种实施例中，触发电流流过的触发路径可以穿过双极晶体管的串联堆叠中的双极晶体管的一部分到达与双极晶体管的串联堆叠串联连接的二极管。更具体来说，并且如图3C中所示，触发路径的第一部分可以穿过漂移区并且可以从特定双极晶体管的发射极流到特定双极晶体管的集电极。触发路径的第二部分可以在特定双极晶体管的集电极与二极管的阳极之间流动。这个第二部分可以包括具有低电阻值的一或多个导电迹线。
触发电流可能使衬底中相对于二极管的阴极形成电压电势。根据框706，如果电压电势不超出阈值，则ESD保护电路可以保持断开，并且触发电流可以继续通过，直到ESD脉冲耗散或电势超出阈值水平为止。如果电压电势超出阈值，则NPN区域(形成于二极管和双极晶体管的两个Ndrift区域之间)可以接通。根据框708，这样使得ESD保护电路响应于触发路径而转变成接通状态。具体来说，该转变可以包括使得eSCR组件能够通过电流路径(例如图3C中所描绘的eSCR路径)传导电流。根据实施例，eSCR组件可以包括来自双极晶体管的串联堆叠的特定双极晶体管与二极管的组合。根据框710，ESD保护电路可以接着响应于转变成接通状态而开始分流来自ESD脉冲通过双极晶体管的串联堆叠和二极管的电流。这个分流可以继续到ESD脉冲提供的电压和电流降低到ESD保护电路的相应保持值以下为止。
基于以上论述和说明，本领域的技术人员将易于认识到可以对各种实施例作出各种修改和改变，而无需严格地遵循在本文中所说明且描述的示例性实施例和应用。举例来说，设备可以包括布局图案和配置不同于附图所示的双极晶体管。此类修改不脱离本发明的各个方面的真实精神和范围，包括在权利要求书中阐述的各方面。
Claims (10)
1.一种设备，其特征在于包括：
第一电路，其被配置成提供相对于第一节点与第二节点之间施加的静电放电(ESD)脉冲的ESD保护，所述第一电路包括：
双极晶体管的串联堆叠，其被配置成响应于所述ESD脉冲而分流所述第一和第二节点之间的电流；以及
二极管，其与所述双极晶体管堆叠串联连接，并且配置成在分流所述第一和第二节点之间的电流时降低所述第一电路的突返保持电压。
2.根据权利要求1所述的设备，其特征在于所述串联堆叠的所述双极晶体管是PNP双极晶体管。
3.根据权利要求2所述的设备，其特征在于进一步包括导电迹线，所述导电迹线将所述二极管的阳极连接到来自所述串联堆叠的特定双极晶体管的集电极。
4.根据权利要求3所述的设备，其特征在于所述第一电路被配置成使用电流路径分流所述第一和第二节点之间的电流，所述电流路径绕过所述特定双极晶体管的发射极到集电极的结。
5.根据权利要求3所述的设备，其特征在于进一步包括P+掺杂条，所述P+掺杂条将所述特定双极晶体管的发射极与所述特定双极晶体管的基极物理上隔开，并且被配置成降低所述突返保持电压。
6.根据权利要求2所述的设备，其特征在于所述特定PNP双极晶体管占据的面积小于所述串联堆叠中的另一PNP双极晶体管的面积的一半。
7.一种用于静电放电(ESD)保护电路的方法，其特征在于所述方法包括：
在第一节点上接收ESD脉冲；
响应于所述ESD脉冲和所述ESD保护电路处在断开状态，使触发电流通过所述ESD保护电路内的触发路径，所述触发路径包括双极晶体管的串联堆叠和与所述双极晶体管的串联堆叠串联连接的二极管；
响应于所述触发电流，通过启用嵌入硅可控整流器(eSCR)组件而使所述ESD保护电路转变成接通状态，所述嵌入硅可控整流器组件包括来自所述双极晶体管的串联堆叠的特定双极晶体管与所述二极管的组合；以及
响应于转变成所述接通状态，通过所述双极晶体管的串联堆叠和所述二极管从所述ESD脉冲分流电流。
8.根据权利要求7所述的方法，其特征在于所述触发路径包括：
穿过n型阱区域并且从所述特定双极晶体管的发射极到所述特定双极晶体管的集电极的部分，以及
将所述特定双极晶体管的所述集电极连接到所述二极管的阳极的部分。
9.根据权利要求7所述的方法，其特征在于所述分流包括通过eSCR电流路径分流所述电流，所述eSCR电流路径穿过n型阱区域并且是从所述特定双极晶体管的发射极到阴极。
10.根据权利要求7所述的方法，其特征在于进一步包括使用包围所述双极晶体管的串联堆叠的基极的P+区域防止从所述双极晶体管的串联堆叠的基极到衬底的DC崩溃。
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