TWI532146B - 靜電放電保護裝置 - Google Patents

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TWI532146B
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盧道政
張耀文
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旺宏電子股份有限公司
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Description

靜電放電保護裝置
本發明是有關於一種靜電放電保護裝置，且特別是有關於一種可避免閂鎖效應的靜電放電保護裝置。
靜電放電(electrostatic discharge，ESD)往往是造成積體電路發生靜電過度應力(electrostatic overstress)或是永久性損毀的主要原因，因此積體電路中都會加入靜電放電保護裝置的設計，以藉此防止靜電放電的損害。然而，現有的靜電放電保護裝置往往會引發閂鎖(latch-up)效應，進而導致內部電路受到靜電放電保護裝置的影響。因此，如何設計出可避免閂鎖效應的靜電放電保護裝置，已是目前各家廠商所面臨的一大挑戰。
本發明提供一種靜電放電保護裝置，利用調整電路提供控制電壓至PNP電晶體的基極，以避免內部電路在正常操作時的閂鎖效應。
本發明的靜電放電保護裝置，包括PNP電晶體、保護電路與調整電路。PNP電晶體的射極電性連接至焊墊，且PNP電晶體的集極電性連接至接地端。保護電路電性連接在PNP電晶體的基極與接地端之間，並提供一放電路徑。其中，當焊墊出現靜電訊號時，靜電訊號透過放電路徑與PNP電晶體導通至接地端。調整電路電性連接在PNP電晶體的射極與基極之間。其中，當電源電壓被供應至焊墊時，調整電路依據電源電壓提供控制電壓至PNP電晶體的基極，以防止PNP電晶體的射極與基極是順向偏壓。
基於上述，本發明之靜電放電保護裝置在PNP電晶體的射極與基極之間設置調整電路，並透過調整電路提供一控制電壓至PNP電晶體的基極。藉此，當內部電路在正常操作時，將可防止PNP電晶體之射極與基極的順向偏壓，進而避免閂鎖效應的發生。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1為依據本發明一實施例之靜電放電保護裝置的示意圖。參照圖1，靜電放電保護裝置100包括PNP電晶體110、保護電路120與調整電路130。其中，PNP電晶體110的射極電性連接焊墊101，且PNP電晶體110的集極電性連接至接地端。保護電路120電性連接在PNP電晶體110的基極與接地端之間。調整電路130電性連接在PNP電晶體110的射極與基極之間。
更進一步來看，保護電路120包括NMOS電晶體121與NMOS電晶體122。其中，NMOS電晶體121的汲極電性連接PNP電晶體110的基極，且NMOS電晶體121的閘極接收電源電壓VDD。此外，NMOS電晶體122的汲極電性連接NMOS電晶體121的源極，NMOS電晶體122的閘極接收一接地電壓GND，且NMOS電晶體122的源極電性連接至接地端。就佈局結構來說，兩串接的NMOS電晶體121與122具有寄生的橫向NPN電晶體，因此保護電路120可以提供一放電路徑。再者，調整電路130包括電阻131。其中，電阻131的第一端電性連接PNP電晶體110的射極，且電阻131的第二端電性連接PNP電晶體110的基極。
在實際應用上，靜電放電保護裝置100可在不影響內部電路102正常操作的前提下，避免來自焊墊101的靜電訊號對內部電路102造成損害。舉例來說，當靜電放電事件發生時，來自焊墊101的靜電訊號將會促使PNP電晶體110的射極與基極為順向偏壓，亦即PNP電晶體110的射-基極接面將偏壓在順向偏壓下。藉此，一部份的靜電訊號將可透過PNP電晶體110導通至接地端，且另一部份的靜電訊號將可透過保護電路120所提供的放電路徑導通至接地端。換言之，當焊墊101出現靜電訊號時，靜電訊號可透過放電路徑與PNP電晶體110導通至接地端。
另一方面，當電源電壓VDD被供應至焊墊101時，內部電路102將正常操作。此外，保護電路120中的NMOS電晶體121將接收到電源電壓VDD，且NMOS電晶體122將接收到接地電壓GND。藉此，將可避免來自焊墊101的訊號透過保護電路120導通至接地端，進而抑制漏電流的產生。再者，調整電路130會依據電源電壓VDD提供一控制電壓至PNP電晶體110的基極，以防止PNP電晶體130的射極與基極為順向偏壓。如此一來，將可避免由靜電放電保護裝置100所引發的閂鎖效應。換言之，當內部電路102正常操作時，靜電放電保護裝置100除了可以抑制漏電流的產生，還可避免閂鎖效應的發生，進而確保內部電路102不會受到靜電放電保護裝置100的影響。
舉例來說，圖2為依據本發明一實施例之靜電放電保護裝置的佈局剖面圖。如圖2所示，P+型摻雜區241、N型井區221與P型基底210分別用以形成PNP電晶體110的射極、基極與集極。此外，PNP電晶體110的基極(亦即，N型井區221)透過N+型摻雜區234電性連接至電阻131。閘極結構252、N+型摻雜區233與N+型摻雜區232分別用以形成NMOS電晶體121的閘極、汲極與源極。此外，閘極結構251、N+型摻雜區232與N+型摻雜區231分別用以形成NMOS電晶體122的閘極、汲極與源極。
就佈局結構來看，PNP電晶體110可與內部電路102中具有N型井區的電子元件形成一寄生的矽控整流器(silicon controlled rectifier，SCR)。舉例來說，如圖2所示，一般的內部電路102大多設有保護環(guard ring)201與穩壓電容202，以防止雜訊的干擾並用以穩定電源電壓VDD。其中，保護環201是由P+型摻雜區242與243、N+型摻雜區235與236、N型井區222與223以及P型基底210所構成。穩壓電容202是由閘極結構253、N+型摻雜區237與238以及N型井區224所構成。
值得注意的是，P+型摻雜區241、N型井區221、P型基底210與N型井區224可形成一PNPN半導體結構。亦即，穩壓電容202中的N型井區224與PNP電晶體110可形成一寄生矽控整流器。其中，矽控整流器可等效成由PNP電晶體與NPN電晶體組合而成的電路結構。因此，為了說明方便起見，圖1更以PNP電晶體110與NPN電晶體140來表示所述之寄生矽控整流器的電路結構。
請同時參照圖1與圖2來看。所述寄生矽控整流器的陽極相當於PNP電晶體110的射極，且PNP電晶體110的射極(亦即，P+型摻雜區241)是配置在N型井區221內。此外，所述寄生矽控整流器的陰極是由穩壓電容202的N型井區224所構成，且穩壓電容202的N型井區224是電性連接至接地端。值得注意的是，當所述寄生矽控整流器中的N型井區221，亦即PNP電晶體110的基極，是處在浮接(floating)的狀態時，來自焊墊101的雜訊會很容易觸發所述寄生矽控整流器，進而導致閂鎖路徑203的形成並引發閂鎖效應。
因此，為了避免上述情況，當內部電路102正常操作時，調整電路130提供一控制電壓至PNP電晶體110的基極，以將所述寄生矽控整流器中的N型井區221偏壓在控制電壓下。例如，調整電路130可透過電阻131傳送電源電壓VDD。換言之，調整電路130可提供由電源電壓VDD所構成的控制電壓至PNP電晶體110的基極，以關閉PNP電晶體110。藉此，將可阻斷閂鎖路徑203的形成，進而避免閂鎖效應的產生。換言之，靜電放電保護裝置100可透過調整電路130來避免內部電路102在正常操作時的閂鎖效應。
另一方面，當靜電放電事件發生時，靜電訊號將會引發NMOS電晶體121之汲極(亦即，N+型摻雜區233)的累增崩潰(avalanche breakdown)，進而導通NMOS電晶體121與122。藉此，靜電訊號將可透過電阻131與NMOS電晶體121與122導通至接地端。再者，電阻131會產生介在PNP電晶體110之射極與基極之間的一電壓差。當所述電壓差足夠大時，將導通PNP電晶體110的射-基極接面，進而促使PNP電晶體110的導通。藉此，靜電訊號更可透過PNP電晶體110導通至接地端。
請繼續參照圖1。靜電放電保護裝置100更包括二極體150與電阻160。其中，二極體150的陰極電性連接焊墊101，且二極體150的陽極電性連接至接地端。電阻160的第一端電性連接焊墊101，且電阻160的第二端電性連接至內部電路102。藉此，將可透過二極體150與電阻160來更進一步地提升靜電放電保護裝置100的防護能力。此外，雖然圖1實施例列舉了保護電路120與調整電路130的實施型態，但其並非用以限定本發明。
舉例來說，保護電路120可由一NMOS電晶體所構成。其中，所述NMOS電晶體的汲極電性連接PNP電晶體110的基極，且所述NMOS電晶體的閘極與源極電性連接至接地端。
圖3為依據本發明另一實施例之靜電放電保護裝置的示意圖。其中，圖3所列舉的靜電放電保護裝置300與圖1所列舉的靜電放電保護裝置100相似，且圖3使用與圖1相同的元件符號來表示相同或相似的元件。此外，圖3與圖1實施例主要不同之處在於，圖3中的保護電路320包括兩串接的PMOS電晶體321與322，且圖3中的調整電路330包括開關340與控制單元350。
就保護電路320而言，PMOS電晶體321的源極電性連接PNP電晶體110的基極，且PMOS電晶體321的閘極接收一隔離電壓VIO。PMOS電晶體322的源極電性連接PMOS電晶體321的汲極，PMOS電晶體322的閘極接收電源電壓VDD，且PMOS電晶體322的汲極電性連接至接地端。藉此，兩串接的PMOS電晶體321與322具有寄生的橫向PNP電晶體，進而致使保護電路320可提供用以導引靜電訊號的放電路徑。此外，當電源電壓VDD被供應至焊墊101時，PMOS電晶體321將可接收到隔離電壓VIO，且PMOS電晶體322將可接收到電源電壓VDD。藉此，將可避免來自焊墊101的訊號透過保護電路320導通至接地端，進而抑制漏電流的產生。
就調整電路330而言，開關340電性連接在PNP電晶體110的射極與基極之間，且開關340受控於控制單元350。舉例來說，當電源電壓VDD被供應至焊墊101時，控制單元350會依據電源電壓VDD來導通開關340，進而致使電源電壓VDD透過開關340傳送至PNP電晶體110的基極。換言之，當內部電路102正常操作時，調整電路330可提供由電源電壓VDD所構成的控制電壓至PNP電晶體110的基極。藉此，將可阻斷如圖2所示之閂鎖路徑203的形成，進而避免閂鎖效應的產生。
另一方面，當靜電放電事件發生時，控制單元350會依據來自焊墊101的靜電訊號而不導通開關340。藉此，靜電訊號將會促使PNP電晶體110的射極與基極偏壓在順向偏壓下。如此一來，一部份的靜電訊號將可透過PNP電晶體110導通至接地端，且另一部份的靜電訊號將可透過保護電路320所提供的放電路徑導通至接地端。
更進一步來看，開關340包括PMOS電晶體341，且控制單元350包括齊納二極體351、電阻352、PMOS電晶體353與354以及NMOS電晶體355~357。其中，PMOS電晶體341的源極電性連接PNP電晶體310的射極，PMOS電晶體341的閘極電性連接控制單元330，且PMOS電晶體341的汲極電性連接至PNP電晶體310的基極。
齊納二極體351的陰極電性連接PMOS電晶體341的源極。電阻352的第一端電性連接齊納二極體351的陽極，且電阻352的第二端電性連接至接地端。PMOS電晶體353的源極電性連接PMOS電晶體341的源極，且PMOS電晶體353的閘極電性連接電阻352的第一端。NMOS電晶體355的汲極電性連接PMOS電晶體353的汲極，NMOS電晶體355的閘極電性連接PMOS電晶體353的閘極，且NMOS電晶體355的源極電性連接至接地端。
PMOS電晶體354的源極電性連接PMOS電晶體341的源極，PMOS電晶體354的閘極電性連接PMOS電晶體353的汲極，且PMOS電晶體354的汲極電性連接PMOS電晶體341的閘極。NMOS電晶體356的汲極電性連接PMOS電晶體354的汲極，NMOS電晶體356的閘極電性連接PMOS電晶體354的閘極，且NMOS電晶體356的源極電性連接至接地端。NMOS電晶體357的汲極電性連接NMOS電晶體356的閘極，NMOS電晶體357的閘極電性連接NMOS電晶體356的汲極，且NMOS電晶體357的源極電性連接至接地端。
在操作上，PMOS電晶體353與NMOS電晶體355用以構成第一反相器，且PMOS電晶體354與NMOS電晶體356用以構成第二反相器。此外，齊納二極體351的崩潰電壓大於電源電壓VDD。藉此，當電源電壓VDD被供應至焊墊101時，齊納二極體351將無法導通。此時，電阻352將提供低準位訊號，且所述低準位訊號會透過第一反相器與第二反相器進行兩次的反相處理。藉此，PMOS電晶體341將可接收到低準位訊號，進而被切換至導通的狀態。
另一方面，當靜電放電事件發生時，來自焊墊101的靜電訊號將導通齊納二極體351，進而致使齊納二極體351提供高準位訊號，且所述高準位訊號會透過第一反相器與第二反相器進行兩次的反相處理。藉此，PMOS電晶體341將可接收到高準位訊號，進而被切換至不導通的狀態。此外，NMOS電晶體357會依據高準位訊號而導通，進而將PMOS電晶體354閂鎖在導通的狀態下。藉此，將可確保PMOS電晶體341可以接收到高準位訊號。
值得一提的是，在其它實施例中也可利用電晶體的型態來實現圖3之齊納二極體351的功能。舉例來說，圖4為依據本發明又一實施例之靜電放電保護裝置的示意圖。如圖4所示，具有二極體連接組態的PMOS電晶體410可用以取代圖3中的齊納二極體351。具體而言，PMOS電晶體410的汲極與閘極電性連接至PMOS電晶體341的源極，且PMOS電晶體410的源極電性連接至電阻352的第一端。至於圖4實施例之其它元件的連接架構與運作方式已包含在圖3實施例中，故在此不予贅述。
綜上所述，本發明之靜電放電保護裝置在PNP電晶體的射極與基極之間設置調整電路，並透過調整電路提供一控制電壓至PNP電晶體的基極。藉此，當內部電路在正常操作時，將可防止PNP電晶體之射極與基極的順向偏壓，進而避免閂鎖效應的發生。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、300‧‧‧靜電放電保護裝置
110‧‧‧PNP電晶體
120、320‧‧‧保護電路
130、330‧‧‧調整電路
121、122、355~357‧‧‧NMOS電晶體
131、160‧‧‧電阻
140‧‧‧NPN電晶體
150‧‧‧二極體
101‧‧‧焊墊
102‧‧‧內部電路
VDD‧‧‧電源電壓
GND‧‧‧接地電壓
201‧‧‧保護環
202‧‧‧穩壓電容
203‧‧‧閂鎖路徑
210‧‧‧P型基底
221~224‧‧‧N型井區
231~238‧‧‧N+型摻雜區
241~243‧‧‧P+型摻雜區
251~253‧‧‧閘極結構
340‧‧‧開關
350‧‧‧控制單元
321、322、341、353、354、410‧‧‧PMOS電晶體
351‧‧‧齊納二極體
352‧‧‧電阻
VIO‧‧‧隔離電壓
圖1為依據本發明一實施例之靜電放電保護裝置的示意圖。 圖2為依據本發明一實施例之靜電放電保護裝置的佈局剖面圖。 圖3為依據本發明另一實施例之靜電放電保護裝置的示意圖。 圖4為依據本發明又一實施例之靜電放電保護裝置的示意圖。
100‧‧‧靜電放電保護裝置
110‧‧‧PNP電晶體
120‧‧‧保護電路
130‧‧‧調整電路
121、122‧‧‧NMOS電晶體
131、160‧‧‧電阻
140‧‧‧NPN電晶體
150‧‧‧二極體
101‧‧‧焊墊
102‧‧‧內部電路
VDD‧‧‧電源電壓
GND‧‧‧接地電壓

Claims (8)

  1. 一種靜電放電保護裝置，包括：一PNP電晶體，該PNP電晶體的射極電性連接一焊墊，該PNP電晶體的集極電性連接至一接地端；一保護電路，電性連接在該PNP電晶體的基極與該接地端之間，並提供一放電路徑，其中當該焊墊出現一靜電訊號時，該靜電訊號透過該放電路徑與該PNP電晶體導通至該接地端；以及一調整電路，電性連接在該PNP電晶體的射極與基極之間，其中當一電源電壓被供應至該焊墊時，該調整電路依據該電源電壓提供一控制電壓至該PNP電晶體的基極，以防止該PNP電晶體的射極與基極為順向偏壓，其中該調整電路包括：一開關，電性連接在該PNP電晶體的射極與基極之間；以及一控制單元，依據該電源電壓導通該開關，並依據該靜電訊號不導通該開關。
  2. 如申請專利範圍第1項所述的靜電放電保護裝置，其中該調整電路包括一電阻，且該電阻的第一端電性連接該PNP電晶體的射極，該電阻的第二端電性連接該PNP電晶體的基極。
  3. 如申請專利範圍第1項所述的靜電放電保護裝置，其中該開關包括一第一PMOS電晶體，該第一PMOS電晶體的源極電性連接該PNP電晶體的射極，該第一PMOS電晶體的閘極電性連接該控制單元，該第一PMOS電晶體的汲極電性連接至該PNP電晶 體的基極。
  4. 如申請專利範圍第3項所述的靜電放電保護裝置，其中該控制單元包括：一齊納二極體，其陰極電性連接該第一PMOS電晶體的源極；一電阻，其第一端電性連接該齊納二極體的陽極，該電阻的第二端電性連接至該接地端；一第二PMOS電晶體，其源極電性連接該第一PMOS電晶體的源極，該第二PMOS電晶體的閘極電性連接該電阻的第一端；一第一NMOS電晶體，其汲極電性連接該第二PMOS電晶體的汲極，該第一NMOS電晶體的閘極電性連接該第二PMOS電晶體的閘極，該第一NMOS電晶體的源極電性連接至該接地端；一第三PMOS電晶體，其源極電性連接該第一PMOS電晶體的源極，該第三PMOS電晶體的閘極電性連接該第二PMOS電晶體的汲極，該第三PMOS電晶體的汲極電性連接該第一PMOS電晶體的閘極；一第二NMOS電晶體，其汲極電性連接該第三PMOS電晶體的汲極，該第二NMOS電晶體的閘極電性連接該第三PMOS電晶體的閘極，該第二NMOS電晶體的源極電性連接該接地端；以及一第三NMOS電晶體，其汲極電性連接該第二NMOS電晶體的閘極，該第三NMOS電晶體的閘極電性連接該第二NMOS電晶體的汲極，該第三NMOS電晶體的源極電性連接至該接地端。
  5. 如申請專利範圍第1項所述的靜電放電保護裝置，其中該 保護電路包括：一第一PMOS電晶體，其中該第一PMOS電晶體的源極電性連接該PNP電晶體的基極，該第一PMOS電晶體的閘極接收一隔離電壓；以及一第二PMOS電晶體，其中該第二PMOS電晶體的源極電性連接該第一PMOS電晶體的汲極，該第二PMOS電晶體的閘極接收該電源電壓，該第二PMOS電晶體的汲極電性連接至該接地端。
  6. 如申請專利範圍第1項所述的靜電放電保護裝置，更包括一二極體，且該二極體的陰極電性連接該焊墊，該二極體的陽極電性連接至該接地端。
  7. 如申請專利範圍第1項所述的靜電放電保護裝置，更包括一電阻，且該電阻的第一端電性連接該焊墊，該電阻的第二端電性連接一內部電路。
  8. 一種靜電放電保護裝置，包括：一PNP電晶體，該PNP電晶體的射極電性連接一焊墊，該PNP電晶體的集極電性連接至一接地端；一保護電路，電性連接在該PNP電晶體的基極與該接地端之間，並提供一放電路徑，其中當該焊墊出現一靜電訊號時，該靜電訊號透過該放電路徑與該PNP電晶體導通至該接地端；以及一調整電路，電性連接在該PNP電晶體的射極與基極之間，其中當一電源電壓被供應至該焊墊時，該調整電路依據該電源電壓提供一控制電壓至該PNP電晶體的基極，以防止該PNP電晶體 的射極與基極為順向偏壓，其中，該保護電路包括：一第一NMOS電晶體，其中該第一NMOS電晶體的汲極電性連接該PNP電晶體的基極，該第一NMOS電晶體的閘極接收該電源電壓；以及一第二NMOS電晶體，其中該第二NMOS電晶體的汲極電性連接該第一NMOS電晶體的源極，該第二NMOS電晶體的閘極接收一接地電壓，該第二NMOS電晶體的源極電性連接至該接地端。
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