JP4942278B2 - Esd−センシティブ回路のためマルチ・フィンガ電流バラスティングesd保護回路及びインタリーブ配置されたバラスティング - Google Patents
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- 239000000758 substrate Substances 0.000 claims description 44
- 229910052751 metal Inorganic materials 0.000 claims description 34
- 239000002184 metal Substances 0.000 claims description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 31
- 229920005591 polysilicon Polymers 0.000 claims description 31
- 239000004065 semiconductor Substances 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 10
- 230000005669 field effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 36
- 238000000034 method Methods 0.000 description 25
- 230000003071 parasitic effect Effects 0.000 description 16
- 230000008878 coupling Effects 0.000 description 14
- 238000010168 coupling process Methods 0.000 description 14
- 238000005859 coupling reaction Methods 0.000 description 14
- 206010044654 Trigger finger Diseases 0.000 description 13
- 238000005516 engineering process Methods 0.000 description 12
- 229910021332 silicide Inorganic materials 0.000 description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 9
- 238000013461 design Methods 0.000 description 8
- 230000001960 triggered effect Effects 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 6
- 230000002829 reductive effect Effects 0.000 description 6
- 238000012546 transfer Methods 0.000 description 6
- 238000013459 approach Methods 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000007246 mechanism Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000036961 partial effect Effects 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 238000005513 bias potential Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000001808 coupling effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 210000001331 nose Anatomy 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000012886 linear function Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000009827 uniform distribution Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
- H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
- H01L27/0281—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements field effect transistors in a "Darlington-like" configuration
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の背景】
本発明は静電破壊(ESD)保護に関し、より詳細には、ESD現象の間、集積回路で電圧ストレスを低下するためのESD保護回路に関する。
【0002】
回路及び他のデバイスの種々の型は、静電破壊(ESD)からのダメージに弱い。例えば、ユーザーが、摩擦又は静電誘導により静電的に帯電し、それから集積回路のピンを通して放電するときESDは起こる。集積回路(IC)特にMOS(金属酸化物半導体)トランジスタの形成される特にICは、このようなESDダメージに弱い。ESDは、不注意に入力/出力(I/O)又はICのパワー・ピン又は他パッドに加えられ、それは、センシティブな半導体接合部、誘電体、相互接続又はICの他のサブ素子にダメージを与えるだろう。
【0003】
種々の保護方法が、回路をESDから保護するために開発された。ESD保護の主な目標は、低電圧でこのような現象を扱うために設計された特殊な回路パスを通して、ESDにより発生した電流を、脆い回路から、そらすことである。従って、ESD現象によって引き起こされる高電圧及び電流は、集積回路(IC)の主な回路から離れるようにそらされる。このようなESD回路又は構造(ESD保護回路又はクランプと時々言及される)は、例えば、2つの入力ピン又はパッド(I/Oパッド及びグラウンド等)にわたって平行、従って、また、2つのパッドに結合されたセンシティブ回路にわたって平行に置かれる。理想的には、このようなESD保護は、回路の通常操作に対して目だたず、又は「目に見えず」、その存在がスローダウンせず、又はさもなければ、ESD現象が起こっていない残っているIC回路の操作にマイナスに衝撃を与えないようになっている。
【0004】
2つの一般に使用されるESD保護構造は、SCR(シリコン又は半導体制御清流器)及びnpnバイポーラトランジスタである。構造の両方の型は、特定のトリガー電圧(又は電流)が到達したとき、低電圧、低抵抗状態(保持又はクランプ電圧として知られている)を示す。通常、トリガー電圧は、保持電圧より高い。特に、別途設計されない限り、SCRは通常最も低い保持電圧を有する。
【0005】
米国特許番号第4,400,711、4,405,933、4,631,567及び4,692,781号記載のようなSCRが、ICを保護するために、寄生的及び故意に使用された。これらのSCR保護構造の主要な利点は、それらの高エネルギー−吸収能力である。同じように、米国特許第5,519,242号に記載された構造及び技術等の、保護構造の種々のフォームが、npnスナップバック現象のまわりでつくられた。これ及び同様の構造は、全てのNMOSトランジスタに存在している寄生的なnpnバイポーラ接合トランジスタ(BJT)を利用する。これらのアプローチの多くは、ゲート接地NMOS(ggNMOS)の変形として次に知られている。
【0006】
種々の問題が、通常のESD保護方法に伴う。例えば、大きいESD保護デバイス幅が、大きなESD現象から保護するために使用されるだろう。集積回路設計で、大きいデバイス幅は、マルチ・フィンガ・レイアウトを使用することによって達成される。ESDストレスの下のマルチ・フィンガ・デバイスに関する主な懸念は、フィンガの非均一トリガーの可能性である。図1の曲線102及び103は、一個の寄生的なBJTの動作を示す。BJTをわたる電圧がVt1を超えるとき、BJTは、電流を導くためにスナップバック・モードで作動し、従って、保護回路を横切る電圧を低下する。図1で曲線102及び103で示すように、マルチ・フィンガ構造の一様なターンオンを確実にするために、不良(Vt2)の電圧値は、寄生的なBJTトランジスタのトリガー電圧Vt1、すなわちスナップバックの開始の電圧を超えなければならない。これは、第1伝導フィンガがVt2に到達する前に、第2平行フィンガがVt1近辺でトリガーすることを確実にする。従って、隣接のフィンガも低い抵抗ESD伝導状態(すなわちスナップバック)へ切り換えられるまで、初めにトリガーされる第1伝導フィンガへのダメージは回避されることができる。状態Vt1<Vt2も達成するために、トリガー電圧が低減され、又は第2降伏電圧が増加しなければならない。
【0007】
NMOSトランジスタの一様な伝導状態Vt1<Vt2を達成する共通の方法は、ゲート結合及び基板トリガリングであり、図1の曲線104及び105で示す。ゲート結合は、C.Duvvury他の「効率的な出力ESD保護のためのNMOSの動的なゲート結合」(IRPS 1992(IEEEカタログ番号92CH3084−1)pp.141−150)というタイトルの論文で記述されている。これらの技術は、一般的にMOSトランジスタのドレイン及びゲートの間で結合されるキャパシタを使用する。ESD現象から生じる一部の電流が、一時的にMOSデバイスに固有である寄生的バイポーラ接合トランジスタ(BJT)にバイアスをかけるためにキャパシタを通して伝えられる。
【0008】
ESD現象の間、BJTのNMOSゲート及び/又はベースに一時的にバイアスをかけることによって、Vt2の下に本質的に位置するスナップバック保持電圧Vhの方へ向かって、ESDトリガー電圧Vt1をVt1’に減少させる。過渡的バイアスは、全ての平行したフィンガが、完全にESD電流を伝導することを引き起こすために十分な時間間隔に対して存在するようにデザインされている。ゲート結合及び/又は基板トリガーは、曲線102及び103から、曲線104及び103まで、一般にNMOS高電流特性を変える。更に、これらの技術も、ESD保護には不適当だろう曲線102及び105によって表示される特性を有するNMOSトランジスタが、曲線104及び105によって表示されるより妥当な特性を有するように改良されることを可能にする。
【0009】
特にラジオ周波数(RF)用途に関する、これらの方法の一般的な欠点は、特に、I/Oパッドで導入される比較的大きい追加のキャパシタンスである。他の欠点は、一般的に多くの異なる時間記号を有するESD現象を扱うようにできている動的バイアス回路の設計複雑さである。
【0010】
Vt2を増加させる1つの方法は、バラスティング抵抗を加えることである。それは例えば、図4Aで示すように、シリサイド・ブロッキングに関連して離隔されているゲートへのドレイン・コンタクトの増加することである。しかし、製造している半導体でのローカル・シリサイド・ブロッキングのための追加のプロセスステップは、高価で且つ歩留り損失として知られる。バラスティング抵抗は市販されていないので、完全にシリサイド化した複数のフィンガNMOSデバイス(図4B及び4D)はESD電流に影響されやすい。ドレイン及びソース領域での完全にシリサイド化した領域(図4C)の導入は、ESDデバイス性能の実際の改善の証拠なしで、非常に大きいデバイスディメンジョンに導く。再び、追加のキャパシタンスは、増加するドレイン・エリアによって接合容量の形で加えられる。
【0011】
バラスト抵抗を加える一般的な欠点は、高電流伝導の下の増加する保持電圧である。これは、より高い消費電力、従って本質的に低いESD性能を導く。これも、保護デバイスにわたる、従って保護された回路ノードもわたるより高い電圧ビルドアップを導く。バラスト抵抗を加える一般的な他の欠点は、NMOS駆動電流の減少及び正常運転条件のための速度である。
【0012】
ESD保護回路又はクランプが、動的バイアスを使用することなく、既知のマルチ・フィンガ性能を有することが、従って望ましく、実現において、追加のキャパシタンスも又は追加のバラスト抵抗を加えない。更に、構造幅の線形機能として変化するESD性能を有することは望ましい。
【0013】
【発明の概要】
本発明は、入力フィンガを画成する少なくとも2つの第1抵抗チャネルを有するマルチ・フィンガESD保護回路で具体化される。各々がドレイン、ソース及びゲート端子を有する第1及び第2電界効果トランジスタ(FET)が含まれる。第1及び第2FETの各々は、第1及び第2回路ターミナルの間で、それぞれの寄生的バイポーラ接合トランジスタ(BJT)を画成する。BJTのベースは、FETのチャネル領域に対応する。第1及び第2FETのドレイン(コレクター)ターミナルは、少なくとも2つの入力フィンガの1つに対応したものに接続される。
【0014】
第1FETのゲート端子は、第2FETのゲート端子に接続される。
【0015】
本発明の1つの見地で、第1FETのゲート端子は、第1FETのチャネル及び第2FETのチャネルに結合される。
【0016】
本発明の他の見地で、複数のフィンガESD保護回路は、少なくとも2つのFETのソース(エミッタ)ターミナルの対応しているものとリファレンス電位のソースとの間で接続される少なくとも2つの第2抵抗チャネルを更に含む。本発明の更なる見地で、マルチ・フィンガESD保護が提供される。複数のフィンガ回路は、それぞれの入力フィンガを画成する複数の第1抵抗チャネルを有する。それぞれの複数の電界効果トランジスタ(FET)は、各々ドレイン、ソース及びゲート端子を有する、第1、第2及び最後のFETを含み、複数のFETのドレイン・ターミナルは、複数の入力フィンガのそれぞれのものに接続される。複数のFETの各々は、第1及び第2回路ターミナルの間で、それぞれの寄生的バイポーラ接合トランジスタを画成する。第2FETのゲート端子は第1FETのソース・ターミナルに接続され、第1FETのゲート端子は最後のFETのソース・ターミナルに接続される。それぞれの複数の第2抵抗チャネルは、複数のFETのソース・ターミナルの対応している1つとリファレンス電位のソースとの間で接続される。
【0017】
発明の別の見地から述べると、複数のフィンガESD保護回路は、提供され、そこで、各々のFETはチャネル領域を有し、それは、寄生的バイポーラトランジスタのベース電極に対応し、及び、第2FETのチャネル領域は、第1FETのソース・ターミナルに結合される。
【0018】
本発明の更なる他の見地で、FETは、寄生的バイポーラトランジスタのベース電極に対応するチャネル領域を有し、第2FETのゲート端子は、第2FETのチャネル領域及び第1FETのソース・ターミナルに接続される。
【0019】
他の更なる実施形態で、ゲート・バイアス回路が提供され、バイアス回路は、操作可能に複数の並列接続されたFETにリンクされ、同時に複数のFETにバイアスをかけ、ESD現象の間の複数のFETの中の、第1及び第2回路ターミナルの間で一様に電流フローを分配する。
【0020】
本発明の別の見地から述べると、バイアス回路は、ゲート、ソース及びドレインを含む更なるFETを含み、電極は、ソース電極が第1回路ターミナルに結合され、ドレイン電極が複数の並列接続されたFETの相互接続したゲート電極に結合されるように構成されている。回路は、複数のトリガーFETを更に含み、その各々は、ソース電極が第2回路ターミナルに結合され、ドレイン電極は、更なるFETのゲート電極に結合され、ゲート電極は、複数の平行した接続されたFETのそれぞれの1つのソース電極に結合されて構成される。
【0021】
更に別の実施形態で、ダイオードゲート結合回路が、ESD現象を放出するために提供される。ダイオードは、アノードがFETの1つのソース・ターミナルに接続され、カソードは、並列接続されたFETの、第1及び少なくとも第2FETゲート電極に接続される。
【0022】
更に他の実施形態で、トリガー回路は、ESD現象を検出して及び検出信号を作り出すために使用される。転送回路は、バイアス信号を作り出すためのトリガー回路の検出信号に反応する。
【0023】
更なる実施形態で、複数のフィンガESD保護回路は、単一の複数平行バラスティング・レジスタの一個複数を含んで提供される。複数のバラスティング・レジスタの各々は、第1回路ターミナルに結合した第1ターミナル、及び複数のFETのそれぞれのドレイン電極に結合した第2ターミナルを有する。複数のFETのソース・ターミナルは、第2回路ターミナルに接続される。
【0024】
これら及び他の本発明の特徴、見地及び利点は、以下の説明、添付の請求項及び添付の中で図面からより完全に明らかになる。
【0025】
【好ましい実施形態の説明】
本発明は、マルチ・フィンガ・ターンオン(MFT)ESD保護デバイスで具体化される。そこでは、第1トランジスタがESD現象によりターンオンされたあと、残っているトランジスタは、第1トランジスタに対するターンオン電圧より低い電圧で、ターンオンするようにバイアスをかけられる。
【0026】
本発明は、相補的金属酸化半導体(CMOS)集積回路のためのESD保護デバイスに関して説明されるが、それがCMOS−ベースのIC以外の技術にも適用できるだろうことが予想される。例えば、本発明は、また、NMOS−ベースIC又は純粋な二極式ベースのICを保護するために使用されるだろう。それは、また、認識されるように、SCR−ベースの保護回路のためのトリガー回路として使用されるだろう。
【0027】
MOS半導体プロセスで、シリコン・バラスティング抵抗が、等しい電流広がり及び一様なマルチ・フィンガESD性能(すなわち複数のMOSFET M)を確実にするために導入されるだろう。若干の回路で、更なるトリガー回路が、マルチ・フィンガ・トリガー及びESD性能を高めるために導入される。本発明の例示的な実施形態で、トリガー回路は、マルチ・フィンガMOS回路を一様にトリガーするように使用されない。実施形態で、少なくとも、1つのトランジスタ・フィンガが自然にトリガーにできるようにされる。ここで、部分的に伝導している状態から、第1フィンガがトリガーされたあと、バイアス信号が、不伝導性トランジスタ・フィンガをオンにするために得られる。
【0028】
本発明の全ての技術は、図1Aで示されるVt1と、Vt2又はV’t2の関係のために要求される特性状態なしで図1Aで示される複数のフィンガ一様な性能状態V’t1<V’t2<Vt2を果たす。
【0029】
かくして、ゲート/基板がターンオンに駆動され電流バランスの具体化が、ここで提供され、マルチ・フィンガ半導体デバイスの一様なターンオンを支持する。複数のフィンガー・ターンオン・レイアウトの実現は、既知のデバイスと比較してかなり低下された「オン抵抗」ができるようにする。いかなるマルチ・フィンガ・トランジスタ・デバイスにも加えることのできるソース−ゲート・バイアッシング技術が導入される。この後、本発明はマルチ・フィンガNMOSトランジスタのアドレス指定を行う。
【0030】
次に図5に言及すると、抵抗材料の小さいスライスが、レイアウト実施形態500で示される。単一トランジスタ・フィンガの例示的な実施形態で、全般的に502で示すスライスは、金属、金属相互接続、ポリシリコン又はシリサイド化したポリシリコン又はそれらの金属相互接続又はシリコン−金属相互接続で形成される。あるいは、半導体基板での抵抗チャネルから、それらは形成されるだろう。安定抵抗器504は、また、ソース550をコネクタ552に接続するために形成されるだろう。それは、例えば、リファレンス電位(例えばグラウンド)のソースに接続されるだろう。図5はバラスト抵抗がトランジスタのソース及びドレインに結合したことを示すが、バラスティング・レジスタがソースだけ、又はドレインだけに接続されるだろうことは、予想される。
【0031】
図6Aは、単一トランジスタ・フィンガ設計の例示的な実施形態の平面図で、全般的にVMで示される(垂直に曲折した)金属のストリップ、ポリシリコン、及び、金属の間、金属とシリコンとの間並びにポリシリコンと金属との間の相互接続を使用する。本実施形態において、各々のストリップ502及び504は、例えばこれもプロセスの部分であるコンタクト・バイアを有する集積回路プロセスで異なるレベルで形成されるポリシリコン及び金属ストリップを接合することによって形成される。バラスティング・レジスタ502及び504は、ポリシリコン、バイア、コンタクト及び金属の直列結合によって形成される。各々のバラスティング・レジスタのコンポーネントを絶縁する同じ機構によって、バラスティング・レジスタ502及び504は絶縁される。デバイスのドレイン側面上の、垂直に曲折した非交差ストリップ502は、接続ターミナル4によってシリサイド化したドレイン領域530に結合される。垂直に曲折した非交差ストリップ502は、スペーシング72によって分離される。デバイスのソース側面の上の、垂直に曲折した非交差ストリップ504は、接続ターミナル8でシリサイド化ソース領域550に結合される。ストリップ504は、非交差であるように構成されて及びスペーシング76によって分離される。
【0032】
図6Bは、本発明に従った単一トランジスタ・フィンガ設計の例示的な実施形態による1つの垂直に曲折したストリップ502の横断面図である。この曲折したストリップは、ESDデバイスのドレイン領域530に、共通端子520を接続する。外部コネクタ520でスタートすると、ストリップ502は、ポリシリコン78のセグメントまで下がり、コネクタ(又は相互接続)41を含み、他のコネクタ41まで上がり、金属層50、バイア81、第2金属層83のセグメント、第2バイア84、及び第3金属層82のセグメントに行く。第3金属層82のセグメントは、バイアの直列結合を通して、ポリシリコン層78の他のセグメント、第2金属層のセグメント、他のバイア、第1金属層及びコネクタのセグメントに接続される。ポリシリコンのこの第2セグメントは、コネクタを通して第3金属層82の第2セグメント、第1金属層のセグメント、バイア、第2金属層及び他のバイアのセグメントに接続される。最終的に、この例示的な実施形態で、第3金属層82の第2セグメントは、バイア84の直列結合を通して、ESDデバイスのドレイン領域530、第2金属層83のセグメント、他のバイア81、第1金属層50及びコネクタ4のセグメントに接続される。
【0033】
本発明の例示的な実施形態で、第1、第2及び第3金属層はアルミニウム又は銅膜であり、バイア及び接続ターミナルはタングステン又は銅プラグであるだろう。これらの直列結合は、バラスティング・レジスタ502を形成する。例示的な実施形態で、相互接続の各々は、かなりの抵抗(例えば5〜10Ωの先端の深いサブミクロン技術)をバラスティング・レジスタ502に加える。他の層の各々も、抵抗を加え、一般的に、金属層の抵抗は、ポリシリコン層78、コネクタ41及びバイア81及び84の合成抵抗と比較して無視してよい。
【0034】
層の数及び曲折の数は、例示的なだけである。満足なバラスティング・レジスタが、より多くであるかより少しの層及び/又はより多くであるかより少しの曲折を使用して製造されるだろうことが予想される。
【0035】
金属層より高い抵抗(30〜50倍)を有する相互接続及びポリシリコン層によって、実際の抵抗値が主に達成される。金属層及びバイアの数は、比較的コンパクトなレイアウトをできるようにしている発展されたプロセスで、むしろ高くなることができる。
【0036】
図6Cは、マルチ・フィンガESDデバイスの単一トランジスタ・フィンガの例示的な実施形態の平面図である。それは、バラスト抵抗502’及び504’を形成するために主にポリシリコン・ストリップ及び相互接続を使用する。この例示的な実施形態で、平行ポリシリコン・ストリップ502’が、絶縁酸化物層(図示せず)の頂部上で形成され、ドレイン領域530とソース領域550との間で形成されるそれぞれの平行FETに第1回路ターミナル520を接続する。同様に、ソース・バラスティング・レジスタ504’は、ソース領域550及び第2回路ターミナル552の上のそれぞれのチャネルの間でポリシリコンの平行ストリップを堆積させることによって形成される。平行ストリップは、シリサイドで完全におおわれているだろう。図6Cで、ゲート540の接続は示されない。図6A及び6Cで示される方法のどちらも主題発明の用途に好適な単一トランジスタ・フィンガを形成するために使用されるだろう。一方、図6Cで示される方法は、図6Aで示される方法を使用して単純なトランジスタが作り出したものよりコンパクト及びより多くのIC集積化互換マルチ・フィンガ・デバイス作り出すだろう。図5及び6A〜6Cにおいて示されるESDデバイスは、ドレイン抵抗502及びソース・レジスタ504を含むが、これらのレジスタのどちらも排除されるだろうことが、予想される。
【0037】
図7は、本発明に従ったマルチ・フィンガNMOS構造700の回路図を表す。フィンガF1〜Fnは、本発明に従って、トランジスタ・レイアウトの動作を図で示すために使用される単一トランジスタ・フィンガ構造の例示である。抵抗バラスティング素子RSi、RDiは、先に述べたように、又は熟練した人に周知のように形成される。抵抗バラスティング素子Rdn〜Rd1は、MOSFETのドレインDiのM1〜Mnと直列に接続される。抵抗バラスティング素子Rs1〜Rsnは、MOSFETのM1〜MnのソースS1〜Snと直列に接続されたリファレンス電位(例えばVss又はグラウンド)のソースに接続される。
【0038】
動作中、ここで説明されるように、均一効果は、第1と第2回路ターミナルと間の正のESDバイアッシングで、ESD現象の間、ソース−ゲート・バイアッシングによって全てのフィンガをオンにすることによって実現される。負のバイアスに対して、一般的に、ダイオード(それはマルチ・フィンガ特性の問題を提起しない)がオンにされる。従って、ESDバイアッシングの極性は、更にアドレス指定が行われない。1つのフィンガ(例えばF2)がESD現象の間、トリガーされるとすぐに、大部分の初期ESD電流はソース・バラスティング抵抗RS2の中を流れる。RS2をわたる結果としての電圧降下は(すなわち内部ソース・ノードS2での正のポテンシャル)評価されることができる。隣接のNMOSフィンガF3のゲートG3に、ノードS2を接続させることによって、MOS動作は、このデバイス部分(VG3=VS2)において始められる。隣接のデバイスのこのバイアッシングは、ここでゲート結合効果として呼ぶ。ゲート結合効果は、NMOSフィンガF3内のVt1からV't1(図1Aで示すように)への寄生的なBJTトリガー電圧の減少に導く。
【0039】
その結果、二次降伏が初めにスイッチを入れられたフィンガF2に到達する前に、フィンガF3はBJTスナップバック動作(図2の曲線104及び105参照)でオンにされる。図2で、Vt1’<Vt2だが、Vt1のVt2又はV’t2に対する相対的なポテンシャルのための特殊な要求はないことに注意をされたい。言い換えると、ソース−ゲート・バイアスは、一様なESD性能のために改良された状態でマルチ・フィンガ化されたターンオンを引き起こす。変更されていない状態は、全てのフィンガー・トランジスタに対してVt1<Vt2であった。従って、F3を通したソース電流及びRS3にわたる電圧降下は、ゲートG4の同じプルアップ及び近隣のフィンガ(図7でのF4)のターンオンに導く。図3は、4つの寄生的なBJTデバイスを使用している例示的なシステムを示す。当該システムのそれぞれは、Vt1で自然にトリガーする第1のものを除いて前のデバイスによって起動させられる(すなわちターンオンされる)。曲線402及び4051は、初期BJTのターンオンを表示する。曲線4052、4053及び4054は第2から第4トランジスタのターンオンを表示する。図3で示すように、第1から第3BJTによって第2から第4のBJTにバイアスをかけることは、Vt1からVt1’までのパッド上の電圧要求を低下する。
【0040】
従って、構造が一様なストレス電流伝導モードになるまで、単一デバイス・フィンガーは順番にスイッチオンされる。最後のフィンガのソースは第1フィンガのゲートに接続され、ループを完了する。第1フィンガが自然にトリガーするため、バイアッシングは過渡的でない。ここで説明されるソース−ゲート・バイアッシング方法は、更なる電流分配機構を提供する。特定のデバイス部分(1つのフィンガ)を通した支配的な電流フローの場合には、一様分布が達成されるまで、このコンセプトは隣接のフィンガのゲートを制御することによって有効に電流を再配布する。デバイスが一様なESD電流伝導状態で、すなわち、全てのフィンガは、ターンオンされて及び本質的に電流の同じ量を伝え、ゲート電源電圧VGSは、I1=I2=...=In及びVSix=VGxなので、ゼロの傾向がある。結果として、危険なハイ局所電流密度は、回避される。
【0041】
例示的な実施形態で、特定のMOS閾値電圧Vthより上に隣接のフィンガのゲート電源電圧VGSを上げるために、全てのレジスタが、望ましくはRS1=RS2=..=RSnに正確に調整されることに注意されたい。しかし、ゲート接続効果が、Vthより少ないゲート・バイアスのためにターンオン電圧V’t1を低下することに注意をされたい。レジスタ値の調整は、例えば、ソースバラストのために妥当なレイアウト・ディメンションを選ぶことによってなされることができる。例えば、垂直曲折の十分に大きい数又はバラスト・スライスのための十分なポリシリコン抵抗長さは、それぞれ、状態RSx・It2,finger > Vthを実現するのに十分にRSxを増加させる。しかし、例示的な実施形態で、RSx・It2,finger>α・Vth(α> 1)の許容範囲マージンは、偶然にトリガーされたフィンガでIt2電流より少ない電流レベルで次の近隣のフィンガのターンオンを確実にするために使用されるだろう。
【0042】
ゲート・バイアッシングの代替として、基板バイアッシング又はゲート・バイアッシングと基板バイアッシングとの組み合わせは、図8A−8Dで示すように使用されることができる。図8Aは、基板バイアッシング配置を使用しているマルチ・フィンガ・デバイスの概略図で、図8Bは、組み合わせられた基板−ゲート・バイアッシング配置を使用したマルチ・フィンガ・デバイスの概略図で、図8Cは、ゲート・バイアッシング配置の概略図で、図8Dで示される配置は、ゲート−バイアッシング、基板バイアッシング又は組み合わせられた基板−ゲート・バイアッシング配置のための分割ソース・レジスタを使用する。
【0043】
図8Aで示すように、マルチ・フィンガESD回路でのトランジスタは、1つのトランジスタの基板(寄生的なBJTのベース)が前のトランジスタのソース電極に結合されるように構成される。本発明の1つの例示的な実施形態で、マルチ・フィンガESD構造での第1トランジスタの基板は、構造の最後のトランジスタのソース電極に結合される。図8Bは、代替構造を示す。ここでMFT構造の各々のトランジスタのゲート及び基板は、一体に接続され、前のトランジスタのソース電極に結合される。図8Cは、他の代替実施形態を示す。そこで、MFT構造での各々のトランジスタのゲートは、構造の前のトランジスタのソース電極に接続される。図8Dは、図8A、8B及び8Cにおいて示されるどの構造でも使用されるだろう変形を示す。前のトランジスタのソースに直接接続する代わりに、図8Dで示される回路はソース・レジスタに接続する。そして、有効にソース抵抗を2つのコンポーネントに分割する。1つのトランジスタのゲート電極が前のトランジスタのソース抵抗に結合される図8Dで示される構造が、図9に関して下で説明される。図8Dは、ソース・バイアス結合の好ましい実施形態を表示する。図8Bの組み合わせられたゲート−基板構造は、図10に関して下で説明される。
【0044】
図9及び図10は、部分的には概略図である上面−平面図であり、本発明に従ったマルチ・フィンガNMOSデバイスのゲート及び基板(すなわちベース)バイアッシング技術のための例示的なレイアウトを示す。これらの例示的なレイアウトの両方で、ドレイン抵抗がバラスティングの所望のレベルを提供し、且つソース抵抗が隣接のゲート(及び、それぞれ基板領域を)を引き上げるように、ストリップ(VM)は使用される。図9で示すように、ストリップは、NMOSデバイスのドレイン領域902に、ドレイン・ターミナルDを接続して示される。更なるストリップは、NMOSデバイスのそれぞれのソース領域904に、ソース・ターミナルSを接続する。コネクタ906及び908は、前の一個フィンガのソース抵抗に、電気的に1つの一個フィンガのゲート電極を結合する。図9で示すように、第1ESDデバイスのゲート電極は、最後のESDデバイスのソース抵抗に接続される。
【0045】
図10は、同様の配置を示す、しかし、NMOSデバイスのチャネル領域は、基板コネクタ910によってNMOSデバイスのゲート電極に接続される。発明の例示的な実施形態で、基板コネクタ910は、ポリシリコンのリングによってNMOSデバイスのドレイン及びソース領域から分離されるP+コネクタによって形成される。基板への他のどのP+コネクタ910も好適であるが、より多くのエリアを消費するだろうと理解される。
【0046】
ゲート及び基板バイアス機構は、いかなる現実のデバイスにも起こり得る電流均一性(in−homogenities)を防止する。ドレインバラスト抵抗は、低減されることができるか、又は冗長になることでさえできる。これは、ESD保護に関してコンパクトなデバイス設計、そして、保護デバイスのための低オン抵抗に至る。更に、アクティブデバイス内の低減された消費電力及びより有効な電圧クランピング性能は達成される。上記の回路は、基板のみの(substrate−only)バイアッシング配置が選ばれるならば、出力ドライバーとして適用されることができる。
【0047】
A.同時ゲートバイアッシング
【0048】
ゲート・バイアス技術を実施する可能な他の方法を、図11に関して下で説明する。極小値への全部のマルチ・フィンガ・デバイスのターンオン時間を更に低下するために、第1トリガードフィンガーがその不良電流It2の下で更に動いている限り、全てのフィンガのゲートは、バイアスされ、同時にターンオンされることができる。図11で表されるアクティブアプローチは、全般的にX1〜Xnで示された小さい補助のNMOSトランジスタを使用して、ESD保護デバイス・フィンガーの連結ゲートを制御する。例えば、フィンガF2がオンにされるならば、RS2にわたる電圧降下は、最終的にはオンにされるNMOSデバイスX2を制御している小さいゲートに、ゲート結合を提供する。その結果、連結ゲートの全ては、上方へX2を引き上げられる。それゆえに、ターンオンされる全てのNMOSトランジスタMiに、ゲート結合が提供される。典型的な具体化で、ゲートを接地している抵抗R=10kΩは、保護デバイスが標準的な回路操作の間、非アクティブのままであることを確実にする。当該技術に熟練したものは、抵抗値が回路パラメータに依存して、上で記載した10Kの値に、限定されないことを認識する。更に、任意のダイオードDは、抵抗器Rと平行に置かれることができ、およそ0.7VにM1〜MNトランジスタのゲート電極に加えられるバイアス電圧を限定し、しかるに、バイポーラモード伝導を強制し、MOS伝導を支配する。
【0049】
n−フィンガーされたESDデバイスに対してn補助スモールnMOSトランジスタを実行することは、望ましくないだろう点に注意されたい。適当なゲート接続を有するnトランジスタより少ないことは、伝導性の状況に’オフのフィンガ’全てをバイアスすることができるだろう。
【0050】
B.アクティブPMOSとNMOSバイアッシング
【0051】
図12で示される更なる例示的な実施例で、代替ゲート駆動ターンオンと電流バランス配置は、マルチ・フィンガ構造の一様なESD性能を提供するために利用される。この特定のバイアス技術は、アクティブNMOSとPMOS回路に基づき、マルチプル・フィンガーをターンオンする安全でより有効なバイアス信号を提供する。PMOSデバイスは、全体の構造にゲート・バイアスを供給して、NMOSのみのアプローチの場合のように複数回存在する必要がない。
【0052】
この実施例で、1つの比較的大きいPMOSトランジスタPは、より多くの駆動電流を提供することができる。大きいPMOS機能は、非常に小さいトレードオフのNMOSであるかのように(各フィンガに1つ別々に)ゲート・バイアスを提供する。いかなるゲート遅延も、更にPMOSのより大きい駆動電流性能で相殺される。
【0053】
ボンド・パッドに接続しているPMOSのホットジャンクション及び、PMOS−固有の寄生的バイポーラ形PNPトランジスタは、スモールNMOS−ドレイン接合よりESD不良の傾向がない。このように、PMOSトランジスタの使用はよりESD損傷に脆くないバイアス電圧を加えるこの方法を作る。
【0054】
図12は、例示的な実施例に従ってマルチ・フィンガNMOS構造(フィンガF1〜Fn)の代替概略図を表す。
【0055】
図12で表されるアクティブアプローチは、スモールNMOSトランジスタX1〜Xnを使用し、それは、後者がパッド520に接続しているのに対して、接続したPMOSデバイスのゲート電極を制御する。PMOSデバイスは、駆動電流を提供し、共通のゲート・ラインをチャージアップし、全てのトランジスタM1(MN)をターンオンする。この発明の他の実施例に対して、PMOSトランジスタが、別に全体のマルチ・フィンガ構造のために一度だけ必要で、各デバイス・フィンガーに別々ではない。このように、より大きいPMOSデバイスは、半導体基板のエリアを過度に犠牲にすることなく容易に実行されることができる。
【0056】
ESDデバイスの機能を説明するために、ESD現象の間、1つの任意のデバイス・フィンガーが最初にトリガーするとみなされる。もし例えば、フィンガF2がオンにされるならば、RS2をわたった電圧降下は、X2をターンオンする非常に小さいNMOSデバイスX2のゲートをバイアスする。その結果、接続したPMOSデバイスPのゲートは低く引かれ、PMOSトランジスタは伝導する。これは、パッド電圧(PMOSオン電圧低下なしで)をゲートに同時に加えることによってマルチ・フィンガ・デバイスの接続したゲートの全てをバイアスする。MOS寄生的なBJTsのトリガリング電圧Vt1はVt2の下のターンオン電圧V't1に下げられ、最終的には、全てのフィンガはオンにされる。PMOSゲートをハイに引いている例えばRG=10kΩのハイオーム抵抗は、保護デバイスが標準的な回路操作の間、非アクティブままのことを確実にし、すなわち、スモールNMOSデバイスXnのときはターンオフし、電流は大きなマルチ・フィンガ・デバイスのソースで流れていない。任意のダイオードDは、抵抗器RGと直列に置かれ、ゲート・バイアスをおよそ0.7Vに制限し、従って、バイポーラモード伝導にMOS伝導を支配することを強制する。
【0057】
更に、上記の記載された回路は、出力ドライバー・トランジスターとして加えられることができる。それは、プレ・ドライバー・ステージからのゲート・バイアスがESD機能性又は通常の回路操作を障害を生じさせることなく、提供されることができるからである。
【0058】
C.連結しているダイオード・ソース・ゲート
【0059】
図13で示される、更なる例示的な実施例で、ゲート駆動ターンオンと電流バランス配置を提供し、それは、マルチ・フィンガ構造の一様なESD性能に結びつく。この特定のバイアス技術は、ストレートフォワードダイオード・ソース−ゲート結合形状に基づき、それは、ターンオン・マルチプル・フィンガーに安全で有効なバイアス信号を生成する。
【0060】
小さいか最小の大きさのダイオードが共通ゲート電極にトリガーソースを結合させるために使用されることができるので、ダイオードで消費される付加エリアは最小である。コンパクト、エリア有効な構造が、つくられることができる。更に、この同時ゲート・バイアス技術は、出力ドライバー・ステージに対していかなる障害を与えることなしでも加えられることができる。
【0061】
図13は、技術のために使用される特殊な配置を示しているマルチ・フィンガNMOS構造(フィンガF1からFn)の概略図を表す。図13で表されるアプローチは、スモール・ダイオードD1 ... Dnを使用し、それは、それぞれ、トリガーソースノードと共通ゲート・ラインの間で接続している。
【0062】
デバイスの機能のために、それは、ESD現象の間1つの任意のデバイス・フィンガー最初にトリガーするとみなされる。例えば、フィンガF2が最初にオンにされるならば、抵抗器RS2をわたった電圧降下が起こる。最終的には、対応するダイオードD2は、前にバイアスされる。他のダイオードは、接続したゲート・ラインで、チャージの大きい損失を防いで逆にバイアスされ,設置する。その結果、ゲート電極へのダイオードによる電流流れは、すべてのMOSふぃンガの接続したゲート電極G1〜GNを充電する。それゆえに、マルチ・フィンガ・デバイスの接続したゲートの全ては、同時にバイアスされ、正のゲート−ソース・バイアス(閾値下又は上記のMOS閾値電圧Vth)を提供する。
【0063】
その結果、まだ非アクティブ寄生的なMOS−BJTのトリガリング電圧Vt1は、ターンオン電圧V’t1に下げられる。これは、最終的には全てのフィンガをオンにする。比較的ハイなオーム抵抗(例えばRG=10kΩ)は、共通ゲート・ラインをグランドに引き、標準的な回路操作の間、非アクティブ保護デバイスを確実にする。これは、標準的な操作可能なMOS電流だけが大きいマルチ・フィンガ・デバイスのソースで流れているときのケースであり、ダイオードは前にバイアスされない。
【0064】
更に、例示的な回路は、それがNMOS出力ドライバーに加えられることができるという利点を有する。それは、プレ・ドライバー・ステージからのゲート・バイアスが接続ゲート電極に提供されることができるので、ESD機能性も通常の回路操作を障害を生じさせない。更に、標準作動状態の下のソース抵抗RS1―RSNを通しての比較的小さな電流は、対応するダイオードに十分な順方向バイアスを提供せず、接続したゲート電極G1−Gnに加えられるバイアス電圧に対するかなりの衝撃を有する。
【0065】
代替実施例で、ショットキーダイオードが低い電位でバイアスされるとき、ショットキーダイオードは通常のpnダイオードの代わりに使用されるだろう。
【0066】
D.シングルトリガー・マルチ・フィンガ
【0067】
図14で示すように、更なる例示的な実施例は、ESDストレス状態の間、いわゆる’トリガーフィンガ’の最初のターンオンに基づく。トリガーフィンガのソースとマルチ・フィンガ・ターンオン・トランジスター(MFTs)のゲートを接続しているソース−ゲート結合形状は、信号の移送回路を含み、マルチプル・フィンガーのターンオンのために望ましい安全で有効なバイアス信号を提供する。
【0068】
図14は、例示的な実施例に従ったマルチ・フィンガNMOS構造の概略図である(フィンガF1からFn)。回路は、トリガーフィンガ回路1404、移送回路1402を含み、MFTフィンガはダイオードDMFを含み、下記のようなトランジスタNMF及びレジスタRMFの他に、別の第1トリッギングフィンガー、トリガリング電圧Vt1を増加させ、ダイオードDMFによって置かれる標準操作状態の下で、NMOS構造のスイッチング遅延を下げる。抵抗バラスティング素子の可能な実現はドレイン抵抗Rd、Rd、triggとソース抵抗Rs、Rs、triggを示し、マルチ・フィンガ・ターンオンの他の方法はここで記載される。
【0069】
図14で示される実施例で、他の構造がトリガーされる前に、第1トリガーフィンガは、ターンオンし、スナップバックで作動する。トリガリング・ソース抵抗RS、triggをわたった十分な電圧降下は、同時にソース電位を全てのMFTゲートG1〜Gnに結合させることによってMFT1400をターンオンするために提供される。これは、電流にMOS電流が流れることを可能にし、それはホールディング電圧の方のトリガリング電圧を低下する結果となり、単一フィンガの危険な非一様なトリガリングを避ける。トリガーフィンガ又は’トリガー素子’1404によって与えられるソース信号は、’移送−回路’1402によってMF1400へ移される。
【0070】
移送回路1402は、全てのMFTフィンガG1〜Gnの同時の正のゲート・バイアスに、トリガリング・デバイスのインターナルソース・ノードで起こっているソース電位を中継する。
【0071】
全てのフィンガがターンオンされるとすぐに、そして、電流は均一に均一にデバイス・セグメントの中で分配される。MFTゲート−ソース・バイアスは、NMOS構造の特定の閾値電圧より少なく、ゲートG1〜Gnへの、大きい面電流と従って熱いキャリヤー注入を防止する。標準操作状態の下で、NMOSフィンガと直列のダイオードDMFによって強要される遅延は、十分に補われる。トリガリング速度の損失を防止するために、付加のNMOSNMFプルダウンは、ダイオードDMFと平行にさし込まれることができる。このデバイスのゲート電極は、望ましく供給VDDに接続している。抵抗RMFは、出力パッド520で’ロジック・ゼロ’に到達するために導入される。技術に熟練したものは、抵抗値が回路パラメータに依存して、上で記載されるいかなる特定の値にも、制限されないと認める。
【0072】
目標の全てに対処するために、図14で示される回路は、以下のセクションで記載されるような予防措置を実施する。
【0073】
最初に、トリガーフィンガは、ターンオンされる(すなわちVt1 、trigg<Vt1 、MFT):
【0074】
以下の測定は、MFTフィンガVt1 ,MFTのトリガリング電圧を増加させることにとられることができる。MFTと直列に接続しているダイオードDMFは、1つのダイオード電圧によってMFT NMOSフィンガのトリガリング電圧を増加させる。半導体レイアウトで、デザインルール最小限でなければならないトリガーフィンガLtriggと比較して、MFTフィンガLMFTのためのより大きいゲート長(+10−20%)が、選ばれることができる。各MOSフィンガに対する局部的な基板タイが、例示的な実施例で実施される。また、他の理由のために使用されるトランジスタNMFの導入は、下記のように、かなりフィンガF1...FNのトリガー電圧増加させ、それは、ダイオードDMFが存在せず、RMFが存在しないかかなり大きい(例えばkΩ範囲)場合NMFと直列に効果的に接続される。
【0075】
以下の測定は、トリガーフィンガVt1 ,triggのトリガリング電圧を下げるためにとられることができる。ゲート電極をトリガーフィンガのバルクに接続し、ゲートをバイアスすることによって(ゲート−結合効果)構造のターンオンを支持する。例示的な実施例で、トリガーフィンガLtriggのゲート長、デザインルール最小限でなければならない、グロ―バル基板タイ(例えばソースエッジと10μm離れた)が、実施される。
【0076】
トリガー素子1404のトリガーフィンガRs、triggのソース抵抗は、NMOS閾値電圧Vth(MFTゲートに加えられる)の順序で、トリガリング−フィンガの二次降伏が1つのフィンガを通して最大電流It2,1fで起こる前に、望ましくは電圧降下を提供する。安全マージンα(例えば75%)のために最大に関して電流がフィンガを通して許され(すなわちα(It2,1f))トリガー源抵抗のための関係が、方程式(1)によって定義される。
【0077】
【式1】
例えば、NMOS構造のためのIt2、1f=10mA/umのESD性能ターゲット値、50umの1つのフィンガ幅とともに、ほぼVth=0.5Vの閾値電圧は、トリガリング素子(α=75%のために)とパッド520のソースの間で結合するRS、trigg=1.33Ωという結果に終わる。
【0078】
移送回路1402は、全てのMFTフィンガの同時の正のゲート・バイアスに、トリガリング・デバイスのトリガーソース・ノードで起こっているソース電位を変形する。これがセルフプロテクティング出力ドライバーの範囲内で構造の適用を障害を生じさせるだろうとき、直接のゲート接続は望ましくない。
【0079】
代替実施例で、他の移送回路方式は、トリガリング・ソースと共通ゲート・ラインの間の直接のダイオード(例えばSchottky)接続(図示せず)を利用することができた。
【0080】
電流が全てのデバイス・フィンガーの範囲内で一様に流れるとすぐに、MOS操作は、オフすなわちVGS<Vthにされなければならず、電流はバイポーラモードで作動しているデバイスに流れ続く。これは、NMOS閾値電圧の下でトリガー素子1404のトリガリング素子の内部電源電圧を保つことによって達成されることができる。その結果、一様な伝導で、トリガーフィンガを通しての電流は、望ましくはα・It2,1fより少ない値に制限され、それは、Vthが到達する電流へ、当然一致する。
【0081】
NMOS MFTがセルフプロテクティング出力ドライバー・ステージで使用されるならば、MFT直列ダイオードDMFと平行の抵抗RMFは’数字のゼロ’を達成するために使用される。更に、NMOSプルダウン素子NMFが、ダイオードをブリッジするために挿入されることができ、そして、インバーター・ゲート・プルアップとして機能し、従って、スイッチング速度を高める。より低い順方向バイアス電圧降下(通常0.3Vについて)で、ショットキーダイオードを使用することによって、この切換時間は、更に下げられることができる。
【0082】
接続したゲート電極とVSSの間の比較的ハイなオーム抵抗RG(例えば10kΩ)は、ゲート電極が、普通の操作状態の間のリーク電流によりチャージアップすることを防止する。技術に熟練したものは、抵抗値が回路パラメータに依存して、上で記載される10KΩの値に、制限されないと認める。
【0083】
代替実施例(図15で示される)で、トリガリング素子1404のアバランシブレークダウン電流は、MFT 1400をターンオンするために使用される。この実施例は、移送回路を使用せず、比較的大きいソース抵抗RS,trigg(例えば10kΩ)が同時に使用され、直接に、比較的低い(アバランシェ)電流を使用して相互接続するゲート電極の全てをバイアスする。
【0084】
この構成は、出力ドライバーの範囲内でも使用されることができる。
【0085】
F.ドレイン−バルクゲート・トリガリング
【0086】
図16−17で示されるこの特定の実施例は、金属によってゲート接地NMOS(ggNMOS)の場合のようにトランジスタを接地するためにしっかりとそれを配線するよりはむしろ、ゲート1604と1704を基板(又はバルク性)に結合している半導体基板電位ピックアップに基づく。この実施例は、前に記載された実施例の場合のように、バイアス信号として、ソース電位でなくてベース電位を使用する。正常運転時、バルク性基板は、安全に接地されて、このようにオフ状態でデバイスを保つことによってNMOS操作を使用不能にする。ESD現象(すなわちドレイン1602と1702への正パルス)の場合には、MOSトランジスタのドレイン−バルク性接合はアバランシブレークダウンに駆動される、そして、ホールは基板に注入される。この正孔注入は、BJTベース領域のセルフバイアス・プロセスを始め、最終的には、スナップバック操作に寄生的なNMOS BJTをトリガーする。この正電位は、マルチ・フィンガ構成でバルクピックアップ1610と1710を通して、対応するゲート電極1604と1704に、それを送ることによって、残っているデバイス・セグメントに対してESDトリガー・センサーとして使用されることができる。この場合、全ての非アクティブ・デバイス・セグメントにトリガーフィンガの正バルク(電位)信号の速い伝達を可能にするために、バルク性ピックアップ1610並びに1710及びゲートの全ては、金属配線1614と1714のネットワークによって相互接続する。1つのタイの間のポリシリコン接続は、ゲート遅延を強要するために使用されるだろう。図17でのデバイスは、ドレインとソース側の上で基板ピックアップ1710を有し、一方、全てのタイは、金属1714によって接続している。図16と17で示されるESDデバイスは、ソース領域1606と1706を含む。
【0087】
図18は、最小の基板ピックアップ1810がドレイン側1802で実施される代替配置を示す。このタイは、単独で近隣のフィンガのゲート1804をバイアスするのに十分である。図18で示すようなインライン配置での構造は、シリコンリアルエステートでかなりのセービングに終わるバスの下に、保護デバイスを置くために使用されることができた。
【0088】
図3は、4−フィンガMFT−NMOS構造のI−Vカーブを表す。この構造は、上で記載される例示的な実施例のいずれかであろう。トリガリング電圧Vt1は、(任意の)最初にトリガーされたフィンガのスナップバックを反映する。1つのフィンガをトリガーすることは、バイアスの信号を次のフィンガをターンオンするようにする。このバイアスの電位は、近隣のフィンガによってピックアップされる。図3で示されるそのスナップバック・ターンオン電圧は、わずかにホールディング電圧Vhより上のかなり低い値(V’t1)に下げられる。最初にトリガーされたフィンガにわたる電圧降下がこの下げられた電圧(V’t1)に到達するとすぐに、第2フィンガはターンオンする。同じ効果によって、全体の構造を通しての均一な伝導が達成されるまで、全てのフィンガは電流を増加させて続いてトリガーされる。
【0089】
これらの例示的な実施例は、先行技術構造の均一状態(Vt1<Vt2)を避け、そして、修正された均一状態(V’t1<Vt2)を使用する。マルチ・フィンガ・ターンオンは、バラスティングなしで又はバラスティング(ドレイン−コンタクト−ツーゲートスペーシング又はバック−エンド−バラスティング)抵抗の最小限だけで達成されることができる。同じように、そのようなバラスティングと関連するエリア消費量と寄生素子は、避けられる。MFT結合機構は、空電効果だけに頼る。通常操作でタイミングと過渡的干渉の観点で欠点がない。
【0090】
また、この実施例は、このタイプのBEB(バック−エンドバラスト)技術を使用して、MFT(マルチ・フィンガ・ターンオン)技術のエリア有効な実現を提供する。BEB技術は、2000年5月30日出願の、「電流バラスティングESDセンシティブデバイスのための装置」という名称の米国特許出願09/583141で開示され、その内容は、本明細書に全体で援用されている。
【0091】
BEBブロックは全般的に1902と示される一組のマルチプル平行フィンガに対して一度だけ実施される。各セグメントは、1つのフィンガで1つの接点に接続している。BEBは、あらゆるセグメントで維持されて、各フィンガに対する各時間の代わりに、このようにちょうど一度、提供される。図19は、実現方法の概略図を示す。
【0092】
BEBは、IC用途で抵抗を提供する。BEBの1つの不利は、アナログと混合の信号デザイナーが完全に完全にシリサイド化されたデザインコスト低減の利益を使用することができなかったということであり、それは、シリサイド・ブロックがポリシリコン抵抗器をつくる更に必要であるからである。しかし、認識されるように、これらの用途での分割されたBEBレジスタの使用で、この不利は、克服される。例示的な実施例で、バックエンド安定抵抗器のカスケード結合は、要求される抵抗をつくるために使用される。バックエンド素子の固有のリピータビリティー・オンチップ(コンタクト、バイア、ポリシリコン、金属)は、抵抗の適当なオンチップ・マッチングとスケーリングを許す。
【0093】
このように、これらの実施例は、BEBとMFTの有効な実現を提供し、レジスタ要件(例えばアナログとミックスされた信号IC)で、適用のためのシリサイド・ブロッキングの使用を避ける。しかし、技術に熟練したものは、BEBとMFT技術がシリサイド化されたか完全にシリサイド化された回路に、制限されないと認める。
【0094】
本明細書で記載されたように、セグメンテーションが使用されるとき、それが維持され、セグメントの最もハイな抵抗の実際の位置が、関連していないことに注意することは、重要である。しかし、ソースとドレインバラスト(全体のバラストまでの合計)のために適当な比を選ぶことは、重要である。
【0095】
しかし、上で記載したバラスティング・レジスタは、分割されたポリシリコン・ストリップ、金属ストリップ、又はバイアの垂直曲折及びポリシリコン又は金属被覆層を使用して実施され、他の方法がバラスティング・レジスタを形成するために使用されるだろうことは、企図される。
【0096】
バラスティング・レジスタを形成するために他の材料と方法を使用することに加えて、性能及び/又はバラスティング・レジスタのサイズは、また、図20−27に関して下記のように変更されるだろう。
【0097】
図20は、平面図であり、部分的に2つの単一トランジスタ・フィンガの形の部分概略図であり、先に述べたように、MFTを形成することができるバラスティング抵抗ネットワークである。この実現で、隣接のMOSフィンガのバラスティング・レジスタ・セグメントは、完全に互いに切り離される。図20−27でのバラスティング・ネットワークがMOS ESDデバイスで使用されると示されるが、それらが他のESDデバイスで使用されるだろうことは、例えば、上記で記載されたように企図される。
【0098】
この回路で、第1コンタクト・ターミナル520は、複数のバラスティング・レジスタ2002の一端に接続している。バラスティング・レジスタの多数の他端は、トランジスタ2004のドレインに接続している。トランジスタ2004は、ゲート電極2006を含む。トランジスタ2004のソースは、分割されたバラスティング・レジスタに接続している。それは、コネクタ2010で接合されるレジスタ・セグメント2008と2012を含む。先に述べたように、このコネクタは、使用され、平行のトランジスタのゲート又は基板(ベース)に1つのトランジスタのソース電位を連結する。
【0099】
図21は、図20で示されるレイアウトのための概略図である。そして、図22は図20と21において示されるもののようなバラスティング・レジスタを含む例示的なESDデバイスを示したレイアウト線図である。トランジスタの方向が図22で示される回路でトランジスタからトランジスタまで、第1トランジスタに対してドレインがレイアウト線図でソースより上にあるように変わる点に注意されたい。第2トランジスタに対して、ドレインはソースの下にある。この構成で、第1及び第2トランジスタのソース電極に接続するバラスティング・レジスタが一緒に接続されることができ、第2及び第3のトランジスタのドレイン電極に接続するバラスティング・レジスタ一緒に接続されることができる。発明の例示的な実施例で、これらの接続は、金属−2層で形成される共通の電極(図示せず)に、それぞれの安定抵抗器の端を接続するバイア(図示せず)を使用して達成される。分割されたソース・レジスタとゲートの中の接続及び/又は隣接のトランジスタの基板は、金属−1層で形成される電極(図示せず)に延びるバイア(図示せず)を使用して作られる。
【0100】
バラスティングレジスタ2002、2008と2012は、トランジスタ2004の上で形成されるコネクタの上へ取り付いた垂直曲折レジスタ、ポリシリコン・ストリップ、金属ストリップ又は離散的なレジスタさえありうることが企図される。更に、ソース・レジスタが分割されず、あるいは、ソース・レジスタ又はドレイン抵抗が完全に排除されるだろうことは、企図される。
【0101】
バラスティング・レジスタによって実行される電流広がりでの重要な考察は、レジスタの間の横の抵抗であり、それは、上記参照された特許出願(09/583141)において記載される。横の抵抗を増加させる1つの方法は、隣接のバラスティング・レジスタの間でスペースを増加させることである。発明者は、隣接のバラスティング・レジスタの間でスペースを増加させることによって、隣接のマルチ・フィンガ・トランジスタ構造に対して安定抵抗器にはさむための十分なスペースが、存在することを決定した。
【0102】
この構造は、図23、24、25及び26A、で図示する。図23は、部分的に概略図形である例示的な回路配置線図である。このレイアウト線図は、MFT ESD保護デバイスで、2台の隣接のトランジスタのためにインターデジティテッド(interdigitated)されたソース・バラスティング・レジスタを示す。図23で示される回路は、ドレイン・バラスティング・レジスタ2302を含み、それは、トランジスタ2304の上で第1回路ターミナル520とそれぞれのドレイン・コンタクトの間で接続する。トランジスタ2304は、ゲート電極2306を含む。図23で示される回路は、コネクタ2310で接合される分割されたソース・レジスタ2308と2312を含む。ソース・レジスタ2312は、第2回路ターミナル552に接続される。図23で示される回路も、ドレイン・バラスティング・レジスタ2302’を有する第2トランジスタ2304’、コネクタ231’で接合されるソース・バラスティング・レジスタ2308’と2312’を含む。ソース・レジスタ2312’は、第2回路ターミナル552に接続される。そして、ドレイン抵抗2302’は、第1回路ターミナル520’及び520に接続される。ソース・レジスタ2308と2312とそれらの対応コネクタ2310がソース・レジスタ2308’及び2312’とコネクタ2310’ではさまれる点に注意されたい。図23で示される例示的なレイアウトで、ソース・レジスタ2312と2312’は、よりハイな金属層(例えば金属−1又は金属−2)で形成される電極(図示せず)に延びるバイア(図示せず)を使用して互いに及び第2回路ターミナル552と552’に接続される。コネクタ2310とトランジスタ2304’のゲート電極2306’の間の接続(図示せず)は、よりハイな金属層で形成される電極(図示せず)に延びるバイア(図示せず)を使用することによって形成されるだろう。
【0103】
図24は、図23で示されるそれのようなESD回路の部分を示すレイアウト線図である。図24は、2台のトランジスタ2304と2304’及びそれらのドレイン・バラスティング・レジスタ2302と2302’を示す。バラスティング・レジスタの上に置かれる矢印は、それらの接続性を示す。矢印の丸い端は、金属−2つの層で形成される電極2318に接続するバイアを表す。矢印の先がとがった端は、トランジスタ2304と2304’のそれぞれのドレイン部分への接続を示す。図24で示すように、それらのそれぞれのトランジスタのドレイン部分から離れているバラスティング・レジスタ2302と2302’の端は、電極2318を通して一緒に接続される。ドレイン部分に接続されるレジスタの部分は、バラスティング抵抗を示す平行チャネルを形成する。横の抵抗は、トランジスタ2304又は2304’のいずれかの上の、2つの隣接のドレイン・コンタクトの間で形成される。2つのドレイン・コンタクトの間のバラスティング・レジスタの端が電極2318にバイアを通して上で延びるので、横の抵抗の上でほとんど効果を有しない。
【0104】
図25は、図26Aの拡大されたバージョンであるレイアウト線図である。図25は、はさまれたバラスティング・レジスタを有する4−トランジスタESD回路を示す。ドレイン・バラスティング・レジスタの完全なセットがレイアウト線図の頂部と底部で示されるが、これらのレジスタの半分だけは、4−トランジスタ回路で実際に使用される。図25で示される回路は、頂部と底部でレイアウト線図のドレイン・バラスティング・レジスタ2402の代替ものを排除することによって単純化されるだろう。
【0105】
図26A、26Bは、それぞれ、図23と20に関して先に述べたように形成されるESDバラスティング配置の比較を示す。隣接のトランジスタのためのソース・レジスタとドレイン抵抗が図26Aではさまれるが図26Bではさまれない以外は、回路は等価である。見ることができるように、レジスタのインターリービングは、図20のESDデバイスに関して30パーセントによって図23のESDデバイスで占められるエリアを減らす。
【0106】
図27A及び27Bは、例示的な他のバラスティング抵抗構造を図示したレイアウト線図である。この構造で、バラスティング・レジスタは、トランジスタ2704のN+動作領域2730で形成される。図27Aで示される構造は、シリコン基板の上でパターンニングされたポリシリコン層2720(図27Bで示されて)を形成することによって作られるだろう。パターンニングされたポリシリコン層は、トランジスタ2704のゲート電極2706に接触しないだろう。次に、N+領域2730が領域2730でN型ドーパントを注入して、堆積させて、拡散して形成される。ポリシリコン電極2706と2720と下にある酸化物層2725は、N型ドーパントをブロックし、それで、活性領域2730はP型基板で形成されるN+材料のフィンガを含む。次に、シリサイドが全体の表面の上に形成される。
【0107】
よく知られたゲート酸化物スペーサー堆積のため、酸化物層2725の領域の上でポリシリコンを越えて延びるを形成シリサイドはなく、電極2720と2706は、N+活性領域2730から絶縁される。次に、トランジスタ2704のソースとドレイン側の上で延びるシリサイド化されたN+フィンガで、電極2732は形成される。これらの電極は、例えば、金属−1つの層で形成される電極(図示せず)に、それぞれ第1回路電極520と、第2回路電極522であるバイアを通して接続する。電極構造は、また、ポリシリコン電極2720の上で形成され、バイアスの電位を電極に加えるために使用されるだろう。本発明の例示的な実施例で、例えば、金属−2層で、電極構造に接続するバイアを通して、これらの電極は、リファレンス電位(例えば、接地)のソースに接続されるだろう。
【0108】
ソース及び/又はドレイン抵抗は、ポリシリコン構造2720のフィンガの端で、「ノーズ」2722を実施することによって更に高められるだろう。これらのポリシリコン・ノーズ2722によってオフのN+領域はピンチオフされ、更にソース/ドレイン抵抗を増加させる。
【0109】
デバイスがP型基板で形成されるN型フィンガとして実施されて示されるが、同等品がN型基板でのP型フィンガ、P−ウェルでのN型フィンガ又はN−ウェルでのP型フィンガを使用して形成されるだろうことは、企図される。
【0110】
電極構造2720によって定義されるN型フィンガの各々が電極構造の下でP型領域によって切り離されるので、これらのフィンガの各々は、バラストされたフィンガとして機能する。本発明の例示的な実施例は、ドレイン抵抗2702とソース・レジスタ2712を含む。更に、隣接のN+フィンガの間のN+領域2730の部分は、横向レジスタ2713を形成する。先に述べたように、これらの横のレジスタは電流を広げることを助け、ESD電流が、ESDデバイス・フィンガーのいかなる1つのセグメントでも、集中しないことを確実にする。例えば、図27Aで示されるESDデバイスは、ggMOS−型デバイスであるだろう。ESDデバイスの他の型が先に述べたように図27Aで示されるバラスティング・レジスタを使用して実施されるだろうことは、企図される。
【0111】
この発明の性質を説明するために、上記で説明し、図示した詳細、材料及びパーツの配置の多様な変形が以下の請求項によって述べられる本発明の原理と範囲から逸脱することなく技術に熟練したものによって作られるだろうすることがよく理解されるであろう。図1、2及び3は、電流(I)の対ESDデバイスの電圧(V)のグラフであり、それは、主題発明の動作を説明するために有効である。
【図面の簡単な説明】
【図1】 図1は、ESDデバイスの電圧(V)対電流(I)のグラフであり、それは、主題発明の動作を説明するために有効である。
【図2】 図2は、ESDデバイスの電圧(V)対電流(I)のグラフであり、それは、主題発明の動作を説明するために有効である。
【図3】 図3は、ESDデバイスの電圧(V)対電流(I)のグラフであり、それは、主題発明の動作を説明するために有効である。
【図4A】 図4Aは、シリサイドのローカル・ブロッキングを有する先行技術MOSデバイス・レイアウトの平面図である。
【図4B】 図4Bは、完全にシリサイド化した、最小寸法を有する先行技術MOSデバイス・レイアウトの平面図である。
【図4C】 図4Cは、完全にシリサイド化した、追加のスペーシングを有する先行技術MOSデバイス・レイアウトの平面図である。
【図4D】 図4Dは、シリサイド・ブロッキングを有する先行技術マルチ・フィンガMOSデバイスの平面図である。
【図5】 図5は、平面図で、完全にシリサイド化した電流バラスティングESD保護回路のデバイス・レイアウトを図で示す部分概略図である。
【図6A】 図6Aは、平行バラスティング・レジスタを形成するための、垂直に曲折したバイア及び接続層を使用する先行技術ESD保護回路の平面図である。
【図6B】 図6Bは図6Aで示される垂直に曲折したストリップのうちの1つの横断面図で、ストリップに結合したアクティブデバイスの一部分である。
【図6C】 図6Cは、平行バラスティング・レジスタを形成するための、平行シリサイド化したポリシリコン・ストリップを使用する先行技術ESD保護回路の平面図である。
【図7】 図7は、本発明の第1実施形態に従うマルチ・フィンガ・デバイスの概略図である。
【図8A】 図8Aは、本発明の第2実施形態の概略図で、ソース−基板バイアス配置を使用する。
【図8B】 図8Bは、組み合わせられたソース−ゲート基板バイアッシング配置を使用した本発明の第3実施形態の概略図である。
【図8C】 図8Cは、ソース−ゲートバイアッシング配置を使用した本発明の第4の実施形態の概略図である。
【図8D】 図8Dは、ソース−ゲートバイアッシング配置及びセグメント化されたソース抵抗を使用する本発明の第5の実施形態の概略図である。
【図9】 図9は、図8Dのソース−ゲートバイアッシング配置を使用したマルチ・フィンガNMOSデバイスのデバイス・レイアウトである。
【図10】 図10は、図8Bのソース−ゲート基板バイアッシング配置を使用した、マルチ・フィンガNMOSデバイスのデバイス・レイアウトである。
【図11】 図11は、同時ゲート・バイアッシングを有する本発明の第6の実施形態の概略図である。
【図12】 図12は、同時ゲート・バイアッシングを有する本発明の第7の実施形態の概略図である。
【図13】 図13は、ダイオードゲート制御ネットワークを含む発明の第8の実施形態の概略図である。
【図14】 図14は、マルチ・フィンガ・ターンオン・トランジスタ(MFT)、トリガー回路及び転送回路を含む発明の第9の実施形態の概略図である。
【図15】 図15は、トリガー回路及びMFT回路を含む発明の第10の実施形態の概略図ある。
【図16】 図16は、ゲート−基板結合している技術を使用するMFTデバイスのデバイス・レイアウトを示す平面図である。
【図17A】 図17Aは、ゲート−基板結合技術を使用する複数の平行接続デバイスのデバイス・レイアウトを示す平面図である。
【図17B】 図17Bは、図17Aで示される構造を説明するために有効な概略図である。
【図18】 図18は、ゲート−基板結合技術を使用したインライン配置で、複数の平行した接続されたMFTデバイスのデバイス・レイアウトを示す平面図である。
【図19】 図19は、バックエンド安定器(BEB)MFT構造の回路図である。
【図20】 図20は、平面図で部分的に例示的なMFT構造の概略図形である。
【図21】 図21は、図20で示される構造を説明するために有効な概略図である。
【図22】 図22は、図20で示されるMFT構造のレイアウト図である。
【図23】 図23は、有効なMFT構造例示的なエリアの部分平面概略図である。
【図24】 図24は、図23で示したMFT構造を説明するために有効であるレイアウト図である。
【図25】 図25は、図23及び24において示したMFT構造のレイアウト図ある。
【図26A】 図26Aは、図20及び23において示したMFT構造の比較を示したレイアウト図である。
【図26B】 図26Bは、図20及び23において示したMFT構造の比較を示したレイアウト図である。
【図27A】 図27Aは、例示的なESD保護デバイスの、平面部分概略図である。
【図27B】 図27Bは、図27Aで示されるESD保護デバイスの一部分の平面図である。
Claims (10)
- 回路ターミナルを静電放電(ESD)現象から保護するためマルチフィンガESD保護回路であって、
電界効果トランジスタ(FET)の第1のフィンガ及び該FETの第2のフィンガを少なくとも含み、該第1及び第2のフィンガの各々はドレイン領域とソース領域とゲート電極とを有し、該第1及び第2のフィンガのドレイン領域は回路ターミナルに結合し、該第2のフィンガのゲート電極は該第1のフィンガのソース領域に結合し、
更に、前記第1のフィンガのソース領域とリファレンス電位のソースとの間で接続している第1の抵抗素子を含み、
更に、前記第2のフィンガのソース領域と前記リファレンス電位の前記ソースとの間で接続している第2の抵抗素子を含む、
保護回路。 - マルチフィンガ静電放電(ESD)保護回路であって、
(a)第1回路ターミナル及び第2回路ターミナルと、
(b)前記第1回路ターミナルに接続した入力フィンガを画成する少なくとも2つの抵抗チャンネルと、
(c)電界効果トランジスタ(FET)の少なくとも第1及び第2のフィンガと、を含み、前記少なくとも第1及び第2のフィンガの各々は、ドレイン領域、ソース領域及びゲート電極を有し、該第1及び第2のフィンガのドレイン領域は、前記少なくとも2つの抵抗チャネルのそれぞれに接続され、
(d)更に、前記第1のフィンガのソース領域と前記第2回路ターミナルの間で接続した第1抵抗素子と、
(e)前記第2のフィンガのソース領域及び前記第2回路ターミナルの間で接続した第2抵抗素子と、
(f)ソースターミナル、ゲートターミナル、及びドレインターミナルを有するバイアストランジスタと、を含み、該バイアストランジスタの該ソースターミナルは、前記第1及び第2のフィンガのゲート電極に接続され、該バイアストランジスタの該ゲートターミナルは、前記第1のフィンガのソース領域に接続され、該バイアストランジスタの該ドレインターミナルは前記第1回路ターミナルに接続されている、保護回路。 - マルチフィンガ静電放電(ESD)保護回路であって、
(a)第1回路ターミナル及び第2回路ターミナルを含み、
(b)第1端及び第2端を有する複数の第1抵抗素子を含み、該複数の第1抵抗素子の該第1端は前記第1回路ターミナルに接続され、該複数の第1抵抗素子は複数の入力フィンガの各々を画成し、
(c)電界効果トランジスタ(FET)の複数のフィンガを含み、該複数のフィンガの各々は、ドレインターミナル、ソースターミナル、及びゲートターミナルを有し、該複数のフィンガの該ゲートターミナルは一緒に接続され、該複数のフィンガの該ドレインターミナルの各々は、前記複数の入力フィンガの複数の第2端にそれぞれ接続され、
(d)前記複数のフィンガのソースターミナルと前記第2回路ターミナルの各々の間で接続された複数の第2抵抗素子を含み、
(e)複数のバイアストランジスタを含み、該複数のバイアストランジスタの各々がドレインターミナル、ソースターミナル、及びゲートターミナルを有し、該複数のバイアストランジスタのゲートターミナルは各々、前記複数のフィンガのソースターミナルに接続され、該複数のバイアストランジスタのソースターミナルは、前記第2回路ターミナルに接続され、該複数のバイアストランジスタのドレインターミナルは一緒に接続され、
(f)ソースターミナル、ゲートターミナル、及びドレインターミナルを有する更なるバイアストランジスタを含み、該更なるバイアストランジスタのソースターミナルは、前記第1回路ターミナルに結合し、該更なるバイアストランジスタのゲートターミナルは、前記複数のバイアストランジスタの接続されたドレインターミナルに結合し、該更なるバイアストランジスタのドレインターミナルは前記複数のフィンガの接続されたゲートターミナルに結合し、
(g)前記複数のバイアストランジスタの接続されたドレインターミナルと前記第1回路ターミナルとの間で接続した少なくとも1つのレジスタを含む、
保護回路。 - ドレイン領域、ソース領域、及びゲート電極を有し、該ドレイン領域が前記回路ターミナルに結合された、最終のフィンガと、
前記最終のフィンガの前記ソース領域と前記リファレンス電位の前記ソースとの間で結合された最終の抵抗素子と、
を更に備え、
前記第1のフィンガの前記ゲート電極は、前記最終のフィンガの前記ソース領域に結合されている、
請求項1に記載の保護回路。 - 前記抵抗素子はポリシリコンを含む、請求項1〜3の何れか一項に記載の保護回路。
- 該保護回路は半導体基板上に形成されており、前記抵抗素子は金属層とヴィアの間の相互接続から形成されている、請求項1〜3の何れか一項に記載の保護回路。
- 該保護回路は、前記第1及び第2のフィンガのソース領域が対向し、前記第1の抵抗素子と前記第2の抵抗素子とにより分離されるよう、半導体基板上に形成されており、前記第1の抵抗素子は、前記第2の抵抗素子と交互配置されている、請求項1又は2に記載の保護回路。
- 前記FETの前記複数のフィンガは、少なくとも第1のフィンガと第2のフィンガを含み、
該保護回路は、前記第1及び第2のフィンガのソース領域が対向し、前記複数の第2の抵抗素子によって分離されるよう、半導体基板上に形成されており、
前記第1のフィンガに結合された前記第2の抵抗素子は、前記第2のフィンガに結合された前記第2の抵抗素子と交互配置されている、
請求項3に記載の保護回路。 - 該保護回路は半導体基板上に形成されており、
前記第1の抵抗素子は、第1型の活性半導体材料のフィンガから形成されており、該第1型の活性半導体材料は、該第1型と反対の第2型の活性半導体材料の領域によって分離された前記第1のフィンガの前記ドレイン及びソース領域を形成している、
請求項1又は2に記載の保護回路。 - 前記FETの前記複数のフィンガは、少なくとも第1のフィンガ及び第2のフィンガを含み、
該保護回路は半導体基板上に形成されており、
前記第1の抵抗素子は、第1型の活性半導体材料のフィンガから形成されており、該第1型の活性半導体材料は、該第1型と反対の第2型の活性半導体材料の領域によって分離された前記第1のフィンガの前記ドレイン及びソース領域を形成している、
請求項3に記載の保護回路。
Applications Claiming Priority (17)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US21173500P | 2000-06-15 | 2000-06-15 | |
US60/211,735 | 2000-06-15 | ||
US21451300P | 2000-06-28 | 2000-06-28 | |
US60/214,513 | 2000-06-28 | ||
US26300501P | 2001-01-19 | 2001-01-19 | |
US60/263,005 | 2001-01-19 | ||
US27215901P | 2001-02-28 | 2001-02-28 | |
US60/272,159 | 2001-02-28 | ||
US27556301P | 2001-03-14 | 2001-03-14 | |
US60/275,563 | 2001-03-14 | ||
US28155201P | 2001-04-04 | 2001-04-04 | |
US60/281,552 | 2001-04-04 | ||
US28435601P | 2001-04-17 | 2001-04-17 | |
US60/284,356 | 2001-04-17 | ||
US09/881,422 | 2001-06-14 | ||
US09/881,422 US6583972B2 (en) | 2000-06-15 | 2001-06-14 | Multi-finger current ballasting ESD protection circuit and interleaved ballasting for ESD-sensitive circuits |
PCT/US2001/019213 WO2001097358A1 (en) | 2000-06-15 | 2001-06-15 | Multi-finger current ballasting esd protection circuit and interleaved ballasting for esd-sensitive circuits |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004521477A JP2004521477A (ja) | 2004-07-15 |
JP4942278B2 true JP4942278B2 (ja) | 2012-05-30 |
Family
ID=27575183
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002511451A Expired - Fee Related JP4942278B2 (ja) | 2000-06-15 | 2001-06-15 | Esd−センシティブ回路のためマルチ・フィンガ電流バラスティングesd保護回路及びインタリーブ配置されたバラスティング |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP1299932A4 (ja) |
JP (1) | JP4942278B2 (ja) |
KR (1) | KR20030019432A (ja) |
WO (1) | WO2001097358A1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7224560B2 (en) * | 2003-02-13 | 2007-05-29 | Medtronic, Inc. | Destructive electrical transient protection |
KR100681205B1 (ko) * | 2004-10-29 | 2007-02-09 | 주식회사 하이닉스반도체 | 정전기방전 보호회로를 위한 반도체소자 |
DE102005057129A1 (de) * | 2005-11-30 | 2007-05-31 | Infineon Technologies Ag | Schaltungsanordnung, Verfahren zur Steuerung einer Schwellenspannung eines Transistors, Diferenzverstärker mit der Schaltungsanordnung sowie Verwendung der Schaltungsanordnung |
CN100446239C (zh) * | 2005-12-06 | 2008-12-24 | 上海华虹Nec电子有限公司 | 集成电路中的静电保护电路 |
CN100446240C (zh) * | 2005-12-06 | 2008-12-24 | 上海华虹Nec电子有限公司 | 集成电路中的静电保护电路 |
US8144441B2 (en) * | 2006-08-30 | 2012-03-27 | Triquint Semiconductor, Inc. | Electrostatic discharge protection circuit for compound semiconductor devices and circuits |
CN102025136A (zh) * | 2009-09-17 | 2011-04-20 | 上海宏力半导体制造有限公司 | 一种静电放电保护电路 |
JP5864216B2 (ja) | 2011-11-04 | 2016-02-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3346518C1 (de) * | 1983-12-22 | 1989-01-12 | Texas Instruments Deutschland Gmbh, 8050 Freising | Feldeffekttransistor mit isolierter Gate-Elektrode |
JPH0669080B2 (ja) * | 1985-01-31 | 1994-08-31 | 株式会社東芝 | 半導体集積回路装置 |
US4763184A (en) * | 1985-04-30 | 1988-08-09 | Waferscale Integration, Inc. | Input circuit for protecting against damage caused by electrostatic discharge |
US4825280A (en) * | 1986-10-01 | 1989-04-25 | Texas Instruments Incorporated | Electrostatic discharge protection for semiconductor devices |
NL8900593A (nl) * | 1989-03-13 | 1990-10-01 | Philips Nv | Halfgeleiderinrichting met een beveiligingsschakeling. |
US5404041A (en) * | 1993-03-31 | 1995-04-04 | Texas Instruments Incorporated | Source contact placement for efficient ESD/EOS protection in grounded substrate MOS integrated circuit |
US5477413A (en) * | 1994-01-26 | 1995-12-19 | Cypress Semiconductor Corp. | ESD protection structure for P-well technology |
JPH0993101A (ja) * | 1995-09-28 | 1997-04-04 | Hitachi Ltd | コイル駆動回路 |
US5701024A (en) * | 1995-10-05 | 1997-12-23 | Cypress Semiconductor Corp. | Electrostatic discharge (ESD) protection structure for high voltage pins |
KR0164496B1 (ko) * | 1995-12-02 | 1998-12-15 | 김광호 | 정전기보호소자 |
KR100188135B1 (en) * | 1996-06-27 | 1999-06-01 | Samsung Electronics Co Ltd | Protection device of semiconductor device |
JP2943738B2 (ja) * | 1996-11-29 | 1999-08-30 | 日本電気株式会社 | 半導体装置における静電保護回路 |
EP0851552A1 (en) * | 1996-12-31 | 1998-07-01 | STMicroelectronics S.r.l. | Protection ciruit for an electric supply line in a semiconductor integrated device |
JP3499140B2 (ja) * | 1998-09-18 | 2004-02-23 | 株式会社東芝 | 半導体装置 |
-
2001
- 2001-06-15 JP JP2002511451A patent/JP4942278B2/ja not_active Expired - Fee Related
- 2001-06-15 WO PCT/US2001/019213 patent/WO2001097358A1/en not_active Application Discontinuation
- 2001-06-15 KR KR1020027017113A patent/KR20030019432A/ko not_active Application Discontinuation
- 2001-06-15 EP EP01948390A patent/EP1299932A4/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
EP1299932A1 (en) | 2003-04-09 |
WO2001097358A1 (en) | 2001-12-20 |
KR20030019432A (ko) | 2003-03-06 |
JP2004521477A (ja) | 2004-07-15 |
EP1299932A4 (en) | 2006-04-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080502 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20100309 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100820 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110920 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111214 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120131 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120228 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4942278 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150309 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |