KR20030019432A - 멀티-핑거 전류 밸러스팅 ｅｓｄ 보호 회로 및 ｅｓｄ감지 회로용 인터리브 밸러스팅 방법 - Google Patents

멀티-핑거 전류 밸러스팅 ｅｓｄ 보호 회로 및 ｅｓｄ감지 회로용 인터리브 밸러스팅 방법 Download PDF

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필립 크제슬러 요스비악크
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사르노프 코포레이션
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Abstract

멀티-핑거 정전기 방전(ESD) 보호 회로는 입력 핑거를 형성하는 적어도 두 개의 제 1 저항성 채널(RS1,RS2)을 가진다. 적어도 두 개의 전계 효과 트랜지스터(908,906)는 각각이 드레인과 소스를 가지며 적어도 두 개의 입력 핑거중 관련된 핑거와 접속되어 있다. 적어도 두 개의 FET중 적어도 하나의 게이트 단자는 ESD 디바이스의 턴온 전위를 감소시키기 위해 드레인 전극에 인가된 ESD 전위에 의해 바이어싱되도록 구성되어 있다. 적어도 두 개의 제 2 저항성 채널은 적어도 두 개의 FET의 소스 단자중 관련된 하나와 회로 리턴 경로 사이에 접속되어 있다.

Description

멀티-핑거 전류 밸러스팅 ＥＳＤ 보호 회로 및 ＥＳＤ 감지 회로용 인터리브 밸러스팅 방법{MULTI-FINGER CURRENT BALLASTING ESD PROTECTION CIRCUIT AND INTERLEAVED BALLASTING FOR ESD-SENSITIVE CIRCUITS}
여러 형태의 회로와 다른 디바이스들은 정전기 방전(ESD)으로부터 손상을 받기 쉽다. 예컨대, 사용자가 마찰 또는 유도(induction)에 의해 정전기적으로 충전될 때 ESD가 발생한다. 집적 회로(IC), 특히 MOS 트랜지스터로 형성된 IC는 이러한 ESD 손상에 취약하다. 부주의하게 ESD는 입/출력(I/O) 또는 전력 핀 또는 다른 IC 패드에 전달될 수 있으며, 이것은 민감한 반도체 접합부, 유전체, 상호접속부 또는 다른 IC 서브-엘리먼트에 손상을 줄 수 있다.
ESD로부터 회로를 보호하기 위한 여러 보호 기술이 개발되었다. ESD 보호의 주된 목적은 ESD-유발 전류를 손상받기 쉬운 회로부로부터 단락시키고 낮은 전압으로 처리하도록 설계된 특정 회로 경로로 유도하는 것이다. 따라서, ESD에 의해 발생된 고전압과 전류는 집적회로(IC)의 주회로부(main circuitry)로부터 전환될 수 있다. 이러한 ESD 회로 또는 구조(종종 ESD 보호 회로 또는 클램프로 불림)는 예컨대 I/O 패드 및 접지와 같은 두 개의 입력 핀 또는 패드 양단에 병렬로 장치될 수 있으며 또한 구 개의 패드에 연결된 감지 회로 양단에 병렬로 장치될 수 있다. 이상적으로, 이러한 ESD 보호는 회로의 정상 동작에 간섭되지 않거나 또는 "비가시적(invisible)"이여서, ESD가 발생하지 않는 경우에도 ESD 보호가 IC 회로부에서 유지되는 동작을 느리게하거나 또는 부정적으로 영향을 미치지 않는다.
두 개가 공통적으로-사용된 ESD 보호 구조는 SCR(실리콘 또는 반도체 제어 정류기)과 npn 바이폴라 트랜지스터이다. 두 개 타입의 구조가 임의의 트리거 전압(또는 전류)가 도달할 때 (홀딩 또는 클램핑 전압으로 공지된) 저전압, 저저항 상태를 나타낸다. 통상적으로 트리거 전압은 홀딩 전압보다 높다. 특히 달리 설계되지 않는다면, SCR은 일반적으로 가장 낮은 홀딩 전압을 가진다.
기생적으로 그리고 의도적으로 SCR은 US 특허 번호 4,400,711, 4,405,933 4,631,567 및 4,683,781에 개시된 SCR 기술과 같은 IC를 보호하기 위해 사용되었다. 이러한 SCR 보호 구조의 주된 장점은 자체의 높은 에너지-흡수 능력을 가진다는 것이다. 유사하게, 보호 구조의 여러 형태가 미국 특허 번호 5,519,242에 개시된 구조 및 기술과 같은 npn 스냅-백 현상을 배경으로 구성되었다. 이러한 구조와 유사한 구조는 모든 NMOS 트랜지스터에서 존재하는 기생 npn 바이폴라 접합 트랜지스터(BJT)의 장점을 취한다. 대다수 이러한 해결책은 접지-게이트 NMOS (ggNMOS)의 변형으로 공지되어 있다.
여러 문제가 종래 ESD 보호 기술에 수반되었다. 예컨대, ESD 보호 디바이스의 큰 폭은 큰 ESD가 발생하는 경우에 대하여 보호하기 위해 사용될 수 있다. 집적 회로 설계에서, 큰 디바이스 폭은 멀티-핑거 레이아웃을 사용하여 이루어진다. ESD 스트레스 상태에서 멀티-핑거 디바이스와 관련한 주요 관심사항은 핑거의 비 균일 트리거 가능성이다. 도 1의 굴곡(102,103)은 단일 기생 BJT 의 동작을 도시한다. BJT 양단에 걸리는 전압이 Vt1을 초과할 때, BJT 는 전류를 도전시키기 위해 스냅백 모드에서 동작하여, 보호된 회로부 양단의 전압을 감소시킨다. 도 1의 굴곡(102,103)에 의해 도시된 바와 같이, 멀티-핑거 구조의 균일한 턴온을 보장하기 위하여, 고장시의 전압값(Vt1)은 기생 BJT 트랜지스터의 트리거 전압(Vt1), 즉 스냅백의 온셋에서의 전압을 초과해야한다. 이것은 제 2 병렬 핑거가 제 1 도전 핑거가 Vt2에 도달하기 전에 Vt1부근에서 트리거되는 것을 보장한다. 따라서, 초기에 트리거된 제 1 도전 핑거에 대한 손상은 인접한 핑거가 또한 낮은 저항성 ESD 도전 상태(스냅백)로 스위칭 온 될 때까지 방지될 수 있다. 조건 Vt1<Vt2을 달성하기 위하여, 트리거 전압은 감소되거나 제 2 브레이크다운 전압이 증가되어야 한다.
도 1의 굴곡(104,405)에 의해 도시된 바와 같이, NMOS 트랜지스터내에서 균일한 도전 조건 Vt1<Vt2을 달성하기 위한 공통 방법은 게이트 연결과 기판 트리거이다. 게이트 연결은 IRPS 1992(IEEE 카탈로그 번호 92CH3084-1) 페이지 141-150에서 C. Duvvury 등이 저술한 "Dynamic Gate Coupling of NMOS for Efficient Output ESD Protection"이란 제목의 논문에 개시되어 있다. 통상적으로 이러한 기술은 MOS 트랜지스터의 드레인과 게이트 사이에 연결된 커패시터를 사용한다. ESD에 의해 유발된 전류의 일부분은 커패시터를 통해 MOS 디바이스에 고유한 기생 바이폴라 접합 트랜지스터(BJT)를 일시적으로 바이어싱하기 위해 전송된다.
ESD 가 발생하는 동안 NMOS 게이트 및/또는 BJT 의 베이스를 일시적으로 바이어싱하기 위해, ESD 트리거 전압(Vt1)은 본질적으로 Vt2이하에 적합한 스냅백 홀딩 전압(Vh) 방향으로 Vt1' 까지 감소된다. 일시적인 바이어싱은 ESD 전류를 완전히 도전하도록 모든 병렬 핑거에 충분한 시간 간격동안 존재하도록 설계된다. 일반적으로 게이트 연결 및/또는 기판 트리거는 굴곡(102,103)부터 굴곡(104,103)까지 NMOS 고 전류 특성을 변화시킨다. 더욱이, 이러한 기술은 또한, ESD 보호에 적합하지 않을 수 있는, 굴곡(102,105)에 의해 나타나는 특성을 가지는 NMOS 트랜지스터가 굴곡(104,105)에 의해 나타나는 더 적합한 특성을 가지도록 수정하는 것을 가능하게 한다.
특히 무선 주파수(RF) 장치와 관련하여 이러한 방법의 일반적인 단점은 I/O 패드에서 도입된 매우 큰 추가 용량이다. 또 다른 단점은 많은 다른 시간 신호(signature)를 가지는 ESD를 처리하도록 일반적으로 설계된 동적 바이어싱 회로부의 설계 복잡성이다.
Vt2를 증가시키기 위한 한가지 방법은 밸러스팅 저항을 추가하는 것이다. 즉 도 4A에 도시된 바와 같이 실리사이드 블록과 함께 이격되도록 드레인 접촉부를 게이트까지 증가시킨다. 그러나, 반도체 제조중에 로컬 실리사이드 블록에 대한 추가의 프로세스 단계는 비용이 많이 들고 손실을 유발하는 것으로 알려져 있다. 밸러스팅 저항이 이용될 수 없기 때문에, 완전한 실리사이드 멀티-핑거 NMOS 디바이스(도 4B 및 도 4D)는 ESD 전류에 민감하다. 드레인 및 소스 영역내의 완전한 실리사이드 영역(도 4C)의 도입은 실제로 ESD 디바이스 성능의 개선이 증명되지 않으면서 매우 큰 디바이스 크기를 유발한다. 즉, 추가의 용량은 증가된 드레인 영역에 의한 접합 용량의 형태로 추가된다.
밸러스트 저항을 추가하는 일반적인 단점은 고전류 도전 상태에서 증가된 홀딩 전압이다. 이것은 높은 전력 소실을 유발하고 이로 인해 자체의 낮은 ESD 성능을 유발한다. 이것은 또한 보호 디바이스 양단과 보호된 회로 노드 양단에 걸리는 높은 전압 설정(build-up)을 유발한다. 밸러스트 저항을 추가하는 일반적인 또 다른 단점은 정상 동작 상태동안 NMOS 드라이브 전류와 속도의 감소이다.
따라서, ESD 보호 회로 또는 클램프가 동적 바이어싱을 사용하지 않으며 어떠한 추가의 용량 또는 추가의 밸러스트 저항을 추가하지 않으며 구현되는 공지된 멀티-핑거 성능을 가지는 것이 바람직하다. 더욱이, 구조 폭의 선형 기능으로서 변화하는 ESD 성능을 가지는 것이 바람직하다.
본 발명은 정전기 방전(ESD) 보호에 관한 것으로, 특히, ESD 경우에 집적 회로에 대하여 전압 스트레스를 감소시키기 위한 ESD 보호에 관한 것이다.
도 1, 도 2 및 도 3은 본 발명의 동작을 설명하는데 사용된 ESD 디바이스의 전류(I) 대 전압(V) 그래프를 도시한다.
도 4A는 실리사이드의 로컬 블록을 가지는 종래 MOS 디바이스 레이아웃을 도시한 평면도이다.
도 4B는 완전한 실리사이드를 가지며 최소 크기를 가지는 종래 MOS 디바이스를 도시한 평면도이다.
도 4C는 완전한 실리사이드를 가지며 추가의 공간을 가지는 종래 MOS 디바이스를 도시한 평면도이다
도 4D는 실리사이드 블록을 가지는 종래 멀티-핑거 MOS를 도시한 평면도이다.
도 5는 완전한 실리사이드 전류 밸러스팅 ESD 보호 회로의 디바이스 레이아웃을 부분적인 개략도 형태로 도시한 평면도이다.
도 6A는 수직 미앤더 비아(meandering via)와 병렬 밸러스팅 저항기를 형성하는 접속 층을 사용한 종래 ESD 보호 회로의 평면도이다.
도 6B는 도 6A에 도시된 수직 미앤더 스트립중 하나와 스트립에 연결된 활성 디바이스의 일부분을 도시하는 단면도이다.
도 6C는 병렬 밸러스팅 저항기를 형성하도록 병렬 실리사이드 폴리실리콘 스트립을 사용하는 종래 ESD 보호 회로의 평면도이다.
도 7은 본 발명의 제 1 실시예에 따른 멀티-핑거 디바이스의 개략도이다.
도 8A는 소스-기판 바이어싱 장치를 사용하는 본 발명의 제 2 실시예에 따른 개략도이다.
도 8B는 조합된 소스-게이트-기판 바이어싱 장치를 사용하는 본 발명의 제 3 실시예에 따른 개략도이다.
도 8C는 소스-게이트 바이어싱 장치를 사용하는 본 발명의 제 4 실시예에 따른 개략도이다.
도 8D는 소스-게이트 바이어싱 장치와 세그먼트화된 소스 저항을 사용하는 본 발명의 제 5 실시예에 따른 개략도이다.
도 9는 도 8D의 소스-게이트 바이어싱 장치를 사용하는 멀티-핑거 NMOS 디바이스의 디바이스 레이아웃이다.
도10은 도 8B의 소스-게이트-기판 바이어싱 장치를 사용하는 멀티-핑거 NMOS 디바이스의 디바이스 레이아웃이다.
도 11은 동시 게이트 바이어싱을 가지는 본 발명의 제 6 실시예에 따른 개략도이다.
도 12는 동시 게이트 바이어싱을 가지는 본 발명의 제 7 실시예에 따른 개략도이다.
도 13은 다이오드 게이트 제어 네트워크를 포함하는 본 발명의 제 8 실시예에 따른 개략도이다.
도 14는 멀티-핑거 턴온 트랜지스터(MFT), 트리거 회로 및 전송 회로를 포함하는 본 발명의 제 9 실시예에 따른 개략도이다.
도 15는 트리거 회로 및 MFT 회로를 포함하는 본 발명의 제 10 실시예에 따른 개략도이다.
도 16은 게이트-기판 연결 기술을 사용하는 MFT 디바이스의 디바이스 레이아웃을 도시하는 평면도이다.
도 17A는 게이트-기판 연결 기술을 사용하는 다수의 병렬 접속 디바이스의 디바이스 레이아웃을 도시하는 평면도이다.
도 17B는 도 17A에 도시된 구조를 설명하는데 사용된 개략도이다.
도 18은 게이트-기판 연결 기술을 사용하는 인라인 장치내의 다수의 병렬 접속 MFT 디바이스의 디바이스 레이아웃을 도시하는 평면도이다.
도 19는 백 엔드 밸러스트(BEB) MFT 구조의 회로도이다.
도 20은 예시적인 MFT 구조의 개략적인 형태를 부분적으로 도시한 평면도이다.
도 21은 도 20에 도시된 구조를 설명하는데 사용된 개략도이다.
도 22는 도 20에 도시된 MFT 구조의 레이아웃 도면이다.
도 23은 MFT 구조에 유효한 예시적인 영역의 개략적인 형태를 부분적으로 도시한 평면도이다.
도 24는 도 23에 도시된 MFT 구조를 설명하는데 사용된 레이아웃 도면이다.
도 25는 도 23과 도 24에 도시된 MFT 구조의 레이아웃 도면이다.
도 26A와 26B는 도 20과 도23에 도시된 MFT 구조의 비교를 도시하는 레이아웃 도면이다.
도 27A는 예시적인 ESD 보호 디바이스의 개략적인 형태를 부분적으로 도시한 평면도이다.
도 27B는 도27A에 도시된 ESD 보호 디바이스의 일부분을 도시한 평면도이다.
본 발명은 입력 핑거를 한정하는 적어도 두 개의 제 1 저항성 채널을 가지는 멀티-핑거 ESD 보호 회로를 구현한다. 드레인, 소스 및 게이트 채널을 각각 가지는 제 1 및 제 2 전계 효과 트랜지스터(FET)가 포함된다. 각각의 제 1 및 제 2 FET 는 제 1 및 제 2 회로 단자 사이에서 개별 기생 바이폴라 접합 트랜지스터(BJT)를 한정한다. BJT의 베이스는 FET의 채널 영역에 대응한다. 제 1및 제 2 FET의 드레인(콜렉터) 단자는 적어도 두 개의 입력 핑거중 관련된 핑거에 접속된다. 제 1 FET의 게이트 단자는 제 2 FET의 게이트 단자에 접속된다.
본 발명의 특징에서, 제 1 FET 게이트 단자는 제 1 FET의 채널에 연결되고 제 2 FET의 채널에 연결된다.
본 발명의 또 다른 특징에서, 멀티-핑거 ESD 보호 회로는 적어도 두개의 FET 중에서 소스(에미터) 단자중 관련된 단자와 기준 전위의 소스 사이에서 접속된 적어도 두 개의 제 2 저항성 채널을 더 포함한다.
본 발명의 또 다른 특징에서, 멀티-핑거 ESD 보호가 제공된다. 멀티-핑거 회로는 각각 입력 핑거를 한정하는 다수의 제 1 저항성 채널을 가진다. 각각 드레인, 소스 및 게이트 단자를 가지는 제 1, 제 2 및 최종 FET를 포함하는 각각의 다수의 전계 효과 트랜지스터(FET)가 포함되고, 다수의 FET의 드레인 단자는 다수의 입력 핑거중 하나에 각각 접속된다. 다수의 FET 중 각각은 제 1 및 제 2 회로 단자 사이에서 개별 기생 바이폴라 접합 트랜지스터를 한정한다. 제 2 FET의 게이트 단자는 제 1 FET의 소스 단자에 접속되고 제 1 FET의 게이트 단자는 최종 FET의 소스 단자에 접속된다. 다수의 제 2 저항성 채널 각각은 다수의 FET의 소스 단자중 관련된 단자와 기준 전위의 소스 사이에서 접속된다.
본 발명의 또 다른 특징에서, 각각의 FET가 기생 바이폴라 트랜지스터의 베이스 전극에 해당하는 채널 영역을 가지며 제 2 FET의 채널 영역은 제 1 FET의 소스 단자에 연결되는 멀티-핑거 ESD 보호 회로가 제공된다.
본 발명의 또 다른 특징에서, FET는 기생 바이폴라 트랜지스터의 베이스 전극에 해당하는 채널 영역을 가지며 제 2 FET의 게이트 단자는 제 2 FET의 채널 영역과 제 1 FET의 소스 단자에 접속된다.
본 발명의 또 다른 실시예에서, 바이어싱 회로가 제 1 및 제 2 회로 단자 사이에서 전류 흐름을 균등하게 분산하도록 ESD가 발생하는 동안에, 다수의 EST 중에서, 다수의 FET를 동시에 바이어싱하기 위하여 다수의 병렬-접속 FET에 동작가능하게 링크된 게이트 바이어싱 회로가 제공된다.
본 발명의 또 다른 특징에 따라서, 바이어싱 회로는 게이트, 소스 및 드레인 전극을 포함하는 FET를 더 포함하며, 소스 전극이 제 1 회로 단자에 연결되고 드레인 전극이 다수의 병렬-접속된 FET의 상호 접속된 게이트 전극에 연결된 구조를 가진다. 회로는 다수의 트리거 FET를 더 포함하며, 각각의 트리거 FET는 소스 전극이 제 2 회로 단자에 연결되고 드레인 전극이 추가 FET의 게이트 전극에 연결되며 게이트 전극은 다수의 병렬 접속된 FET중 각각 하나의 소스 전극에 연결된 구조를 가진다.
또 다른 실시예에서, 다이오드 게이트 연결 회로는 ESD를 방전하기 위하여 제공된다. 다이오드는 애노드가 FET중 하나 FET의 소스 단자에 접속되고 캐소드는 병렬-접속 FET의 제 1 FET 및 적어도 하나의 제 2 FET의 게이트 전극에 접속되도록 접속된다.
또 다른 실시예에서, 트리거 회로는 ESD를 검출하고 검출 신호를 생성하는데 사용된다. 전송 회로는 바이어스 신호를 생성하기 위해 트리거 회로의 검출 신호에 응답한다.
추가의 실시예에서, 다수의 단일 병렬 밸러스팅 저항기를 포함하는 멀티-핑거 ESD 보호 회로가 제공된다. 다수의 밸러스팅 저항기 각각은 제 1 회로 단자에 연결된 제 1 단자와 다수의 FET의 각각의 드레인 전극에 연결된 제 2 단자를 가진다. 다수의 FET의 소스 단자는 제 2 회로 단자에 접속된다.
본 발명의 이러한 특징부, 특징 및 장점과 다른 특징부, 특징 및 장점은 하기 설명과, 첨부된 청구항, 및 첨부된 도면으로부터 더욱 자명하게 나타난다:
본 발명은 제 1 트랜지스터가 ESD 이벤트에 의하여 턴온된 후 나머지 트랜지스터가 제 1 트랜지스터에 대한 턴온 전압보다 낮은 턴온 전압에서 바이어싱되는 다중 핑거 턴온(MFT) ESD 보호 장치에서 구현된다.
본 발명은 상보성 금속 산화막 반도체(CMOS) 집적회로를 위한 ESD 보호 장치 환경에서 기술되었지만, CMOS기반 IC와 다른 기술로 적용될 수도 있다. 예컨대, 본 발명은 NMOS 기반 IC 또는 순수 바이폴라 기반 IC를 보호하는데 적용될 수 있다. 또한 SCR 기반 보호 회로를 위한 트리거 회로로서 사용될 수도 있다.
MOS 반도체 프로세스에서, 실리콘 밸러스팅 저항은 동등한 전류 확산 및 균일한 다중 핑거 ESD 성능(즉, 하나 이상의 MOSFET M)을 보장하기 위하여 유입될 수 있다. 어떤 회로에서, 트리거 회로는 다중 핑거 트리거 및 ESD 성능을 강화하기위하여 도입된다. 본 발명의 전형적인 실시예에서, 트리거 회로는 다중 핑거 MOS 회로를 균일하게 트리거하는데 사용되지 않는다. 일 실시예에서, 적어도 하나의 트랜지스터 핑거가 트리거에 허용된다. 본 명세서에서, 부분적으로 도전 상태에서, 제 1 핑거가 트리거된 후, 바이어스 신호는 비도전 트랜지스터 핑거를 턴온하기 위하여 획득된다.
본 발명의 모든 기술은 도 1A에 도시된 Vt1에서 Vt2또는 V't2의 관계식에 필요한 특정한 조건없이 도 1A에 도시된 다중 핑거 균일 성능 상태인 V't1＜ V't2＜＝Vt2를 따른다.
이와 같이, 게이트/기판 구동 턴온 및 전류 밴런싱의 예는 다중 핑거 반도체 장치의 균일한 턴온을 지원하기 위하여 제공된다. 다중 핑거 턴온 장치예는 공지된 장치와 비교하여 "온-저항"을 상당히 감소시킨다. 어떤 다중 핑거 트랜지스터 장치에 적용될 수 있는 소스-게이트 바이어싱 기술이 도입된다. 이후, 본 발명은 다중 핑거 NMOS 트랜지스터를 설명한다.
도 5를 참조하여, 작은 저항재료가 장치예(500)에 도시되어 있다. 단일 트랜지스터 핑거의 전형적인 예에서, 502로 지정된 슬라이스는 금속, 금속 상호접속, 폴리실리콘 또는 실리사이드 폴리실리콘 또는 그들의 상호 접속 또는 실리콘-금속 상호접속으로 형성될 수 있다. 선택적으로, 반도체 기판에 저항 채널로 형성될 수도 있다. 밸러스터 저항(504)이 기준 전압의 소스(예컨대, 접지)에 접속될 수 있는 접속기(552)에 소스(550)를 접속하기 위하여 형성될 수도 있다. 도 5는 트랜지스터의 소스와 드레인에 접속하기 위한 밸러스트 저항을 도시하지만, 밸러스트 저항은 소스만에 또는 드레인만에 접속될 수도 있다.
도 6A는 금속 스트립(수직 미앤더링), 폴리실리콘 및 금속간 상호접속, 금속 및 실리콘의 상호접속, 폴리실리콘 및 금속간 상호접속을 이용하는 단일 트랜지스터 핑거 설계(일반적으로 VM으로 도시됨)의 상부도이다. 이 실시예에서, 각각의 스트립(502,504)은 프로세스의 일부인 접촉 바이어스를 이용하는 집적회로 프로세스의 서로 다른 레벨에서 형성된 금속 스트립 및 폴리실리콘을 결합하여 형성된다. 밸러스팅 저항(502,504)은 폴리실리콘, 비아, 접촉부 및 금속의 직렬 접속에 의하여 형성된다. 밸러스팅 저항(502,504)은 각각의 밸러스팅 저항의 성분을 격리시키는 동일 메커니즘에 의하여 격리된다. 장치의 드레인쪽에서, 수직 미앤더링 비교차 스트립(502)은 접속 터미널(4)에 의하여 실리사이드 드레인 영역(530)에 접속된다. 수직 미앤더링 비교차 스트립(502)은 간격(72)만큼 분리되어 있다. 수직 미앤더링 비교차 스트립(504)은 장치의 소스쪽에서 접속 터미널(8)에서 실리사이드 소스 영역(550)에 접속된다. 스트립(504)은 간격(76)만큼 분리되고 비교차되도록 구성된다.
도 6B는 본 발명을 따르는 단일 트랜지스터 핑거 설계의 예를 따르는 단일 수직 미앤더링 스트립(502)의 부분도이다. 이러한 미앤더링 스트립은 공통 터미널(520)을 ESD 장치의 드레인 영역(530)에 접속한다. 외부 접속(520)에서 시작하면, 스트립(502)은 폴리실리콘(78)의 세그먼트 아랫쪽에서 다른 접속기(41) 윗쪽으로, 금속층(50)으로, 비아(81)로, 제 2 금속층(83)의 세그먼트로, 제 2비아(84)로, 제 3 금속층(82)의 세그먼트로의 접속기(또는 상호접속)를 포함한다. 제 3 금속층(82)의 세그먼트는 직렬 비아 접속, 제 2 금속층 세그먼트, 다른 비아, 제 1 금속층 세그먼트 및 접속기를 통하여 폴리실리콘층(78)의 다른 세그먼트에 접속된다. 상기 제 2 폴리실리콘 세그먼트는 접속기, 제 1 금속층 세그먼트, 비아, 제 2 금속층 세그먼트 및 다른 비아를 거쳐 제 3 금속층(82)의 제 2 세그먼트에 접속된다. 끝으로, 본 실시예에서, 제 3 금속층(82)의 제 2 세그먼트는 비아(84)의 직렬 접속, 제 2 금속층(83)의 세그먼트, 다른 비아(81), 제 1 금속층(50)의 세그먼트 및 접속기(4)를 통하여 ESD 장치의 드레인 영역(530)에 접속된다.
본 발명의 전형적인 실시예에서, 제 1, 2, 3 금속층은 알루미늄 또는 구리 필름일 수 있으며, 비아 및 접속재료는 텅스텐 또는 구리 플러그일 수 있다. 이러한 직렬접속은 밸러스팅 저항(502)을 형성한다. 전형적인 실시예에서, 각각의 상호접속은 중요한 저항(예컨대, 개선된 깊은 서브-마이크론 기술에서는 5에서 10옴)을 밸러스팅 저항(502)에 추가한다. 다른 각각의 층은 저항을 추가하며, 금속층의 저항은 폴리실리콘층(78), 접속기(41) 및 바이어스(81,84)의 결합 저항과 비교하여 무시된다.
층의 개수 및 미앤더의 개수는 일반적으로 하나이다. 만족할만한 밸러스팅 저항은 하나보다 많거나 적은 층 및/또는 하나보다 많거나 적은 미앤더를 사용하여 제작될 수 있다.
실제 저항값은 금속층보다 높은 저항(30내지 50배)을 갖는 폴리실리콘층 및 상호접속에 의하여 성취된다. 금속층 및 바이어스의 개수는 상대적으로 복잡한 장치를 갖는 개선된 처리보다는 다소 높을 수 있다.
도 6C는 밸러스트 저항(502',504')을 형성하기 위하여 상호 접속 및 폴리실리콘 스트립을 주로 이용하는 다중 핑거 ESD 장치의 단일 트랜지스터 핑거의 실시예의 상부도이다. 이 실시예에서, 병렬 실리콘 스트립(502')은 제 1 회로 터미널(520)을 드레인 영역(530) 및 소스 영역(550) 사이에 형성된 각각의 병렬 FET에 접속하기 위하여 절연 산화층(도시되지 않음)의 상부에 형성된다. 동일한 방식으로, 소스 밸러스팅 저항(504')이 제 2 회로 터미널(552) 및 소스 영역(550)의 각각의 채널 사이에 존재하는 병렬 폴리실리콘 스트립을 증착하여 형성된다. 병렬 스트립은 실리사이드로 완전하게 코딩될 수 있다. 도 6C에서, 게이트(540)의 접속은 도시되지 않았다. 도 6A 및 6C에 도시된 방법중 하나가 본 발명에 사용하기에 적당한 단일 트랜지스터 핑거를 형성하는데 사용될 수 있으나, 도 6C에 도시된 방법은 도 6A에 도시된 방법을 사용하여 제작된 단일 트랜지스터보다 더 복잡하고 더 IC 집적호환되는 다중 핑거 장치를 제작할 수 있다. 도 5 및 6A에서 6C에 도시된 ESD 장치는 드레인 저항(502) 및 소스 저항(504)을 모두 포함할 수 있지만, 이들 저항중 하나는 제거될 수 있다.
도 7은 본 발명을 따르는 다중 핑거 NMOS 구조(700)의 개략적인 회로도이다. 핑거 F1에서 Fn은 본 발명을 따르는 트랜지스터 장치의 동작을 도시한 단일 트랜지스터 핑거구조의 예이다. 개별적인 밸러스팅 엘리먼트(RSi, RDi)는 당업자에게 공지된 다른 수단으로 형성될 수 있다. 저항성 밸러스팅 엘리먼트(RD1에서 RDn)는MOSFET의 M1에서 Mn의 드레인(Di)과 직렬로 접속된다. 저항성 밸러스팅 엘리먼트(RS1에서 RSn)는 MOSFET의 M1에서 Mn의 소스(S1에서 Sn)에 직렬로 접속되며, 기준 저항의 소스(예컨대, Vss또는 접지)에 접속된다.
동작시, 균등화 효과는 제 1 및 제 2 회로 터미널 사이의 포지티브 ESD 바이어싱을 이용한 ESD 이벤트동안 소스-게이트 바이어싱에 의하여 모든 핑거를 턴온하여 구현된다. 네거티브 바이어싱의 경우, 다중 핑거 성능을 취하지 않는 다이오드가 턴온된다. 그러므로, ESD 바이어싱의 극성은 더이상 문제삼지 않는다. 하나의 핑거, 예컨대 F2가 ESD 발생동안 트리거되자 마자, 대부분의 초기 ESD 전류는 소스 밸러스팅 저항(RS2)을 흐른다. RS2의 최종 전압강하(즉, 초기 소스 노드(S2)에서의 포지티브 전압)가 평가될 수 있다. 근접 NMOS 핑거(F3)의 게이트(G3)에 노드(S2)를 접속시킴으로써, MOS 동작은 이 장치 섹션(VG3=VS2)에서 시작된다. 근접 디바이스의 이러한 바이어싱은 본 명세서에서 게이트-연결 효과로 참조된다. 게이트 연결 효과는 NMOS 핑거(F3)내에서 Vt1에서 V't1으로의 기생 BJT 트리거 전압(도 1A에 도시됨)의 감소를 초래한다.
결과적으로, 핑거(F3)는 제 2 브레이크다운이 핑거(F2)에 먼저 스위칭 온에 도달하기 전에 BJT 스냅백 동작시(도 2의 곡선 104 및 105 참조)에 턴온된다. 도 2에 도시된 바와 같이, Vt1＜V't1이지만, Vt1에서 Vt2또는 V't2의 상대적인 전압에 대한 특정한 요구조건이 존재하지는 않는다. 즉, 소스-게이트 바이어스는 균일한 ESD 성능을 위하여 수정된 조건에서 다중 핑거된 턴온을 유발시킨다. 수정되지 않은 조건은 모든 핑거 트랜지스터에서 Vt1＜Vt2이다. 결과적으로, F3을 관통하는 소스 전류 및 RS3의 전압강하는 게이트(G4)의 동일한 풀업 및 이웃 핑거(도 7의 F4)의 턴온을 초과한다. 도 3은 실제로 Vt1에서 트리거하는 첫번째 것을 제외하고 이전 장치에 의하여 활성화(즉, 턴온)된 각각의 네 개의 기상 BJT 장치를 사용하는 전형적인 시스템을 도시한다. 곡선(402,4051)은 초기 BJT의 턴온을 나타내고, 곡선(4052,4053,4054)은 제 2 에서 제 4 트랜지스터의 턴온을 나타낸다. 도 3에 도시된 바와 같이, 제 1 에서 제 3 BJT에 의하여 제 2 에서 제 4 BJT를 바이어싱하는 것은 Vt1에서 V't1으로부터의 패드상의 전압 요구조건을 감소시킨다.
그러므로, 단일 장치 핑거는 이 구조가 균일한 스트레스 전류 도전 모드에 존재할 때까지 순차적으로 스위칭온된다. 마지막 핑거의 소스는 루프를 완료하는 제 1 핑거의 게이트에 접속된다. 바이어싱은 제 1 핑거가 트리거되기 때문에 일시적이지는 않다. 소스-게이트 바이어싱 방법은 전류 분산 메커니즘을 제공한다. 어떤 장치 섹션(하나의 핑거)을 통과하는 우세한 전류 흐름의 경우, 이러한 개념은 균일한 분산이 달성될 때까지 근접 핑거의 게이트를 제어함으로써 전류를 효과적으로 재분산시킨다. 장치가 균일한 ESD 전류 도전 상태, 즉 모든 핑거가 턴온되고 동일한 양의 전류가 운반된 후, 게이트 소스 전압(VGS)은 I1=I2=...=In및 VSIX=VGX이기 때문에 제로가 되려는 경향이 있다. 결과적으로, 매우 높은 로컬 전류밀도는 무효가 된다.
전형적인 실시예에서, 모든 저항은 특정한 MOS 임계전압(Vth) 이상으로 근접 핑거의 게이트 소스 전압(VGS)을 정확하게 올리기 위하여 RS1=RS2=...=RSn가 되도록 조절된다. 그러나, 게이트 연결 효과는 Vth이하의 게이트 바이어스의 경우에 대한 턴온 전압(V't1)을 감소시킨다. 저항 동조값은 예컨대 소스 밸러스트에 대한 적당한 장치를 선택하여 수행될 수 있다. 예를 들어, 충분히 큰 수직 미앤더링 또는 밸러스트 슬라이스에 대한 충분한 폴리실리콘 저항 길이는 각각 조건 RSX·It2,finger＞Vth를 실현하는데 충분한 RSX를 증가시킨다. 그러나, 전형적인 실시예에서, RSX·It2,finger＞α·Vth(α＞1)의 허용치는 우연히 트리거된 핑거의 It2전류보다 낮은 전류 레벨에서 다음 이웃하는 핑거의 턴온을 보장하기 위하여 사용된다.
게이트 바이어싱의 대안으로서, 기판 바이어싱 또는 게이트 바이어싱 및 기판 바이어싱의 조합이 도 8A-8D에 도시된 대로 사용될 수 있다. 도 8A는 기판 바이어싱 장치를 사용하는 다중 핑거 장치의 개략도이며, 도 8B는 조합 기판 게이트 바이어싱 장치를 사용하는 다중 핑거 장치의 개략도이며, 도 8C는 게이트 바이어싱 장치의 개략도이며, 도 8D에 도시된 장치는 게이트 바이어싱, 기판 바이어싱 또는 조합 기판-게이트 바이어싱 장치의 스플릿 소스 저항을 사용한다.
도 8A에 도시된 바와 같이, 다중 핑거 ESD 회로의 트랜지스터는 하나의 트랜지스터의 기판(기생 BJT의 베이스)이 이전 트랜지스터의 소스 전극에 접속되도록 구성된다. 본 발명의 일 실시예에서, 다중 핑거 ESD 구조의 제 1 트랜지스터의 기판은 이 구조의 마지막 트랜지스터의 소스 전극에 접속된다. 도 8B는 MFT 구조의 각 트랜지스터의 기판 및 게이트가 서로 접속되고 이전 트랜지스터의 소스 전극에 접속되는 다른 구성을 도시한다. 도 8C는 MFT 구조의 각각의 트랜지스터의 게이트가 이 구조의 이전 트랜지스터의 소스 전극에 접속되는 또 다른 실시예를 도시한다. 도 8D는 도 8A, 8B, 8C에 도시된 구성중 하나를 사용할 수 있는 변화를 도시한다. 이전 트랜지스터의 소스에 직접적으로 접속하는 대신, 도 8D는 소스 저항에 접속하며, 소스 저항을 두개 성분을 효과적으로 쪼갠다. 하나의 트랜지스터의 게이트 전극이 이전 트랜지스터의 소스 저항에 접속된 도 8D에 도시된 구성은 도 9를 참조로 이하에서 설명된다. 도 8D는 소스 바이어스 연결의 바람직한 실시예를 도시한다. 도 8B의 조합 게이트-기판 구성은 도 10을 참조하여 이하에서 설명된다.
도 9와 도 10은 게이트에 대한 예시적인 레이아웃과 본 발명에 따른 멀티-핑거 NMOS 디바이스의 기판(베이스) 바이어싱 기술을 부분적으로 개략적인 다이어그램 형태로 도시하는 평면도이다. 이러한 예시적인 레이아웃에서, 스트립, VM 은 원하는 레벨의 밸러스트를 제공하기 위한 드레인 저항과 인접한 게이트 (및 기판 영역 각각)을 풀업(pull up)시키기 위한 소스 저항으로서 사용된다. 도 9에 도시된 바와 같이, 스트립은 드레인 단자(D)를 NMOS 디바이스의 드레인 영역(902)에 접속하는 것을 도시한다. 추가의 스트립은 소스 단자(S)를 NMOS 디바이스의 각각의 소스 영역(904)에 접속한다. 커넥터(906,908)는 하나의 단일 핑거의 게이트 전극을 이전의 단일 핑거의 소스 저항에 전기적으로 결합시킨다. 도 9에 도시된 바와 같이, 최초 ESD 디바이스의 게이트 전극은 최종 ESD 디바이스의 소스 저항에 접속되어 있다.
도 10은 유사한 장치를 도시하지만, NMOS 디바이스의 채널 영역은 기판 커넥터(910)를 통해 NMOS 디바이스의 게이트 전극에 접속되어 있다. 본 발명의 실시예에서, 기판 커넥터(910)는 폴리실리콘 링에 의해 NMOS 디바이스의 드레인 및 소스 영역으로부터 분리된 P+ 커넥터에 의해 형성되어 있다. 기판에 대한 임의의 다른 P+ 커넥터(910)가 적합할 수 있지만 더 많은 영역을 사용할 수 있다.
게이트와 기판 바이어싱 메커니즘은 임의의 실제 디바이스에서 가능한 전류 비균등성(inhomogenity)을 중화시킨다. 드레인 밸러스트 저항은 감소되거나 또는 과잉으로 될 수조차 있다. 이것은 ESD 보호와 관련하여 소형 디바이스 설계를 유발하고, 보호디바이스에 대하여 낮은 저항(low on-resistance)을 유발한다. 게다가, 동작중인 디바이스내에서 더 유효한 전압 클램핑 능력과 감소된 전력 소산이 달성된다.
상기 설명한 회로부는 기판-온리 바이어싱 장치가 선택된다면 출력 드라이버로서 적용될 수 있다.
A. 동시 게이트 바이어싱
게이트 바이어싱 기술을 구형하는 또 다른 방식이 도 11과 관련하여 아래에서 설명된다. 전체 멀티-핑거 디바이스의 턴-온 시간을 최소값으로 더욱 감소시키기 위하여, 모든 핑거의 게이트는 제일 먼저 트리거된 핑거가 실패 전류(It2)이하에서 계속 동작하는 동안 동시에 바이어싱되고 턴-온 될 수 있다. 도 11에 도시된 활성 어프로치(active approach)는 ESD 보호 디바이스 핑거의 접속된 게이트를 제어하기 위하여 일반적으로 X1내지 Xn로 지시되는 적은 수의 보조 NMOS 트랜지스터를 사용한다. 만약 예컨대 핑거(F2)가 턴온된다면, Rs2양단에서의 전압 강하는 결국 턴온되는 작은 게이트 제어 NMOS 디바이스(X2) 연결되는 게이트를 제공한다. 그 결과, 모든 접속된 게이트는 X2를 통해 풀업된다. 따라서, 게이트 연결은 턴온될 모든 NMOS 트랜지스터(Mi)에 제공된다. 실시예에서, 게이트를 접지시키는 저항(R=10㏀)은 보호 디바이스가 정상 회로가 동작하는 동안 비활성으로 남아 있게 한다. 당업자는 저항값이 회로 파라미터에 의존하고 상기 설명한 10K에 제한되지 않는다는 것을 알 것이다. 더욱이, 선택적으로 다이오드(D)는 MN을 통해 트랜지스터(M1)의 게이트 전극에 인가된 약 0.7V의 바이어스 전압을 제한하기 위하여 저항(R)과 병렬로 위치될 수 있으며 이로 인해 바이폴라 모드 도전이 MOS 도전(conduction) 이상으로 우세하게 할 수 있다.
n개의 핑거 ESD 디바이스에 추가로 n개의 소형 nMOS 트랜지스터를 구비하는 것이 바람직하지 않을 수 있다. 바람직한 게이트 접속을 가지는 n개의 트랜지스터보다 적은 수의 트랜지스터로써 모든 '오프-핑거'를 도전 상태로 바이어싱할 수 있다.
B. 활성 PMOS 및 NMOS 바이어싱
도 12에 도시된 추가의 실시예에서, 교번적 게이트 구동 턴온 및 전류 밸런싱 디바이스가 멀티-핑거 구조의 균일한 ESD 성능을 제공하는데 이용된다. 이러한 특정 바이어싱 기술은 활성 NMOS 및 PMOS 회로부에 기초하며 여러 핑거를 턴온시키기 위하여 더 안전하고 유효한 바이어스 신호를 제공한다. PMOS 디바이스는 전체 구조에 게이트 바이어스를 제공하며 NMOS-온리 어프로치 방식으로서 여러번 나타날 필요가 없다.
이러한 실시예에서, 하나의 매우 큰 PMOS 트랜지스터(P)는 더 많은 구동 전류를 제공할 수 있다. 마치 - 각각의 개별적인 핑거에 대하여 하나인 - 매우 작은 트래이트-오프 NMOS 와 같이 기능을 하는 큰 PMOS 는 게이트 바이어스를 제공한다. 소정의 게이트 지연은 PMOS의 큰 구동 전류 성능에 의해 추가로 오프셋된다.
본드 패드에 접속된 PMOS의 열접합(hot junction)과 PMOS 고유 기생 바이폴라 PNP 트랜지스터는 작은 NMOS-드레인 접합보다 ESD 실패를 하기 쉽지 않다. 따라서 PMOS 트랜지스터의 사용은 바이어스 전압을 인가하는 이러한 방법은 ESD 손상에 덜 취약하게 한다.
도 12는 실시예에 따라서 멀티-핑거 NMOS 구조(핑거 F1내지 Fn)의 선택적 개략도를 도시한다.
도 12에 도시된 활성 어프로치는 접속된 PMOS 디바이스의 게이트 전극을 제어하는 작은 NMOS 트랜지스터(X1내지 Xn)를 사용하며, 접속된 PMOS 디바이스는 패드(520)에 접속되어 있다. PMOS 디바이스는 공통 게이트 라인을 충전(charge-up)시키고 모든 트랜지스터(M1-MN)를 턴온시키기 위하여 구동 전류를 제공한다. 본 발명의 다른 실시예와 대조적으로, PMOS 트랜지스터는 전체 멀티핑거 구조에 대하여 한번만 필요로 하게 되며 각각의 디바이스 핑거에 개별적으로 필요하지 않다. 따라서 큰 PMOS 디바이스는 반도체 기판 영역을 과도하게 사용하지 않으면서 용이하게 구현될 수 있다.
ESD 디바이스의 기능을 설명하기 위하여 ESD가 발생한 동안 하나의 임의의 디바이스 핑거가 제일 먼저 트리거된다. 만약 예컨대, 핑거(F2)가 턴온된다면 RS2양단에 걸리는 전압 강하는 X2가 턴온되도록 하는 매우 작은 NMOS 디바이스(X2)의 게이트를 바이어싱한다. 그 결과, 접속된 PMOS 디바이스(P)의 게이트는 낮게 풀(pull)되고 PMOS 트랜지스터는 도전된다. 이것은 (PMOS 온-상태 전압 강하를 뺀) 패드 전압을 게이트에 동시에 인가함으로써 멀티핑거 디바이스의 모든 접속된 게이트를 바이어싱한다. MOS 기생 BJT 의 트리거 전압(Vt1)은 Vt2이하의 턴-온 전압(Vt1)까지 감소되고 결과적으로 모든 핑거가 턴온된다. PMOS 게이트를 풀링하는 RG=10㏀ 의 높은-옴의 저항은 보호 디바이스가 정상 회로 동작동안 즉, 작은 NMOS 디바이스(Xn)는 턴오프되고 전류가 큰 멀티핑거 디바이스의 소스로 흐르지 않을 때 비활성으로 남아 있게 한다. 선택적으로 다이오드(D)는 게이트 바이어스를 약 0.7V까지 제한하도록 저항기(RG)와 직렬로 장치될 수 있으며 이로 인해 바이폴라 모드 도전이 MOS 도전 이상으로 우세하게 한다.
더욱이, 이전-드라이버 상태가 ESD 기능성 또는 정상적인 회로 동작을 손상시키지 않으면서 제공될 수 있기 때문에, 상기 설명한 회로부는 출력 드라이버 트랜지스터로서 적용될 수 있다.
C. 다이오드 소스 게이트 연결
도 13에 도시된 추가의 실시예는 게이트 구동 턴-온과 멀티-핑거 구조의 균일한 ESD 성능을 유발하는 전류 밸런스 장치를 제공한다. 이러한 특정 바이어싱 기술은 여러 핑거를 턴온하기 위한 안전하고 유효한 바이어스 신호를 생성하는 직선-순방향 다이오드 소스-게이트 연결 구성에 기초한다.
작은 또는 최소 크기의 다이오드는 내부 소스를 공통 게이트 전극에 연결하기 위해 사용될 수 있기 때문에, 다이오드가 차지하는 추가의 영역은 최소가 된다. 소형, 영역의 유효한 구조가 설정된다. 부가적으로, 이러한 동시 게이트 바이어싱 기술은 출력 드라이버 단계에 대하여 어떠한 손상도 없이 적용될 수 있다.
도 13은 이러한 기술에 사용된 특정 장치를 지시하는 멀티-핑거 NMOS 구조(핑거 F1내지 Fn)의 개략도를 도시한다. 도 13에 도시된 어프로치는 내부 소스 노드와 공통 게이트 라인 사이에 각각 접속된 작은 다이오드(D1,...Dn)를 사용한다.
디바이스 기능을 위하여, ESD 동안, 하나의 임의의 디바이스 핑거가 제일 먼저 트리거된다. 만약 핑거(F2)가 초기에 턴온된다면, 저항(RS2) 양단에서 전압 강하가 발생한다. 결과적으로, 해당 다이오드(D2)는 순방향 바이어스된다. 다른 다이오드는 접속된 게이트 라인상에서 접지로 전하의 대량 손실을 방지하도록 역방향으로 바이어스된다. 그 결과, 다이오드를 통과하여 게이트 전극까지의 전류 흐름은 모든 MOS 핑거의 접속된 게이트 전극(G1-GN)을 충전한다. 따라서, 멀티-핑거 디바이스의 모든 접속된 게이트는 동시에 바이어스되어 (서브-임계값 또는 MOS 임계 전압(Vm) 이상의) 포지티브 게이트-소스 바이어스를 제공한다.
그 결과, 아직 비활성화된 기생 MOSBJT의 트리거 전압은 턴온 전압(V't1)까지 감소된다. 결과적으로 이것은 모든 핑거를 턴온시킨다. (RG=10㏀)의 매우 높은-옴 저항은 공통 게이트 라인을 접지까지 풀링하고 정상 회로 동작동안 비활성 보호 디바이스를 보장한다. 이것은 오로지 정상 동작하는 MOS 전류가 큰 멀티핑거 디바이스의 소스내로 흐르고 다이오드가 순방향 바이어스되지 않은 경우일 뿐이다.
더욱이, 예시적인 회로부는 이전-드라이버 단계로부터의 게이트 바이어스는 접속된 게이트 전극에 제공될 수 있고 ESD 기능성 또는 정상의 회로 동작중 어느 것도 손상시키기 않기 때문에 NMOS 출력 드라이버에 적용될 수 있는 장점을 가진다. 게다가, 정상 동작 조건 상태에서 소스 저항(RS1-RSN)을 통과하는 매우 작은 전류는 접속된 게이트 전극(G1-Gm)에 인가된 바이어스 전압에 대한 현저한 충격을 가지도록 해당 다이오드에 충분한 순방향 바이어스를 제공하지 않는다.
선택적인 실시예에서, 쇼트키 다이오드가 더 낮은 전위에서 순방향 바이어스되는 때문에, 쇼트키 다이오드는 정상 pn 다이오드 대신에 사용될 수 있다.
D. 단일 트리거 멀티-핑거
도 14에 도시된 것처럼, 추가의 실시예는 ESD 스트레스 상태동안 소위 '트리거-핑거'의 초기 턴-온에 기초한다. 트리거-핑거의 소스와 멀티-핑거 턴-온 트랜지스터(MFT)의 게이트를 접속하는 소스-게이트 연결 구성은 신호 전송 회로를 포함하고 여러 핑거를 턴-온하는데 바람직한 안전하고 유효한 바이어스 신호를 제공한다.
도 14는 실시예에 따른 멀티-핑거 NMOS 구조(핑거 F1내지 Fn)의 개략도이다. 회로는 트리거-핑거 회로(1404), 전송 회로(1402)를 포함하고, MFT 핑거는 다른 제 1 트리거 핑거의 트리거 전압(Vt1)을 증가시키기 위하여 다이오드(DMF)뿐만 아니라, 다이오드(DMF)에 의해 부과된 정상 동작 조건 상태에서 NMOS 구조의 스위칭 지연을 감소시키기 위하여 하기 설명한 것과 같은 저항기(RMF)와 트랜지스터(NMF)를 포함한다. 드레인 저항(Rd,Rd,trigg)과 소스 저항(Rs,Rs,trigg)을 지시하는 저항성 밸러스트 엘리먼트의 가능한 구현과 멀티핑거 턴-온의 다른 방법들이 여기서 설명된다.
도 14에 도시된 실시예에서, 트리거-핑거는 다른 구조가 트리거되기 전에 빠른 회복(snapback)에서 동작하도록 제일 먼저 턴온된다. 트리거 소스 저항(Rs,trigg) 양단에 걸리는 충분한 전압 강하가 MFT(1400)을 턴온하기 위해 소스 전위를 모든 MFT 게이트(G1-Gn)에 동시에 연결함으로써 제공된다. 이것은 MOS 전류를 흐르게 하여 홀딩 전압 방향으로 트리거 전압 감소를 유발하고, 단일 핑거의 위험한 비-균일트리거를 방지한다. 트리거-핑거 또는 "트리거 디바이스"(1404)에 의해 주어진 소스 신호는 '전송-회로'(1402)에 의해 MFT(1400)까지 전송된다.
전송 회로(1402)는 트리거 디바이스의 내부 소스 노드에서 발생하는 소스 전위를 모든 MFT 핑거(G1-Gn)의 포지티브 게이트 바이어스로 동시에 변환한다.
모든 핑거가 턴온되고 전류가 디바이스 세그먼트들 사이에 균등하게 분산되자마자, MTF 게이트-소스 바이어스는 NMOS 구조의 특정 임계전압보다 작아지며, 이것은 큰 표면 전류를 방지하며 고온 캐리어(hot carrier)를 게이트(G1-Gn)에 주입한다. 정상 동작 조건 상태에서, NMOS 핑거와 직렬로 장치된 다이오드(DMF)에 의해 발생된 지연은 충분히 보상된다. 트리거 속도의 손실을 제거하기 위하여, 추가의 NMOS NMF풀다운이 다이오드(DMF)와 병렬로 삽입될 수 있다. 이러한 디바이스의 게이트 전극은 바람직하게 공급부(VDD)에 접속되어 있다. 저항(RMF)은 출력 패드(520)에서 '논리 0'에 도달하도록 도입된다. 당업자는 저항값이 회로 파라미터에 의존하고 상기 설명한 임의의 특정값에 제한되지 않는다는 것을 알 것이다.
모든 목적을 충족하기 위하여, 도 14에 도시된 회로는 다음 문단에서 설명된 것과 같은 예방법을 사용한다.
트리거-핑거가 제일 먼저 턴온된다. 즉 Vt1,trigg<Vt1,MFT:
다음 방법은 MFT 핑거(Vt1,MFT)의 트리거 전압을 증가시킬 수 있다: MFT와 직렬로 접속된 다이오드(DMF)는 MFT NMOS 핑거의 트리거 전압을 하나의 다이오드 전압에 의해 증가시킨다. 반도체 레이아웃에서, MFT 핑거(LMFT)에 대한 더 큰 게이트 길이(+10-20%)는 설계 규칙 최소(design rule minimum)가 되어야하는 트리거-핑거(Ltrigg)와 비교하여 선택될 수 있다. 각각의 MOS 핑거에 대한 로컬 기판 타이(tie)는 실시예에서 구현될 수 있다. 또한, 만약 다이오드(DMF)가 존재하지 않고 RMF가 존재하지 않거나 또는 (㏀ 범위로) 현저하게 크다면, 이하 설명되는 것처럼, 다른 이유로 사용되는, 트랜지스터(NMF)의 도입은 NMF와 직렬로 유효하게 접속된 핑거(F1,...FN)의 트리거 전압을 현저하게 증가시킨다.
다음 방법은 트리거-핑거(Vt1,MFT)의 트리거 전압을 감소시킬 수 있다: 게이트를 바이어싱함으로써(게이트-연결 효과) 기판의 턴온을 지원하기 위해 게이트 전극을 트리거-핑거의 벌크에 접속한다. 소스 에지로부터 10㎛ 떨어진 글로벌 기판 타이가 구현되는 실시예에서, 트리거-핑거(Ltrigg)의 게이트 길이는 설계 규칙 최소가 되어야 한다.
트리거-핑거의 제 2 브레이크다운이 단일 핑거를 통해 최소 전류(It2,1f)에서 발생하기 전에 트리거 디바이스(1404)의 트리거-핑거(Rs,trigg)의 소스 저항은 바람직하게 (MFT 게이트에 인가된) NMOS 임계 전압(Vth)의 순서에 따라 전압 강하를 제공한다. 핑거를 통과할 수 있는 최대 전류(α·It2,1f)와 관련한 안전율(safetymargin)α(75%)에 대하여, 트리거 소스 저항에 대한 관계는 식(1)로 정의된다.
(1)
예컨대, NMOS 구조에 대한 It2,1f= 1㎃/㎛ 의 ESD 성능 목표값은 50㎛의 단일 핑거 폭과 대략 Vth=0.5V의 임계 전압은 (α=75% 에 대한) 트리거 엘리먼트의 소스와 패드(520) 사이에서 연결될 RS,trigg=1.33Ω를 유발한다.
전송 회로(1402)는 트리거 디바이스의 내부 소스 노드에서 발생하는 소스 전위를 모든 MFT 핑거의 동시 포지티브 게이트 바이어스로 전환한다. 직접 게이트 커넥션은 이것이 자체-보호 출력 드라이버내에 구조의 적용시키지 못하게 하는 것처럼 바람직하지 않을 수 있다.
선택적 실시예에서, 다른 전송 회로 스킴(scheme)은 트리거 소스와 공통 게이트 라인 사이에서 직접 다이오드(쇼트키) 커넥션(도시안됨)을 사용할 수 있다.
전류가 모든 디바이스 핑거내에서 균일하게 흐르는 순간에, MOS 동작은 턴오프, 즉 VGS<Vth될 것이지만, 전류는 바이폴라 모드로 동작하는 디바이스내에서 계속 흐른다. 이것은 트리거 디바이스(1404)의 트리거 엘리먼트의 내부 소스 전압을 NMOS 임계 전압 이하로 유지시킴으로써 이루어질 수 있다. 그 결과, 균일한 도전 상태에서, 트리거-핑거를 통과하는 전류는 바람직하게 식에 따라서 Vth가 도달하는 전류에 해당하는 α·It2보다 낮은 값으로 제한된다.
만약 NMOS MFT가 자체-보호 출력 드라이버 단계에 사용된다면 MFT 직렬 다이오드(DMF)와 병렬로 장치된 저항(RMF)은 '디지털 0'을 달성하는데 사용된다. 더욱이, NMOS 풀-다운 엘리먼트(NMF)는 다이오드를 브릿지하고 인버터 게이트 풀-업으로서 동작하도록 삽입되어 스위칭 속도를 개선할 수 있다. 낮은 순방향 바이어스 전압 강하(약 0.3V)를 가지는 쇼트키 다이오드를 사용함으로써 이러한 스위칭 시간은 더 감소될 수 있다.
접속된 게이트 전극과 VSS사이의 매우 높은 옴 저항(RG)(10㏀)은 게이트 전극이 정상 동작 상태동안 누설 전류로 인해 충전되는 것을 방지한다. 당업자는 저항 값이 회로 파라미터에 의존하고 상기 설명한 10㏀에 제한되지 않는다는 것을 알 것이다.
도15에 도시된 실시예에서, 트리거 엘리먼트(1404)의 애벌런치 브레이크다운 전류는 MFT(1400)를 턴온하는데 사용된다. 매우 큰 소스 저항(RS,trigg)(10㏀)이 매우 낮은 (애벌런치) 전류를 이용하여 동시에 직접 모든 상호접속된 게이트 전극을 바이어싱하는데 사용되기 때문에 이러한 실시예는 전송 회로를 사용할 수 없다.
이러한 구성은 마찬가지로 출력 드라이버내에 사용될 수 있다.
F. 드레인-벌크-게이트 트리거
도 16-17에 도시된 소정의 실시예는 게이트(1604,1704)를 접지된 게이트 NMOS(ggNMOS) 트랜지스터로서 금속에 의해 접지하기 어려운 배선을 하기보다는 기판에 묶는(tie)반도체 기판 전위 픽-업에 기초한다. 이전에 설명한 실시예에서와같이, 이러한 실시예는 소스 전위 대신에 바이어스 신호로서 베이스 전위를 사용한다. 정상 동작동안 벌크 기판은 안전하게 접지되어 디바이스를 오프-상태로 유지함으로써 NMOS 동작을 사용할 수 없게 한다. ESD의 경우에(드레인(1602,1702)에 포지티브 펄스가 인가되는 경우에) MOS 트랜지스터의 드레인-벌크 접합은 애벌런치 브레이크다운으로 구동되고 홀은 기판내로 주입된다. 이러한 홀 주입은 결과적으로 기생 NMOS BJT를 스냅백 동작을 트리거하는 BJT 베이스 영역의 자체-바이어싱 프로세스를 개시한다. 이러한 포지티브 전위는 디바이스 세그먼트를 멀티-핑거 구성내의 벌크 픽-업(1610,1710)을 통해 관련 게이트 전극(1604,1704)에 제공함으로써 디바이스 세그먼트를 유지하기 위한 ESD 트리거 센서로서 사용될 수 있다. 이러한 예에서, 모든 게이트 및 벌크 픽업(1610,1710)은 모든 비활성 디바이스 세그먼트에 대하여 트리거 핑거의 포지티브 벌크 (전위) 신호를 빠르게 진행할 수 있도록 금속 라인의 네트워크(1614,1714)에 의해 상호접속된다. 단일 타이 사이의 폴리실리콘 접속은 게이트 지연을 생성하는데 사용될 수 있다. 도 17의 디바이스는 드레인과 소스 측상에서 기판 픽업부(1710)를 가지며, 모든 타이는 금속(1714)에 의해 접속되어 있다. 도 16과 도17에 도시된 ESD 디바이스는 또한 소스 영역(1606,1706)을 포함한다.
도 18은 최소 기판 픽업(1810)이 드레인측(1802)에서 구현되는 선택적 장치를 도시한다. 이러한 타이 하나만으로 이웃하는 핑거의 게이트(1804)를 바이어싱하는데 충분하다. 도 18에 도시된 것처럼 인라인 장치내의 구조는 실리콘 리얼-에스테이트(real-estate)내에서 현저하게 절감되도록 보호 디바이스를 버스 아래에장치하는데 사용될 수 있다.
도 3은 4-핑거 MFT-NMOS 구조의 I-V 굴곡을 도시한다. 이러한 구조는 상기 설명한 임의의 실시예가 될 수 있다. 트리거 전압(Vti)은 초기 트리거 핑거의 스냅백을 반영한다. 하나의 핑거를 트리거하는 것은 바이어스 신호가 다음 핑거(들)을 턴온하게 한다. 이러한 바이어스 전위는 이웃하는 핑거에 의해 픽업된다. 도 3에 도시된 스냅백 턴온 전압은 홀딩 전압(Vh)보다 약간 높으며 현저하게 낮은 값(V't1)까지 감소된다. 초기에 트리거된 핑거 양단에 걸리는 전압 강하가 이러한 낮아진 전압(V't1)에 도달하면, 제 2 핑거가 턴온된다. 전체 구조에 걸쳐 균등한 도전이 이루어질 때까지 동일한 효과에 의해 모든 핑거가 전류를 증가시키면서 연속적으로 트리거된다.
이러한 실시예는 종래 구조의 균등 상태, 즉 Vt1<Vt2를 방지하고 수정된 균등 상태, V't1<Vt2를 사용한다. 멀티-핑거 턴온은 (드레인-접촉 게이트 간격 또는 백-엔드 밸러스팅) 저항을 밸러스팅하지 않거나 또는 이 저항을 최소로 밸러스팅하여 이루어질 수 있다. 유사하게, 이러한 밸러스팅과 관련된 영역 사용과 기생 엘리먼트가 방지된다. MFT 연결 메커니즘은 정적 효과에만 의존한다. 정상 동작이 가는 시간과 전이 간섭의 관점에서 결함은 없다.
또한, 이러한 실시예는 여기서 참조로 내용 전체가 포함된 "APPARATUS FOR CURRENT BALLASTING ESD SENSITIVE DEVICES"란 제목으로 2000년 5월 30일자 미국특허 출원 09/583,141에 개시된 BEB(백-엔드 밸러스트) 기술을 사용하여 MFT(멀티-핑거 턴온)기술을 구현하기에 충분한 영역을 제공한다.
BEB 블록은 일반적으로 1902로 지시된 멀티 병렬 핑거 세트를 위해 한 번만 구현된다. 각각의 세그먼트는 하나의 핑거내의 하나의 접촉부에 접속된다. BEB는 IC 장치내에 저항을 제공한다.
실리사이드 블록이 계속해서 폴리실리콘 저항기를 생성하는데 필요하기 때문에 BEB가 가지는 한가지 단점은 아날로그와 혼합 신호 설계자가 완전한 실리사이드 설계 비용 감소의 장점을 충분히 이용하지 못한다는 것이다. 그러나, 알려진 바와 같이, 이러한 장치내에 세그먼트화된 BEB 저항기를 사용하여 이러한 단점이 극복된다. 실시예에서 백-엔드 밸러스팅 저항기의 분기 접속은 필요한 저항을 구성하는데 사용된다. 백-엔드 엘리먼트(접촉부, 비아(via), 폴리실리콘, 금속)의 고유 반복성 온-칩은 저항의 적절한 온-칩 매칭과 스케일링을 가능하게 한다.
이러한 실시예는 BEB와 MFT를 충분히 구현하며 아날로그와 혼합 신호 IC와 같은 저항기를 필요로 하는 장치에 대한 실리사이드 블록을 방지한다. 그러나, 당업자는 BEB와 MFT 기술이 실리사이드 또는 완전한 실리사이드 회로에 제한되지 않는다는 것을 알 것이다.
여기서 설명한 것처럼, 세그먼트화가 사용될 때, 세그먼트가 유지되고 세그먼트내에서 가장 높은 저항의 동작 위치가 적절하지 않다는 것을 유의해야 한다. 그러나, (전체 밸러스트까지 합산되는) 소스와 드레인 밸러스트에 대한 적절한 비율을 선택하는 것이 중요하다.
상기 설명한 밸러스팅 저항기는 세그먼트화된 폴리실리콘 스트립, 금속 스트립 또는 비아의 수직 미앤더(meander) 및 폴리실리콘 또는 금속화 층를 사용하여 구현되었지만, 다른 방법이 밸러스팅 저항기를 형성하는데 사용될 수 있다.
밸러스팅 저항기를 형성하기 위하여 다른 재료들과 방법들을 추가로 사용하여, 밸러스팅 저항기의 성능 및/또는 크기가 또한 도 20-27을 참조하여 하기 설명하는 것처럼 수정될 수 있다.
도 20은 상기 설명한 것처럼 MFT를 형성할 수 있는 밸러스팅 저항기 네트워크를 가지는 두 개의 단일 트랜지스터 핑거를 개략적으로 부분 도시하는 평면도이다. 이러한 실시예에서, 인접한 MOS 핑거의 밸러스팅 저항기 세그먼트는 서로 전체가 분리된다. 비록 도20-27의 밸러스팅 네트워크가 MOS ESD 디바이스를 이용하여 사용하는 것처럼 도시되었지만, 밸러스팅 네트워크는 상기 설명한 것과 같은 다른 ESD 디바이스를 이용하여 사용될 수 있다.
이러한 회로에서, 제 1 접촉 단자(520)는 다수의 밸러스팅 저항기(2002)중 하나의 단부에 접속된다. 다수의 밸러스팅 저항기중 다른 단자는 트랜지스터(2004)의 드레인에 접속된다. 트랜지스터(2004)는 게이트 전극(2006)을 포함한다. 트랜지스터(2004)의 소스는 커넥터(2010)에서 결합된 저항기 세그먼트(2008,2012)를 포함하는 세그먼트화된 밸러스팅 저항기에 접속된다. 상기 설명한 것처럼, 이러한 커넥터는 하나의 트랜지스터의 소스 전위를 병렬 트랜지스터의 게이트 또는 기판 (베이스)에 접속하는데 사용될 수 있다.
도 21은 도 20에 도시된 레이아웃에 대한 개략도이며 도 22는 도 20과 도21에 도시된 것과 같은 밸러스팅 저항기를 포함하는 예시적인 ESD 디바이스를 도시하는 레이아웃 도면이다. 트랜지스터의 방향은 제 1 트랜지스터에 대하여 드레인이 레이아웃 도면내의 소스 위에 있지만 제 2 트랜지스터에 대하여, 드레인이 소스 아래에 있도록 도 22에 도시된 회로의 트랜지스터로부터 트랜지스터로 변한다. 이러한 구성은 제 1 및 제 2 트랜지스터의 소스 전극에 접속되는 밸러스팅 저항기들이 함께 접속되게 하고 제 2 및 제 3 트랜지스터의 드레인 전극에 접속되는 밸러스팅 저항기가 함께 접속되게 한다. 본 발명의 실시예에서, 이들 접속은 각각의 밸러스팅 저항기의 단부를 금속-2 층내에 형성된 공동 전극(도시안됨)에 접속하는 비아(도시안됨)를 사용하여 이루어진다. 세그먼트화된 소스 저항기 및 인접한 트랜지스터의 게이트 및/또는 기판들간의 접속은 금속-1 층내에 형성된 전극(도시안됨)으로 연장하는 비아(도시안됨)를 사용하여 이루어진다.
밸러스팅 저항기(2002,2008,2012)는 수직 미앤더 저항기, 폴리실리콘 스트립, 금속 스트립 또는 트랜지스터(2004)상에 형성된 커넥터상에 장착된 이산 저항기도 될 수 있다. 게다가, 소스 저항기는 세그먼트화 될 수 없거나 또는 소스 저항기 또는 드레인 저항기는 전체가 제거될 수 있다.
밸러스팅 저항기에 의해 수행되는 전류 확산에서 중요하게 고려해야할 사항은 이전에 언급한 특허 출원(09/583,141)에서 설명한 것처럼 저항기들 사이의 측면 저항이다. 측면 저항을 증가시키기 위한 한가지 방법은 인접한 밸러스팅 저항기들 사이의 공간을 넓히는 것이다. 발명자는 인접한 밸러스팅 저항기들 사이의 공간을 넓힘으로써 인접한 멀티-핑거 트랜지스터 구조에 대하여 밸러스팅 저항기가 띄어지도록 충분한 공간이 존재하게 하였다.
이러한 구조는 도 23, 도 24, 도 25 및 도 26A에 도시되어 있다. 도 23은 개략도로서 부분적으로 도시한 예시적인 회로 레이아웃 도면이다. 이러한 레이아웃 도면은 MFT ESD 보호 디바이스내의 두 개의 인접한 트랜지스터에 대하여 서로 서로 끼워진 소스 밸러스팅 저항기를 도시한다. 도 23에 도시된 회로는 제 1 회로 단자(520)와 트랜지스터(2304)상에서 접촉하는 각각의 드레인 사이를 접속하는 드레인 밸러스팅 저항기(2302)를 포함한다. 트랜지스터(2304)는 게이트 전극(2306)을 포함한다. 도 23에 도시된 회로는 커넥터(2310)에서 결합된 세그먼트화된 소스 저항기(2308,2312)를 포함한다. 소스 저항기(2312)는 제 2 회로 단자(552)에 접속된다. 도 23에 도시된 회로는 또한 드레인 밸러스팅 저항기(2302'), 커넥터(2310')에서 결합된 소스 밸러스팅 저항기(2308',2312')를 가지는 제 2 트랜지스터(2304')를 포함한다. 소스 저항기(2312')는 제 2 회로 단자(552)에 접속되어 있고 드레인 저항기(2302')는 제 1 회로 단자(520',520)에 접속되어 있다. 소스 저항기(2308,2312)와 이들과 관련된 커넥터(2310)는 소스 저항기(2308';2312') 및 커넥터(2310')와 서로 끼워져 있다. 도 23에 도시된 예시적인 레이아웃에서, 소스 저항기(2312,2312')는 서로 접속되어 있고 높은 금속층(금속-1 또는 금속-2)내에서 형성된 전극(도시안됨)으로 연장하는 비아(도시안됨)를 사용하여 제 2 회로 단자(552.552')에 접속되어 있다. 커넥터(2310)와 트랜지스터(2304')의 게이트 전극(2306') 사이의 접속(도시안됨)은 높은 금속층내에 형성된 전극(도시안됨)으로 연장하는 비아(도시안됨)를 이용하여 이루어질 수 있다.
도 24는 도 23에 도시된 것과 같은 ESD 회로의 부분을 도시하는 레이아웃 도면이다. 도 24는 두 개의 트랜지스터(2304,2304')와 이들의 드레인 밸러스팅 저항기(2302,2302')를 도시한다. 밸러스팅 저항기상에 그려진 화살표는 이들의 상호 접속을 나타낸다. 화살표의 둥근 단부는 금속-2 층내에 형성된 전극(2318)에 접속된 비아를 나타낸다. 화살표의 포인트 단부는 트랜지스터(2304,2304')의 각각의 드레인 부분까지의 접속을 나타낸다. 도 24에 도시된 바와 같이, 이들 각각의 트랜지스터의 드레인 부분으로부터 떨어진 밸러스팅 저항기(2302,2302')의 단부는 전극(2318)을 통해 함께 접속되어 있다. 드레인 부분에 접속된 저항기의 부분은 밸러스팅 저항을 나타내는 병렬 채널을 형성한다. 측면 저항은 트랜지스터(2304,2304')상의 두 개의 인접한 드레인 접촉부 사이에 형성된다. 두 개의 드레인 접촉부 사이의 밸러스팅 저항기 단부는 비아를 통해 전극(2318)까지 연장하기 때문에, 밸러스팅 저항기 단부의 측면 저항은 미미하거나 효과가 없다.
도 25는 도 26A를 확대한 레이아웃 도면이다. 도 25는 서로 끼워진 밸러스팅 저항기를 가지는 4-트랜지스터 ESD 회로를 도시한다. 비록 드레인 밸러스팅 저항기의 전체 세트가 상부 및 기저방향의 레이아웃 도면으로 도시되었지만, 실제로 이들 저항기중 절반만이 4-트랜지스터 회로에 사용된다. 도 25에 도시된 회로는 상부 및 기저 방향의 레이아웃 도면에서 드레인 밸러스팅 저항기(2402)중 하나를 선택적으로 제거하여 간단하게 될 수 있다.
도 26A 와 도 26B 는 도 23과 도 20을 참조하여 각각 상기에서 설명한 것처럼 형성된 ESD 밸러스팅 장치의 비교를 도시한다. 회로는 인접한 트랜지스터에 대한 소스 저항기와 드레인 저항기가 도 26A에는 서로 끼워져 있지만 도 26B에는 끼워져 있지 않다는 점을 제외하고 동일하다. 도시된 바와 같이, 저항기를 서로 끼워 놓는 것은 도 20의 ESD 디바이스에 비해 약 30%까지 도 23의 ESD 디바이스가 차지하는 영역을 감소시킨다.
도 27A와 도 27B는 또 다른 예시적인 밸러스팅 저항 구조를 도시하는 레이아웃 도면이다. 이러한 구조에서, 밸러스팅 저항기는 트랜지스터(2704)의 N+ 활성 영역(2730)내에 형성되어 있다. 도 27A에 도시된 구조는 실리콘 기판상의(도 27B)에 도시된) 패턴화된 폴리실리콘 층(2720)을 형성하여 이루어질 수 있다. 패턴화된 폴리실리콘 층는 트랜지스터(2704)의 게이트 전극(2706)에 접촉할 수 없다. 다음에, N+ 영역(2730)은 영역(2730)내의 N-타입 도펀트 주입 또는 증착하고 확산시켜 형성된다. 폴리실리콘 전극(2706,2720)과 그 아래 놓여있는 옥사이드 층(2725)는 N-타입 도펀트를 블로킹하여, 활성 영역(2730)이 P-타입 기판내에 형성된 N+ 재료의 핑거를 포함하게 한다. 다음에, 실리사이드는 전체 표면 위에서 형성된다.
공지된 게이트 옥사이드 스페이서 증착으로 인해, 실리사이드는 폴리실리콘을 넘어 연장하는 옥사이드 층(2725)의 영역상에서 형성되지 않으며, 전극(2720,2706)은 N+ 활성 영역(2730)으로부터 절연된다. 다음에, 전극(2732)은 트랜지스터(2704)의 소스와 드레인측상으로 연장하는 실리사이드 N+ 핑거내에서 형성된다. 이러한 전극은 예컨대 각각 제 1 회로 전극(520)과 제 2 회로 전극(522)인 금속-1 층내에서 형성된 전극(도시안됨)까지 비아들을 통해 접속된다. 또한 전극 구조는 바이어스 전위를 전극에 인가하는데 사용되는 폴리실리콘 전극(2720)상에 형성될 수 있다. 본 발명의 실시예에서, 이러한 전극은 예컨대 금속-2 층내의 전극 구조에 접속된 비아들을 통해 기준 전위(접지)의 소스에 접속될 수 있다.
소스 및/또는 드레인 저항은 폴리실리콘 구조(2720)의 핑거 단부에서 "노즈(nose)"들을 구현하여 더욱 개선될 수 있다. N+ 영역은 이러한 폴리실리콘 노즈(2722)에 의해 핀치 오프되고 소스/드레인 저항을 더욱 증가시킨다.
비록 디바이스가 P-타입 기판내에 형성된 N-타입 핑거로서 구현된 것처럼 도시되었지만, 동일한 디바이스가 N-타입 기판내의 P-타입 핑거, P-웰내의 N-타입 핑거, 또는 N-웰내의 P-타입 핑거를 사용하여 형성될 수 있다.
전극 구조(2720)에 의해 한정된 각각의 N-타입 핑거는 전극 구조 아래의 P-타입 영역에 의해 분리되기 때문에, 각각의 이러한 핑거는 밸러스트된 핑거로서 동작한다. 본 발명의 실시예는 드레인 저항기(2702)와 소스 저항기(2712)를 포함한다. 게다가, 인접한 N+ 핑거들 사이의 N+ 영역(2730)의 부분은 측면 저항기(2713)를 형성한다. 상기 설명한 바와 같이, 이러한 측면 저항기는 ESD 전류가 ESD 디바이스 핑거중 어느 하나의 세그먼트내에서 집중되지 않도록 하기 위하여 전류 확산을 돕는다. 도 27A에 도시된 ESD 디바이스는 예컨대, ggMOS-타입 디바이스이다. 다른 타입의 ESD 디바이스가 상기 설명한 것과 같이 도 27A에 도시된 밸러스팅 저항기를 사용하여 구현될 수 있다.
본 발명을 설명하기 위하여 상기 설명된 부분의 물질 및 장치들은 다음 청구범위에서 기재된 것처럼 본 발명의 원리와 범위를 벗어나지 않으면서 당업자에게 자명하게 변화될 수 있다.

Claims (12)

  1. 각각이 드레인 영역, 소스 영역 및 게이트 전극을 가지며, 상기 드레인 영역은 회로 단자에 연결되며, 제 2 FET의 게이트 전극은 제 1 FET의 소스 영역에 연결되는 제 1 전계 효과 트랜지스터(FET) 및 제 2 전계 효과 트랜지스터; 및
    상기 제 1 FET 및 제 2 FET의 소스 영역중 관련된 영역과 기준 전위의 소스 사이에 접속된 적어도 두 개의 소스 저항성 채널을 포함하는 ESD로부터 회로 단자를 보호하기 위한 멀티-핑거 ESD 보호 회로.
  2. (a) 제 1 회로 단자 및 제 2 회로 단자;
    (b) 상기 제 1 회로 단자에 접속된 입력 핑거를 형성하는 적어도 두 개의 저항성 채널;
    (c) 각각이 드레인 영역, 소스 영역 및 게이트 전극을 가지며, 상기 드레인 영역은 상기 적어도 두 개의 저항성 채널중 하나에 각각 접속되는 제 1 전계 효과 트랜지스터(FET) 및 제 2 전계 효과 트랜지스터;
    (d) 상기 제 1 FET의 소스 영역과 상기 제 2 회로 단자 사이에 접속된 제 1 저항성 엘리먼트;
    (e) 상기 제 2 FET의 소스 영역과 상기 제 2 회로 단자 사이에 접속된 제 2 저항성 엘리먼트; 및
    (f) 소스 단자, 게이트 단자 및 드레인 단자를 가지며, 상기 소스 단자는 상기 제 1 FET 및 상기 제 2 FET의 게이트 전극에 접속되고, 상기 게이트 단자는 상기 제 1 FET의 소스 영역에 접속되며, 상기 드레인 단자는 상기 제 1 회로 단자에 접속된 바이어싱 트랜지스터를 포함하는 멀티-핑거 ESD 보호 회로.
  3. (a) 제 1 회로 단자 및 제 2 회로 단자;
    (b) 제 1 단부 및 제 2 단부를 가지며, 상기 제 1 단부는 상기 제 1 회로 단자에 접속되며, 다수의 입력 핑거 각각을 형성하는 다수의 제 1 저항성 채널;
    (c) 각각이 드레인 단자, 소스 단자 및 게이트 단자를 가지며, 상기 게이트 단자는 함께 접속되며, 상기 각각의 드레인 단자는 상기 다수의 입력 핑거의 제 2 단부에 접속되는 다수의 전계 효과 트랜지스터(FET);
    (d) 상기 다수의 FET의 소스 단자중 각각의 하나의 단자와 상기 제 2 회로 단자 사이에 접속된 다수의 제 2 저항성 채널;
    (e) 각각 드레인 단자, 소스 단자 및 게이트 단자를 가지며, 상기 각각의 게이트 단자는 상기 다수의 전계 효과 트랜지스터의 소스 단자에 접속되고, 상기 소스 단자는 상기 제 2 회로 단자에 접속되며, 상기 드레인 단자는 함께 접속되는 다수의 바이어싱 트랜지스터;
    (f) 소스 단자, 게이트 단자 및 드레인 단자를 가지며, 상기 소스 단자는 상기 제 1 회로 단자에 연결되고, 상기 게이트 단자는 상기 접속된 드레인 단자에 연결되며, 상기 드레인 단자는 상기 다수의 FET의 접속된 게이트 단자에 연결되는 추가의 바이어싱 트랜지스터; 및
    (g) 상기 제 1 회로 단자와 상기 다수의 바이어싱 트랜지스터의 접속된 드레인 단자 사이에 접속된 적어도 하나의 저항기를 포함하는 멀티-핑거 ESD 보호 회로.
  4. (a) 제 1 회로 단자 및 제 2 회로 단자;
    (b) 하나의 단부에서 상기 제 1 회로 단자에 접속되고, 각각의 입력 핑거를 형성하는 적어도 두 개의 제 1 저항성 채널;
    (c) 드레인 영역, 소스 영역 및 게이트 전극을 가지며, 상기 드레인 영역은 상기 적어도 두 개의 입력 핑거중 각각 하나의 핑거에 접속되며 상기 게이트 전극은 함께 접속되는 적어도 두 개의 전계 효과 트랜지스터(FET);
    (d) 각각이 애노드 단자 및 캐소드 단자를 가지며, 각각의 상기 애노드 단자는 상기 적어도 두 개의 FET 중 각각의 하나의 FET의 소스 영역에 접속되고, 상기 캐소드 단자는 서로 접속되며 상기 접속된 게이트 전극에 접속되는 적어도 두 개의 다이오드;
    (e) 상기 제 2 회로 단자와 상기 접속된 다이오드 캐소드 단자 사이에 접속된 적어도 하나의 저항기; 및
    (f) 상기 적어도 두 개의 FET의 소스 영역중 각각 하나의 영역과 상기 제 2 회로 단자 사이에 접속된 적어도 두 개의 제 2 저항성 채널을 포함하는 멀티-핑거 ESD 보호 회로.
  5. (a) ESD를 검출하고 검출 신호를 생성하기 위한 트리거 회로;
    (b) 바이어스 신호를 생성하기 위하여 상기 트리거 회로의 검출 신호에 응답하는 전송 회로;
    (c) 다수의 전계 효과 트랜지스터(FET)를 포함하며, 상기 각각의 FET는 제 1 회로 단자에 연결된 드레인 전극, 제 2 회로 단자에 연결된 소스 전극 및 상기 다수의 FET의 게이트 전극에 연결되고 상기 바이어스 신호를 수신하도록 연결된 게이트 전극을 가지며, 상기 다수의 FET를 통해 정전기 방전 전류를 채널링하기 위하여 상기 바이어스 신호에 응답하는 멀티-핑거 턴온 트랜지스터(MFT)를 포함하는, 제 1 회로 단자로부터 제 2 회로 단자까지 ESD 전류를 도통시키기 위한 멀티-핑거 ESD 보호 회로.
  6. (a) 제 1 회로 단자 및 제 2 회로 단자;
    (b) 상기 제 1 회로 단자에 연결되며, ESD를 검출하고 검출 신호를 생성하기 위한 트리거 회로; 및
    (c) 상기 제 1 회로 단자와 상기 제 2 회로 단자 사이에 연결된 다수의 병렬 ESD 방전 경로를 포함하며, 상기 각각의 병렬 ESD 방전 경로는 상기 제 1 회로 단자로부터 상기 제 2 회로 단자까지 정전기 방전을 채널링하기 위하여 상기 검출 신호에 응답하는 멀티-핑거 턴온 트랜지스터(MFT) 회로를 포함하는 멀티-핑거 ESD 보호 회로.
  7. (a) 각각이 게이트 전극, 드레인 영역, 소스 영역 및 채널 영역을 가지며, 각각이 상기 드레인 영역에 해당하는 콜렉터 영역, 상기 채널 영역에 해당하는 베이스 영역 및 상기 소스 영역에 해당하는 에미터 영역을 가지는 기생 바이폴라 트랜지스터를 형성하며, 각각이 다수의 병렬 방전 채널을 형성하도록 상기 적어도 하나의 드레인 영역과 소스 영역상에서 다수의 병렬 전기적 접촉부를 가지는 다수의 전계 효과 트랜지스터(FET); 및
    (b) 상기 다수의 FET의 게이트 전극과 채널 영역을 연결하는 접속기를 포함하는 멀티-핑거 ESD 보호 회로.
  8. 제 1 회로 단자 및 제 2 회로 단자;
    제 1 전계 효과 트랜지스터(FET), 제 2 전계 효과 트랜지스터 및 제 3 전계 효과 트랜지스터를 포함하며, 상기 각각의 FET는 드레인 영역, 소스 영역 및 게이트 전극을 가지며, 상기 제 1 FET, 상기 제 2 FET 및 상기 제 3 FET는 상기 제 1 FET 및 상기 제 2 FET의 소스 영역이 서로 마주보고 상기 제 FET 및 제 3 FET의 드레인 영역이 마주보며;
    상기 제 2 회로 단자에 접속된 제 1 단부 및 상기 제 1 FET 및 상기 제 2 FET의 소스 영역에 연결된 제 2 단부를 가지며, 상기 제 1 FET의 소스 영역에 연결된 제 1 저항성 채널이 상기 제 2 FET의 소스 영역에 연결된 상기 제 1 저항성 채널 사이에 인터리브(interleave)되도록 상기 제 1 FET와 상기 제 2 FET의 상기 마주보는 소스 영역들 사이에 구성된 다수의 제 1 저항성 채널; 및
    상기 제 1 회로 단자에 접속된 제 1 단부 및 상기 제 2 FET 및 상기 제 3 FET의 드레인 영역에 연결된 제 2 단부를 가지며, 상기 제 2 FET의 드레인 영역에 연결된 제 2 저항성 채널이 상기 제 3 FET의 드레인 영역에 연결된 제 2 저항성 채널 사이에 인터리브(interleave)되도록 상기 제 2 FET와 상기 제 3 FET의 상기 마주보는 드레인 영역들 사이에 구성된 다수의 제 2 저항성 채널을 포함하는 멀티-핑거 ESD 보호 회로.
  9. 제 2 타입의 기판내에서 형성된 제 1 타입의 소스 활성 반도체 영역 및 상기 기판내에서 형성된 상기 제 1 타입의 드레인 활성 반도체 영역을 포함하며, 상기 제 2 타입의 채널 영역과 게이트 전극에 의해 사실상 동시에 상기 소스 활성 반도체 영역으로부터 분리되고, 유전층에 의해 상기 채널 영역으로부터 분리된 전계 효과 트랜지스터(FET)를 포함하며,
    상기 소스 활성 반도체영역과 상기 드레인 활성 영역중 적어도 하나는 상기 기판의 각각의 영역에 의해 분리된 상기 제 1 타입의 반도체 영역의 다수의 핑거를 포함하며, 상기 각각의 핑거는 상기 FET의 상기 소스 영역과 상기 드레인 영역에 대하여 각각의 밸러스팅 저항을 형성하는 멀티-핑거 ESD 보호 회로.
  10. 제 1 회로 단자와 기준 전위의 소스 사이에 연결된 다수의 트랜지스터 핑거; 및
    상기 다수의 트랜지스터 핑거중 제 1 핑거가 트리거될 때, 상기 다수의 트랜지스터 핑거중 적어도 제 2 핑거가 상기 다수의 트랜지스터 핑거중 제 1 핑거에 의해 생성된 바이어스 신호에 의해 턴온되는, 상기 다수의 트랜지스터 핑거를 상호접속하기 위한 수단을 포함하는 ESD로부터 회로 단자를 보호하기 위한 회로.
  11. 제 1 단부 및 제 2 단부를 가지며, 상기 제 1 단부는 회로 단자에 연결된 다수의 저항성 엘리먼트;
    적어도 두 개의 트랜지스터 핑거를 포함하며, 상기 적어도 두 개의 트랜지스터 핑거 각각은 다수의 제 1 전극 및 다수의 제 2 전극을 구비하고, 상기 적어도 두 개의 트랜지스터 핑거중 각각의 핑거의 제 1 전극 각각은 상기 적어도 두 개의 트랜지스터 핑거중 다른 하나의 핑거의 제 1 전극 각각에 연결되고 상기 다수의 저항성 엘리먼트중 각각 다른 하나의 엘리먼트의 제 2 단부에 연결되며, 상기 제 2 전극 각각은 기준 전위의 소스에 연결되며; 및
    상기 다수의 트랜지스터 핑거중 제 1 핑거가 트리거될 때, 상기 다수의 트랜지스터 핑거중 적어도 제 2 핑거가 상기 다수의 트랜지스터 핑거중 제 1 핑거에 의해 생성된 바이어스 신호에 의해 턴온되는, 상기 다수의 트랜지스터 핑거를 상호접속하기 위한 수단을 포함하는 ESD로부터 회로 단자를 보호하기 위한 회로.
  12. 제 1 단부 및 제 2 단부를 가지며, 상기 제 1 단부는 기준 전위의 소스에 연결된 다수의 저항성 엘리먼트;
    적어도 두 개의 트랜지스터 핑거를 포함하며, 상기 적어도 두 개의 트랜지스터 핑거 각각은 상기 회로 단자에 연결된 다수의 제 1 전극 및 제 2 전극을 구비하고,
    상기 적어도 두 개의 트랜지스터 핑거중 각각의 핑거의 제 2 전극 각각은 상기 적어도 두 개의 트랜지스터 핑거중 다른 하나의 핑거의 제 2 전극 각각에 연결되고 상기 다수의 저항성 엘리먼트중 각각 다른 하나의 엘리먼트의 제 2 단부에 연결되며, 상기 제 2 전극 각각은 기준 전위의 소스에 연결되며; 및
    상기 적어도 두 개의 트랜지스터 핑거중 제 1 핑거가 트리거될 때, 상기 적어도 두 개의 트랜지스터 핑거중 적어도 제 2 핑거가 상기 적어도 두 개의 트랜지스터 핑거중 제 1 핑거에 의해 생성된 바이어스 신호에 의해 턴온되는, 상기 다수의 트랜지스터 핑거를 상호접속하기 위한 수단을 포함하는 ESD로부터 회로 단자를 보호하기 위한 회로.
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