KR100971215B1 - Ｅｓｐ 보호 회로 - Google Patents

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Abstract

ESD 보호 회로가 제공된다. 상기 ESD 보호 회로는 기판 및 상기 기판에 형성된 다수의 단위 바이폴라 트랜지스터들를 포함하며 상기 다수의 단위 바이폴라 트랜지스터들 각각은 상기 기판 내에 형성된 제1 도전형 매립층, 상기 제1 도전형 매립층 상에 형성된 제1 도전형 웰, 상기 제1 도전형 웰 내에 형성된 제2 도전형 웰, 상기 제1 도전형 웰을 감싸도록 상기 기판 표면에서 상기 제1 도전형 매립층까지 수직하게 형성된 제1 도전형 수직 도핑층, 및 상기 제2 도전형 웰 내에 형성된 제1 도전형 도핑층 및 제2 도전형 도핑층 포함하며 인접한 단위 바이폴라 트랜지스터들 중 어느 하나의 제1 도전형 도핑층과 다른 어느 하나의 제1 도전형 수직 도핑층은 서로 연결된다.
ESD(Electrostatic Discharge) 보호 회로

Description

ＥＳＰ 보호 회로{Electrostatic Discharge Protection Circuit}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 정전기로부터 반도체 소자를 보호하기 위한 ESD 보호 회로에 관한 것이다.
정전기로부터 집적회로를 보호하기 위하여 ESD(Electrostatic Discharge) 보호 회로가 사용된다. 높은 구동 전압이 사용되며, 자동차 등과 같이 정전기에 취약한 환경에서 동작하는 고전압용 집적 회로는 일반적인 로직 집적회로에 비하여 더 높은 ESD 보호 레벨이 요구된다.
도 1a는 일반적인 LDMOS를 사용한 ESD 보호 회로의 구성도를 나타낸다. 도 1을 참조하면, 외부로부터 구동전압(VDD)이 인가되는 제1 패드(105)와 그라운드 전압(Vsp)이 인가되는 제2 패드 사이(107)에 병렬로 ESD 회로(110)와 내부 회로(120)가 연결된다. 상기 ESD 회로(110)는 그라운디드 게이트 엘디모스(Grounded gate Lateral Double diffused MOS)이다.
도 1b는 도 1a에 도시된 그라운디드 게이트 엘디모스(110))의 전류-전압 곡선(S1)을 나타낸다. 이때 전류-전압 곡선(S1)은 상기 제1 패드(105) 또는 상기 제2 패드(107)로 정전기가 인가될 때의 특성을 나타낸다.
도 1b를 참조하면, 외부로부터 상기 제1 패드(105)로 정전기에 의한 노이즈(noise) 또는 글리치(glitch)가 유입되어 상기 그라운디드 게이트 엘디모스(110)가 일단 동작하면 상기 유입된 정전기가 소멸하더라도 상기 그라운디드 게이트 엘디모스(110)가 꺼지지 않는 래치 업(latch-up) 현상이 발생한다.
이는 상기 그라운디드 게이트 엘디모스(110)의 유지 전압(Sustaining voltage or snapback voltage, Vsp)이 도 1b에 도시된 바와 같이 상기 내부 회로(120)의 구동 전압(VDD)보다 낮기 때문이다. 이러한 래치업 현상으로 인하여 상기 그라운디드 게이트 엘디모스(110)가 파괴되고, 결국 내부 회로(120)의 파괴를 초래할 수 있다.
ESD 보호 회로로 고전압 다이오드가 사용될 수 있는데, 고전압 다이오드는 상술한 래치업 현상은 생기지 않지만, 큰 면적을 차지한다는 점에서 집적회로에 적합하지 않다.
본 발명이 이루고자 하는 기술적 과제는 래치업의 위험이 없으면서 작은 면적에도 구현 가능한 ESD 보호 회로를 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 ESD 보호 회로 는 기판 및 상기 기판에 형성된 다수의 단위 바이폴라 트랜지스터들를 포함한다. 상기 다수의 단위 바이폴라 트랜지스터들 각각은 상기 기판 내에 형성된 제1 도전형 매립층, 상기 제1 도전형 매립층 상에 형성된 제1 도전형 웰, 상기 제1 도전형 웰 내에 형성된 제2 도전형 웰, 상기 제1 도전형 웰을 감싸도록 상기 기판 표면에서 상기 제1 도전형 매립층까지 수직하게 형성된 제1 도전형 수직 도핑층, 및 상기 제2 도전형 웰 내에 형성된 제1 도전형 도핑층 및 제2 도전형 도핑층 포함하며, 인접한 단위 바이폴라 트랜지스터들 중 어느 하나의 제1 도전형 도핑층과 다른 어느 하나의 제1 도전형 수직 도핑층은 서로 연결된다.
본 발명의 실시 예에 따른 ESD 보호 회로는 유지 전압을 구동 전압보다 크게 하여 래치 업(latch-up) 현상을 방지하고, 단위 면적당 전류량도 증가하여 면적 측면에서도 개선된 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 2는 본 발명의 실시 예에 따른 ESD 보호 회로(210)의 회로도를 나타낸다. 도 2를 참조하면, 외부로부터 구동전압(VDD)이 인가되는 제1 패드(205)와 그라운드 전압(Vsp)이 인가되는 제2 패드 사이(207)에 병렬로 ESD 보호 회로(210)와 내부 회 로(220)가 연결된다. 상기 ESD 보호 회로(210)는 상기 제1 패드(205)를 통하여 유입되는 정전기로부터 상기 내부 회로(220)를 보호하는 역할을 한다.
즉 상기 ESD 보호 회로(210)는 상기 제1 패드(205)를 통하여 정전기 유입시에만 동작한다. 반면에 상기 ESD 보호 회로(210)는 정전기의 유입이 없는 정상 동작 상태에서는 턴 오프 상태에 있다가 정전기가 유입되는 경우 정전기에 의한 충돌 이온화(Impact Ionization) 효과에 의하여 턴 온 된다. 상기 ESD 보호 회로(210)는 유입된 정전기 전류를 상기 제2 패드(207)로 흘려보냄으로써 상기 내부 회로(220)가 상기 정전기 전류에 의해 손상되는 것을 막는 역할을 한다.
상기 ESD 회로(210)는 다수의 단위 바이폴라 트랜지스터들(예컨대, 212,214,216) 및 다수의 저항들(R1,R2,R3)을 포함한다. 상기 다수의 단위 바이폴라 트랜지스터들(212,214,216)은 상기 제1 패드(205)와 상기 제2 패드(207) 사이에 직렬로 연결된다.
예컨대, 도 2에는 상기 제1 패드(205)와 상기 제2 패드(207) 사이에 3개의 바이폴라 트랜지스터들(212,214,216)이 직렬로 연결될 수 있다.
즉 제1 바이폴라 트랜지스터(212)의 컬렉터(collector)는 상기 제1 패드(205)에 연결되고, 제1 바이폴라 트랜지스터(212)의 이미터(Emitter)는 제1 노드(N1)에 연결된다. 제1 저항(R1)은 제1 바이폴라 트랜지스터(212)의 베이스(Base)와 상기 제1 노드(N1) 사이에 연결된다.
또한 제2 바이폴라 트랜지스터(214)의 컬렉터는 상기 제1 노드(N1)에 연결되고, 제2 바이폴라 트랜지스터(214)의 이미터는 제2 노드(N2)에 연결된다. 제2 저 항(R2)은 상기 제2 바이폴라 트랜지스터(214)의 베이스(Base)와 상기 제2 노드(N2) 사이에 연결된다.
또한 제3 바이폴라 트랜지스터(216)의 컬렉터는 상기 제1 노드(N1)에 연결되고, 제3 바이폴라 트랜지스터(216)의 이미터(Emitter)는 제2 노드(N2)에 연결된다. 제3 저항(R3)은 상기 제3 바이폴라 트랜지스터(216)의 베이스(Base)와 상기 패드(207) 사이에 연결된다.
상기 다수의 단위 바이폴라 트랜지스터들(212,214,216) 각각은 NPN형 바이폴라 트랜지스터로 구현될 수 있다. 이하 상기 단위 바이폴라 트랜지스터들의 구체적인 구조를 설명한다.
도 3은 도 2에 도시된 ESD 보호 회로(210)의 단면 구성도를 나타낸다. 설명의 편의를 위하여 상기 제1 패드(205), 상기 제2 패드(207), 상기 저항들(R1,R2,R3), 및 배선은 단면도로 표시하지 않고, 기호로 표시한다.
도 2 및 도 3을 참조하면, 상기 ESD 보호 회로(210)는 반도체 기판(310), 상기 반도체 기판(310) 내에 형성된 다수의 단위 바이폴라 트랜지스터들(212,214,216), 다수의 저항들(R1,R2,R3) 및 제2 도전형 가드링(guard ring, 372)을 포함한다. 상기 반도체 기판(310)에는 활성 영역과 소자 분리 영역을 정의하는 소자 분리막(311)이 형성될 수 있다.
상기 다수의 단위 바이폴라 트랜지스터들(212,214,216) 각각은 제1 도전형 매립층(Buried Layer; 315,317,319), 제1 도전형 딥 웰(Deep Well; 322,324,326), 제2 도전형 웰(P-Well; 322-1, 324-1,326-1), 제1 도전형 수직 도핑층(332, 334, 336), 제2 도전형 도핑층(344,354,364), 제1 도전형 도핑층(346,356,366)를 포함한다.
예컨대, 제1 바이폴라 트랜지스터(212)는 N형 매립층(315), N형 딥 웰(N type deep well, 322), P형 웰(233-1), N형 수직 도핑층(332), P형 도핑층(344), 및 N형 도핑층(346)을 포함한다.
상기 제1 도전형 매립층(예컨대, 315)은 상기 반도체 기판(310)에 불순물 이온(예컨대, N형 불순물 이온)이 선택적으로 주입되어 형성된다. 상기 제1 도전형 딥 웰(예컨대, 322)은 상기 제1 도전형 매립층(예컨대, 315) 상부에 형성된다.
상기 제2 도전형 웰(예컨대, 322-1)은 상기 제1 도전형 딥 웰(예컨대, 322) 내에 형성된다. 상기 제2 도전형 도핑층(344) 및 상기 제1 도전형 도핑층(346)은 서로 이격되어 상기 제2 도전형 웰(예컨대, 322-1) 내에 형성된다.
상기 제1 도전형 수직 도핑층(예컨대, 332)은 상기 제1 도전형 딥 웰(예컨대, 322)을 감싸도록 상기 반도체 기판(310) 표면에서 상기 제1 도전형 매립층(예컨대, 315)까지 수직하게 형성된다. 따라서 상기 제1 도전형 딥 웰(예컨대, 322)은 상기 제1 도전형 매립층(예컨대,315) 및 상기 제1 도전형 수직 도핑층(예컨대, 332)에 의하여 둘러싸이므로, 상기 제1 도전형 딥 웰(예컨대, 322)은 상기 반도체 기판(예컨대, P형 기판, 310)과 격리된다.
이는 상기 제1 도전형(예컨대, N형) 딥 웰(예컨대, 322)을 감싸는 수직 도핑층(예컨대, 332) 및 제1 도전형 매립층(예컨대, 315)은 높은 전압(예컨대, VDD)이 인가되어 반도체 기판(예컨대, P형 기판)과의 관계에서 역방향 바이어스(Reverse biased)되기 때문에 상기 제1 도전형 딥 웰(예컨대, 322) 내의 전자와 홀이 상기 반도체 기반(310)으로 빠져나가지 못한다. 결국 이로 인하여 다수의 단위 바이폴라 트랜지스터들(212,214,216) 각각은 상기 반도체 기판 (310)으로부터 격리되고, 다수의 단위 바이폴라 트랜지스터들(212,214,216)도 서로 격리될 수 있다.
상기 제2 도전형 웰(예컨대, 322-1) 내에는 제2 도전형 도핑층(344) 및 제1 도전형 도핑층(346)이 서로 이격되어 형성되는데, 여기서 제2 도전형 도핑층(344)은 상기 바이폴라 트랜지스터(212)의 제2 도전형 베이스가 되고, 제1 도전형 도핑층(346)은 상기 바이폴라 트랜지스터(212)의 제1 도전형 이미터가 된다. 이때 상기 제1 도전형 수직 도핑층(예컨대, 332)은 상기 바이폴라 트랜지스터(212)의 제1 도전형 컬렉터가 된다. 상기 제1 도전형 도핑층(예컨대, 346), 제2 도전형 도핑층(예컨대, 344), 및 상기 제1 도전형 수직 도핑층(예컨대, 332)은 NPN형 바이폴라 트랜지스터를 형성한다.
상기 다수의 단위 바이폴라 트랜지스터들 각각의 제1 도전형 도핑층 및 상기 제2 도전형 도핑층 사이에 상기 다수의 저항들(R1,R2,R3) 중 어느 하나가 연결된다. 예컨대, 제1 바이폴라 트랜지스터의 제2 도전형 베이스(344)와 제1 도전형 이미터(346) 사이에는 상기 다수의 저항들(R1,R2,R3) 중 제1 저항(R1)이 연결된다.
인접한 단위 바이폴라 트랜지스터들 중 어느 하나의 제1 도전형 도핑층과 다른 어느 하나의 제1 도전형 수직 도핑층은 서로 연결된다. 예컨대, 제1 바이폴라 트랜지스터(212)의 제1 도전형 도핑층(346)은 인접한 제2 바이폴라 트랜지스 터(214)의 제1 도전형 수직 도핑층(352)과 연결된다. 그리고 제2 바이폴라 트랜지스터(214)의 제1 도전형 도핑층(356)은 인접한 제 3 바이폴라 트랜지스터(216)의 제1 도전형 수직 도핑층(362)에 연결된다.
상기 다수의 단위 바이폴라 트랜지스터들(예컨대, 212,214,216) 중 어느 하나의 제1 도전형 수직 도핑층은 상기 제1 패드(205)에 연결된다. 상기 다수의 단위 바이폴라 트랜지스터들(예컨대, 212,214,216) 중 다른 어느 하나의 제1 도전형 도핑층은 상기 제2 패드(207)에 연결된다.
예컨대, 상기 제1 바이폴라 트랜지스터(212)의 제1 도전형 수직 도핑층(342)은 상기 제1 패드(205)에 연결되고, 상기 제3 바이폴라 트랜지스터(214)의 제1 도전형 도핑층(366)은 상기 제2 패드(207)에 연결된다. 상기 제2 도전형 가드링(372)은 상기 제2 패드(207)에 연결된다.
상기 다수의 단위 바이폴라 트랜지스터들(예컨대, 212,214,216) 각각의 제1 도전형 수직 도핑층(예컨대, 332,334,336)은 오믹(Ohmic Contact)을 위하여 그 상부에 고농도, 적어도 상기 제1 도전형 수직 도핑층 형성시 주입된 농도보다 높은 농도의 제1 도전형 불순물을 주입할 수 있다. 마찬가지로 제2 도전형 가드링(372)도 오믹(Ohmic Contact)을 위하여 상기 반도체 기판(예컨대, P형 기판)에 고농도, 적어도 상기 P형 기판의 불순물 농도보다 높은 농도의 제2 도전형 불순물을 주입할 수 있다.
도 4a는 정전기 유입시 도 3에 도시된 단위 바이폴라 트랜지스터(212)의 전류-전압 특성을 나타내는 그래프(g1)이다. 여기서 전류는 단위 바이폴라 트랜지스 터(212)의 컬렉터-이미터 전류이고, 전압은 컬렉터-이미터 전압을 나타낸다.
도 4a에 도시된 그래프(g1)에 나타난 바와 같이, ESD 보호 회로에 사용되는 바이폴라 트랜지스터는 스냅 백(snap back) 영역을 이용하지만, 에디모스와 같이 DDD(Double diffused Drain) 구조가 아니므로 강한 스냅 백 현상은 일어나지 않아 엘디모스에 비하여 상대적으로 유지 전압이 높다. 제1 패드(205)로 정전기 유입시 0.35um 60V BCD(Bipolar CMOS-DMOS) 공정에서 제작된 단위 바이폴라 트랜지스터(예컨대, 212)의 유지 전압(Vsp)은 23V로 유지 전압이 10V 미만인 엘디모스에 비하여 유지전압이 2배 이상 높다. 다만, 이러한 단위 바이폴라 트랜지스터의 유지 전압도 내부 회로의 60V인 동작 전압에 비하여 낮기 때문에 스냅 백 현상을 없애기 위하여 본 발명의 실시 예에 따른 ESD 보호 회로(210)는 다수의 단위 바이폴라 트랜지스터들을 연결한 구조, 예컨대, 도 3에 도시된 3개의 단위 바이폴라 트랜지스터들을 직렬로 연결한 구조를 갖는다.
도 4b는 정전기 유입시 도 3에 도시된 ESD 보호 회로(210)의 전류-전압 특성을 나타내는 그래프(g2)이다. 도 2에 도시된 내부 회로(220)가 동작하기 위하여 상기 제1 패드(205)에 인가되는 구동 전압(VDD)은 60V이다. 최초 최대 전압을 트리거링 전압(triggering voltage, Vt1)이라 하고, 상기 트리거링 전압(Vt1) 이후 나타나는 최초 최소 전압을 유지 전압(Vsp)이라 한다. 상기 트리거링 전압(Vt1)과 상기 유지 전압(Vsp) 사이 영역을 스냅 백(snap back) 영역이라 한다.
도 4b에 도시된 그래프에 나타난 바와 같이, ESD 보호 회로(210)의 유지 전 압(Vsp)은 69V이다. 상기 ESD 보호 회로의 유지 전압(Vsp)은 도 4a에 도시된 단위 바이폴라 트랜지스터의 유지 전압(23V)보다 3배 크다.
도 3에 도시된 바와 같이, 단위 바이폴라 트랜지스터들(212,214,216) 각각의 제1 도전형 딥 웰(예컨대, 322)은 제1 도전형 매립층(예컨대, 315) 및 제1 도전형 수직 도핑층(예컨대, 332)에 의하여 반도체 기판(예컨대, p형 기판)과 격리되어 있는 구조를 갖는다.
도 3에 도시된 구조를 갖는 3개의 단위 바이폴라 트랜지스터들(212,214,216)이 직렬로 연결된 상기 ESD 보호 회로(210)의 유지 전압(Vsp)은 상기 단위 바이폴라 트랜지스터들(212,214,216) 각각의 유지 전압(23V)을 합한 값(Vsp=69V)과 같다. 따라서 도 3에 도시된 구조를 갖는 단위 바이폴라 트랜지스터들(212,214,216)을 연결하여 구동전압(VDD=60V)보다 높은 유지 전압(예컨대, Vsp=69V)을 갖는 ESD 보호 회로를 구성할 수 있다.
만약 단위 바이폴라 트랜지스터들(212,214,216) 각각이 격리되지 않고, P형 반도체 기판(310)을 공통으로 이용한다면 또는 공유한다면, 구동 전압보다 높은 유지 전압을 얻을 수 없다. 이는 각각의 단위 바이폴라 트랜지스터가 순차적으로 트리거링되지 못하고, 기판 전류에 의하여 동시에 트리거링되기 때문이다. 따라서 제1 도전형 매립층(315,317,319)에 의하여 각각의 바이폴라 트랜지스터들(212,214,216)을 격리하는 것이 중요하다.
60V의 구동 전압(VDD)을 사용하는 반도체 소자를 보호하기 위하여 도 3에 도 시된 구조를 갖지며, 23V의 유지 전압 특성을 갖는 단위 바이폴라 트랜지스터들 3개를 직렬로 연결한 ESD 보호 회로(210)의 유지 전압은 69V가 된다.
그러므로 상기 ESD 보호 회로(210)의 유지 전압(Vsp)은 상기 구동 전압(VDD=60V)보다 크기 때문에, 상기 제1 패드(205)로 정전기가 유입되어 일단 상기 ESD 보호 회로(210)가 동작한 후 래치 업(latch-up) 현상이 발생하지 않는다.
상기 단위 바이폴라 트랜지스터들(212,214,216) 각각의 제2 도전형 베이스(344,354,364))와 제1 도전형 이미터(346,356,366) 사이에 연결된 저항(R1,R2,R3)은 각각의 단위 바이폴라 트랜지스터의 트리거링 전압(Vt1)을 전압을 결정할 수 있다. 상기 ESD 보호 회로(210)의 트리거링 전압(Vt1) 또한 상기 단위 바이폴라 트랜지스터들(212,214,216)의 트리거링 전압들을 합한 값과 같다.
따라서 상기 저항들(R1,R2,R3)에 의하여 상기 ESD 보호 회로(210)의 트리거링 전압(Vt1)이 결정될 수 있다. 예컨대, 상기 저항(R1,R2,R3)에 의하여 상기 ESD 보호 회로(210)의 트리거링 전압(Vt1)이 상기 내부 회로(220)의 항복 전압보다 작도록 결정될 수 있다. 이는 상기 ESD 보호 회로(210)의 트리거링 전압(Vt1)이 상기 내부 회로의 항복 전압보다 클 경우 상기 내부 회로가 파괴될 수 있기 때문이다.
만약 정전기가 상기 제2 패드(207)로 유입된 경우, 상기 ESD 보호 회로(210)의 단위 바이폴라 트랜지스터들(212,214,216)은 순방향 다이오드 특성을 갖도록 동작한다. 이는 상기 제2 패드(207)에 연결된 제2 도전형의 가드링(guard ring, 372)이 상기 다수의 단위 바이폴라 트랜지스터들(212,214,216)과의 연계하여 기생 다이 오드들(D1,D2,D3)을 형성하기 때문이다.
예컨대, 상기 가드링(372)과 제1 바이폴라 트랜지스터들(212)의 매립층(315) 및 제1 도전형 수직 도핑층(332) 사이에 제1 PN 접합 기생 다이오드(D1)가 형성되고, 상기 가드링(372)과 제2 바이폴라 트랜지스터들(214)의 매립층(317) 및 제1 도전형 수직 도핑층(334) 사이에 제2 PN 접합 기생 다이오드(D2)가 형성되고, 상기 가드링(372)과 제3 바이폴라 트랜지스터들(216)의 매립층(319) 및 제1 도전형 수직 도핑층(336) 사이에 제3 PN 접합 기생 다이오드(D3)가 형성될 수 있다. 여기서 상기 제1 내지 제3 PN 접합 기생 다이오드들(D1,D2,D3) 각각은 도 2에 도시된 기생 다이오드들(236,234,232)에 대응된다.
따라서 상기 제2 패드(207)로 정전기가 유입된 경우, 상기 제1, 제2, 제3 PN 접합 다이오드는 순방향 바이어스 특성을 가지므로, 상기 제2 패드(207)로 유입된 정전기는 상기 제1 , 제2 ,및 제3 PN 접합 다이오드(D1, D2, D3)를 통하여 상기 제1 패드(205)로 빠져나간다. 제1 PN 접합 다이오드(D1)로 대부분 빠져 나간다.
도 5는 고전압 다이오드를 사용한 ESD 보호 회로 및 도 3에 도시된 ESD 보호 회로의 성능을 비교한 표이다. 여기서 고전압 다이오드를 사용한 ESD 보호 회로를 전자라하고, 도 3에 도시된 ESD 보호 회로(210)를 "스택 바이폴라(Stacked Bipolar)"라고 표현하고 후자라 한다.
도 5를 참조하면, 전자의 유지 전압(VDD=10V)은 구동 전압(VDD=60V)보다 작지만, 후자의 유지 전압(VDD=69V)은 구동 전압(VDD=60V)보다 크다. 또한 후자의 단 위 면적당 전류량(314(㎁/㎛2))은 전자의 단위 면적당 전류량(37(㎁/㎛2))보다 훨씬 크다. 또한 일반적인 ESD 강인성(Robustness) 기준인 HBM(Human Boby Level) 레벨은 후자의 HBM 레벨(12kV)이 전자의 HBM 레벨(2kV)보다 6배 정도 크다. 또한 면적 측면에서 후자는 전자에 비하여 800%이상 개선된다.
따라서 도 3에 도시된 구조를 갖는 ESD 보호 회로는 유지 전압을 구동 전압보다 크게 하여 래치 업(latch-up) 문제를 해결하고, 단위 면적당 전류량도 증가하여 면적 측면에서도 개선될 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1a는 일반적인 LDMOS를 사용한 ESD 보호 회로의 구성도를 나타낸다.
도 2는 본 발명의 실시 예에 따른 ESD 보호 회로의 회로도를 나타낸다.
도 3은 도 2에 도시된 ESD 보호 회로의 단면 구성도를 나타낸다.
도 4a는 정전기 유입시 도 3에 도시된 단위 바이폴라 트랜지스터의 전류-전압 특성을 나타내는 그래프이다.
도 4b는 정전기 유입시 도 3에 도시된 ESD 보호 회로의 전류-전압 특성을 나타내는 그래프이다.
도 5는 고전압 다이오드를 사용한 ESD 보호 회로 및 도 3에 도시된 ESD 보호 회로의 성능을 비교한 표이다.

Claims (11)

  1. 기판; 및
    상기 기판에 형성된 다수의 단위 바이폴라 트랜지스터들를 포함하며,
    상기 다수의 단위 바이폴라 트랜지스터들 각각은,
    상기 기판 내에 형성된 제1 도전형 매립층;
    상기 제1 도전형 매립층 상에 형성된 제1 도전형 웰;
    상기 제1 도전형 웰 내에 형성된 제2 도전형 웰;
    상기 제1 도전형 웰을 감싸도록 상기 기판 표면에서 상기 제1 도전형 매립층까지 수직하게 형성된 제1 도전형 수직 도핑층; 및
    상기 제2 도전형 웰 내에 형성된 제1 도전형 도핑층 및 제2 도전형 도핑층 포함하며,
    인접한 단위 바이폴라 트랜지스터들 중 어느 하나의 제1 도전형 도핑층과 다른 어느 하나의 제1 도전형 수직 도핑층은 서로 연결되는 것을 특징으로 하는 ESD 보호 회로.
  2. 제1항에 있어서, 상기 ESD 보호 회로는,
    상기 제1 도전형 도핑층 및 상기 제2 도전형 도핑층 사이에 연결된 저항을 더 포함하는 것을 특징으로 하는 ESD 보호 회로.
  3. 제1항에 있어서, 상기 ESD 보호 회로는,
    제1 전압이 인가되는 제1 패드; 및
    제2 전압이 인가되는 제2 패드를 더 포함하며,
    상기 다수의 단위 바이폴라 트랜지스터들 중 어느 하나의 제1 도전형 수직 도핑층은 상기 제1 패드에 연결되고, 상기 다수의 단위 바이폴라 트랜지스터들 중 다른 어느 하나의 제1 도전형 도핑층은 상기 제2 패드에 연결되는 것을 특징으로 하는 ESD 보호 회로.
  4. 제3항에 있어서, 상기 ESD 보호 회로는,
    상기 제2 패드에 연결되며, 상기 기판에 형성된 제2 도전형 불순물로 도핑된 가드링을 더 포함하는 것을 특징으로 하는 ESD 보호 회로.
  5. 제2항에 있어서,
    상기 다수의 단위 바이폴라 트랜지스터들 각각의 제1 도전형 도핑층 및 상기 제2 도전형 도핑층 사이에 연결된 저항은 동일한 값을 갖는 것을 특징으로 하는 ESD 보호 회로.
  6. 제3항에 있어서,
    상기 제1 패드로 정전기가 유입시, 상기 ESD 보호 회로의 유지 전압은 상기 다수의 단위 바이폴라 트랜지스터들 각각의 유지 전압을 합한 전압인 것을 특징으 로 하는 ESD 보호 회로.
  7. 제4항에 있어서.
    상기 제2 패드로 정전기가 유입시, 상기 가드링과 상기 단위 바이폴라 트랜지스터들 각각의 매립층 및 제1 도전형 수직 도핑층 사이에 PN 접합 다이오드가 형성되며, 상기 정전기는 상기 PN 접합 다이오드를 통하여 상기 제1 패드로 빠져나가는 것을 특징으로 하는 ESD 보호 회로.
  8. 제1항에 있어서,
    상기 기판은 P형 기판이고, 상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형인 것을 특징으로 하는 ESD 보호 회로.
  9. 제1항에 있어서, 상기 제1 도전형 웰은,
    상기 기판과 격리되도록 상기 제1 도전형 매립층 및 상기 제1 도전형 수직 도핑층에 의하여 둘러싸이는 것을 특징으로 하는 ESD 보호 회로.
  10. 제1항에 있어서,
    상기 제1 도전형 도핑층 및 상기 제2 도전형 도핑층은 전기적으로 연결되는 것을 특징으로 하는 ESD 보호 회로.
  11. 제4항에 있어서, 상기 다수의 단위 바이폴라 트랜지스터들은,
    제1 내지 제3 단위 바이폴라 트랜지스터들이고,
    상기 제1 단위 바이폴라 트랜지스터의 제1 도전형 수직 도핑층은 상기 제1 패드에 연결되고, 상기 제1 단위 바이폴라 트랜지스터의 제1 도전형 도핑층은 상기 제2 단위 바이폴라 트랜지스터의 제1 도전형 수직 도핑층에 연결되며, 상기 제3 단위 폴라 트랜지스터의 제 1 도전형 도핑층은 상기 가드링에 연결되는 것을 특징으로 하는 ESD 보호 회로.
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