JPH10189958A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH10189958A JPH10189958A JP8349246A JP34924696A JPH10189958A JP H10189958 A JPH10189958 A JP H10189958A JP 8349246 A JP8349246 A JP 8349246A JP 34924696 A JP34924696 A JP 34924696A JP H10189958 A JPH10189958 A JP H10189958A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- gate electrode
- diffusion layer
- buffer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000009792 diffusion process Methods 0.000 claims abstract description 40
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 15
- 229910052782 aluminium Inorganic materials 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 230000001681 protective effect Effects 0.000 abstract 3
- 230000000593 degrading effect Effects 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000007599 discharging Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
- H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
- H01L27/0277—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path involving a parasitic bipolar transistor triggered by the local electrical biasing of the layer acting as base of said parasitic bipolar transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 半導体装置の入出力保護回路に用いられるＭ
ＯＳ構造のバッファトランジスタを、複数の並列配置し
たＭＯＳトランジスタで構成すると、一部のトランジス
タに負担が集中し、このトランジスタがスナップバック
する前に破壊されてしまう。 【解決手段】 保護回路を構成するＭＯＳ型のバッファ
トランジスタのゲート電極１５を１本の連続した波状に
形成し、このゲート電極１５を挟んだそれぞれにソース
拡散層１６とドレイン拡散層１４をそれぞれ１つの拡散
領域として構成する。保護回路が１つのバッファトラン
ジスタとして構成されるため、一部のトランジスタに対
する負担の集中が回避でき、サージ電圧に対する保護能
力が向上される。その一方で、保護回路の占有面積が増
大されることはなく、かつ製造工程が増加されることも
なく、電流駆動能力が低減されることもない。
ＯＳ構造のバッファトランジスタを、複数の並列配置し
たＭＯＳトランジスタで構成すると、一部のトランジス
タに負担が集中し、このトランジスタがスナップバック
する前に破壊されてしまう。 【解決手段】 保護回路を構成するＭＯＳ型のバッファ
トランジスタのゲート電極１５を１本の連続した波状に
形成し、このゲート電極１５を挟んだそれぞれにソース
拡散層１６とドレイン拡散層１４をそれぞれ１つの拡散
領域として構成する。保護回路が１つのバッファトラン
ジスタとして構成されるため、一部のトランジスタに対
する負担の集中が回避でき、サージ電圧に対する保護能
力が向上される。その一方で、保護回路の占有面積が増
大されることはなく、かつ製造工程が増加されることも
なく、電流駆動能力が低減されることもない。
Description
【０００１】
【発明の属する技術分野】本発明は入出力保護回路に用
いるＭＯＳトランジスタからなる半導体装置に関し、特
に保護耐圧の向上を図った半導体装置に関する。
いるＭＯＳトランジスタからなる半導体装置に関し、特
に保護耐圧の向上を図った半導体装置に関する。
【０００２】
【従来の技術】半導体装置の入出力回路には、過電圧か
ら内部回路を保護するための入出力保護回路が設けられ
る。図４（ａ），（ｂ）はこの種の保護回路の入力部と
出力部の回路図であり、入力部ではパッド電極４１は縦
続接続されたＰチャネルＭＯＳトランジスタ４２とＮチ
ャネルＭＯＳトランジスタ４３の接続点に接続され、イ
ンバータ４４を介してバッファ出力４５に接続される。
また、出力部ではパッド電極４６はＰチャネルＭＯＳト
ランジスタ４７とＮチャネルＭＯＳトランジスタ４８の
接続点に接続され、各ＭＯＳトランジスタのゲートにバ
ッファ入力４９に接続されている。
ら内部回路を保護するための入出力保護回路が設けられ
る。図４（ａ），（ｂ）はこの種の保護回路の入力部と
出力部の回路図であり、入力部ではパッド電極４１は縦
続接続されたＰチャネルＭＯＳトランジスタ４２とＮチ
ャネルＭＯＳトランジスタ４３の接続点に接続され、イ
ンバータ４４を介してバッファ出力４５に接続される。
また、出力部ではパッド電極４６はＰチャネルＭＯＳト
ランジスタ４７とＮチャネルＭＯＳトランジスタ４８の
接続点に接続され、各ＭＯＳトランジスタのゲートにバ
ッファ入力４９に接続されている。
【０００３】図５はそのＮチャネルＭＯＳトランジスタ
４３，４８の部分の平面レイアウト図、図６はそのＣＣ
線に沿う模式的な断面図である。前記各ＭＯＳトランジ
スタ４３，４８はゲート電極５１と、その両側に交互に
配置されたドレイン拡散層５２、ソース拡散層５３と、
各拡散層にコンタクト５４を介して接続されたアルミニ
ウム配線５５で構成される。このような保護回路では、
バッファトランジスタとして使用されるＭＯＳトランジ
スタのゲート幅は通常約４００μｍであり、内部回路の
ＭＯＳトランジスタのゲート幅に比べて極めて大きいも
のとなっている。これは、パッドに印加された約１Ａと
いう大電流をＧＮＤ電位に放電するためである。この場
合、従来では、バッファトランジスタを１個のトランジ
スタで構成するのではなく、図５に示すようにゲート５
１を櫛形の形状にすることにより、複数のトランジスタ
を並列に接続するレイアウトを採用している。
４３，４８の部分の平面レイアウト図、図６はそのＣＣ
線に沿う模式的な断面図である。前記各ＭＯＳトランジ
スタ４３，４８はゲート電極５１と、その両側に交互に
配置されたドレイン拡散層５２、ソース拡散層５３と、
各拡散層にコンタクト５４を介して接続されたアルミニ
ウム配線５５で構成される。このような保護回路では、
バッファトランジスタとして使用されるＭＯＳトランジ
スタのゲート幅は通常約４００μｍであり、内部回路の
ＭＯＳトランジスタのゲート幅に比べて極めて大きいも
のとなっている。これは、パッドに印加された約１Ａと
いう大電流をＧＮＤ電位に放電するためである。この場
合、従来では、バッファトランジスタを１個のトランジ
スタで構成するのではなく、図５に示すようにゲート５
１を櫛形の形状にすることにより、複数のトランジスタ
を並列に接続するレイアウトを採用している。
【０００４】すなわち、図５および図６において、Ｐ型
の半導体基板（サブストレート）５６の主面にゲート５
１が櫛型に形成され、このゲート５１の両側にＮ型のソ
ース拡散層５３，ドレイン拡散層５２が交互に配置され
る。そして、これらソース拡散層５３とドレイン拡散層
５２はそれぞれアルミニウム配線５５によって並列に接
続され、さらにドレイン拡散層５２にはパッド電極４１
が接続され、ソース拡散層５３はＧＮＤ電位に接続され
ている。また、前記半導体基板５６に設けられたフィー
ルド酸化膜５７で周囲が画成されるとともに、その周囲
にはＰ型のガードリング５８が配置されており、このガ
ードリング５８の電位はＧＮＤ電位としている。
の半導体基板（サブストレート）５６の主面にゲート５
１が櫛型に形成され、このゲート５１の両側にＮ型のソ
ース拡散層５３，ドレイン拡散層５２が交互に配置され
る。そして、これらソース拡散層５３とドレイン拡散層
５２はそれぞれアルミニウム配線５５によって並列に接
続され、さらにドレイン拡散層５２にはパッド電極４１
が接続され、ソース拡散層５３はＧＮＤ電位に接続され
ている。また、前記半導体基板５６に設けられたフィー
ルド酸化膜５７で周囲が画成されるとともに、その周囲
にはＰ型のガードリング５８が配置されており、このガ
ードリング５８の電位はＧＮＤ電位としている。
【０００５】このようなバッファトランジスタの構成に
より、トランジスタ全体としての実質的なゲート幅をＷ
＝４００μｍ程度とし、同じゲート幅の単一のＭＯＳト
ランジスタで保護回路を構成したときに比べて保護回路
の占有面積を小さくし、半導体装置の高集積化、高密度
化を図っている。このような技術としては、例えば、ア
イ・イー・イー・イー・トランザクションズ・オン・エ
レクトロン・デバイス、第３９巻、第２号（IEEE TRANS
ACTIONS ON ELECTRON DEVICES VOL39,No.2）1992.2 p38
2 〜384 に記載のものがある。
より、トランジスタ全体としての実質的なゲート幅をＷ
＝４００μｍ程度とし、同じゲート幅の単一のＭＯＳト
ランジスタで保護回路を構成したときに比べて保護回路
の占有面積を小さくし、半導体装置の高集積化、高密度
化を図っている。このような技術としては、例えば、ア
イ・イー・イー・イー・トランザクションズ・オン・エ
レクトロン・デバイス、第３９巻、第２号（IEEE TRANS
ACTIONS ON ELECTRON DEVICES VOL39,No.2）1992.2 p38
2 〜384 に記載のものがある。
【０００６】ところで、図７はバッファトランジスタに
おけるスナップバック特性である。パッドの電位Ｖｉｎ
はＶ１まで上昇した後ゲート直下のドレイン拡散層部で
ブレイクダウンモードに入る。そしてＶｓｂまで下降
し、再び上昇を始める。このときの状態をスナップバッ
ク状態という。これは、図６に示した寄生バイポーラト
ランジスタＴｒＡ, ＴｒＢがＯＮすることに起因する。
つまり、ブレークダウンの際にドレイン拡散層５２の直
下で衝突電離が起こり、そこで多数のホールが発生する
ことによりサブストレート５６の電位が浮き上がる。そ
して多数の電子がソース拡散層５３からサブストレート
５６に拡散し、この拡散電流により寄生バイポーラトラ
ンジスタＴｒＡ，ＴｒＢがＯＮするのである。このよう
にバッファトランジスタがスナップバック状態に入るこ
とにより、パッド電極４１の電荷を効率よく放電し、高
い保護能力を得ることができる。また、現在では高速化
のために拡散層表面をシリサイド化したデバイスが採用
されてきているが、シリサイド化したデバイスは同図実
線の特性となり、シリサイド化していないデバイスは同
図破線の特性となる。図７において、拡散層のシリサイ
ド化を行っているデバイスは、破壊電圧Ｖｘ１となり、
シリサイド化を行っていないデバイスは破壊電圧はＶｘ
１とである。
おけるスナップバック特性である。パッドの電位Ｖｉｎ
はＶ１まで上昇した後ゲート直下のドレイン拡散層部で
ブレイクダウンモードに入る。そしてＶｓｂまで下降
し、再び上昇を始める。このときの状態をスナップバッ
ク状態という。これは、図６に示した寄生バイポーラト
ランジスタＴｒＡ, ＴｒＢがＯＮすることに起因する。
つまり、ブレークダウンの際にドレイン拡散層５２の直
下で衝突電離が起こり、そこで多数のホールが発生する
ことによりサブストレート５６の電位が浮き上がる。そ
して多数の電子がソース拡散層５３からサブストレート
５６に拡散し、この拡散電流により寄生バイポーラトラ
ンジスタＴｒＡ，ＴｒＢがＯＮするのである。このよう
にバッファトランジスタがスナップバック状態に入るこ
とにより、パッド電極４１の電荷を効率よく放電し、高
い保護能力を得ることができる。また、現在では高速化
のために拡散層表面をシリサイド化したデバイスが採用
されてきているが、シリサイド化したデバイスは同図実
線の特性となり、シリサイド化していないデバイスは同
図破線の特性となる。図７において、拡散層のシリサイ
ド化を行っているデバイスは、破壊電圧Ｖｘ１となり、
シリサイド化を行っていないデバイスは破壊電圧はＶｘ
１とである。
【０００７】
【発明が解決しようとする課題】しかし、図５のレイア
ウトの場合、図６に示すようにトランジスタ周囲にガー
ドリング５８が配置されているため、バッファトランジ
スタにおける周辺部のサブストレート電位は上昇しにく
い。そのため、寄生バイポーラトランジスタＴｒＢに比
べて、寄生バイポーラトランジスタＴｒＡはＯＮし難く
なり、バッファトランジスタの周辺部は中心部に比べて
スナップバック状態に入りにくい。このように、スナッ
プバック状態への入り方にバラツキがあることにより、
次に述べるように、過電圧に対する保護が効率よく行え
ないという問題点が生じる。
ウトの場合、図６に示すようにトランジスタ周囲にガー
ドリング５８が配置されているため、バッファトランジ
スタにおける周辺部のサブストレート電位は上昇しにく
い。そのため、寄生バイポーラトランジスタＴｒＢに比
べて、寄生バイポーラトランジスタＴｒＡはＯＮし難く
なり、バッファトランジスタの周辺部は中心部に比べて
スナップバック状態に入りにくい。このように、スナッ
プバック状態への入り方にバラツキがあることにより、
次に述べるように、過電圧に対する保護が効率よく行え
ないという問題点が生じる。
【０００８】すなわち、拡散層のシリサイド化を行って
いないデバイスの破壊電圧Ｖｘ１＞Ｖ１であるとする。
パッド電圧がサージ印加により上昇すると、まず並列に
接続された複数個のバッファトランジスタのうちの１個
のトランジスタがスナップバック状態に入る。これをＴ
ｒ１とする。このトランジタＴｒ１は製造のバラツキや
先に述べたガードリングの影響などのためにスナップバ
ックに最も入りやすいものであり、このトランジスタが
スナップバック状態に入ると、図６のＶｓｂにパッド電
圧がクランプされる。ちなみに、０．３５μｍルールデ
バイスにおいては通常Ｖ１が約１０Ｖであるのに対し、
Ｖｓｂは約６Ｖであり、パッド７１の電位は大幅に低く
なる。このため、１個のトランジスタがスナップバック
状態に入ると他のトランジスタはスナップバック状態に
入ることができない。
いないデバイスの破壊電圧Ｖｘ１＞Ｖ１であるとする。
パッド電圧がサージ印加により上昇すると、まず並列に
接続された複数個のバッファトランジスタのうちの１個
のトランジスタがスナップバック状態に入る。これをＴ
ｒ１とする。このトランジタＴｒ１は製造のバラツキや
先に述べたガードリングの影響などのためにスナップバ
ックに最も入りやすいものであり、このトランジスタが
スナップバック状態に入ると、図６のＶｓｂにパッド電
圧がクランプされる。ちなみに、０．３５μｍルールデ
バイスにおいては通常Ｖ１が約１０Ｖであるのに対し、
Ｖｓｂは約６Ｖであり、パッド７１の電位は大幅に低く
なる。このため、１個のトランジスタがスナップバック
状態に入ると他のトランジスタはスナップバック状態に
入ることができない。
【０００９】ついで、前記Ｔｒ１がスナップバックした
後、再びＶ１までパッド電圧が上昇する。このときＴｒ
１に流れる電流は破壊電流Ｉｘ２に達していないので、
まだ、破壊には至っていない。ここで、パッド電圧がＶ
１に達すると２個目のトランジスタ（ここではＴｒ２と
する）がスナップバック状態に入る。このようにして、
以下順番にトランジスタがスナップバック状態に入り、
最終的にはすべてのトランジスタがスナップバック状態
に入る。こうして全部のトランジスタがスナップバック
状態で放電するため、高い保護能力を得ることができ
る。
後、再びＶ１までパッド電圧が上昇する。このときＴｒ
１に流れる電流は破壊電流Ｉｘ２に達していないので、
まだ、破壊には至っていない。ここで、パッド電圧がＶ
１に達すると２個目のトランジスタ（ここではＴｒ２と
する）がスナップバック状態に入る。このようにして、
以下順番にトランジスタがスナップバック状態に入り、
最終的にはすべてのトランジスタがスナップバック状態
に入る。こうして全部のトランジスタがスナップバック
状態で放電するため、高い保護能力を得ることができ
る。
【００１０】これに対し、シリサイド化したデバイスの
場合にはこのようなメカニズムは適用できなくなる。す
なわち、シリサイド化していないデバイスに比べて拡散
層の抵抗値が低いため、バイポーラトランジスタのエミ
ッタ、コレクタに当たる部分の抵抗値が低くなり、図６
の実線に示すようにスナップバック状態に入った後の傾
きが急峻になる。ちなみにシリサイド化していないデバ
イスのスナップバック抵抗Ｒｓｎｐが約30Ωであるのに
対して、シリサイド化したデバイスの抵抗Ｒｓｎｐは約
１８Ωであり５０％程の違いが生じる。このため、並列
接続されたうちの１個のトランジスタＴｒ１がスナップ
バック状態に入ると、次のトランジスタがスナップバッ
ク状態に入る前に破壊電流Ｉｘ１に達し、Ｔｒ１が破壊
してしまう。つまりシリサイド化したデバイスの場合に
は、図５に示すようにゲートを櫛形にレイアウトしてト
ランジスタを並列に接続していても、結局１個のトラン
ジスタしか動作せず、他のトランジスタがスナップバッ
ク状態に入る前に破壊してしまう。
場合にはこのようなメカニズムは適用できなくなる。す
なわち、シリサイド化していないデバイスに比べて拡散
層の抵抗値が低いため、バイポーラトランジスタのエミ
ッタ、コレクタに当たる部分の抵抗値が低くなり、図６
の実線に示すようにスナップバック状態に入った後の傾
きが急峻になる。ちなみにシリサイド化していないデバ
イスのスナップバック抵抗Ｒｓｎｐが約30Ωであるのに
対して、シリサイド化したデバイスの抵抗Ｒｓｎｐは約
１８Ωであり５０％程の違いが生じる。このため、並列
接続されたうちの１個のトランジスタＴｒ１がスナップ
バック状態に入ると、次のトランジスタがスナップバッ
ク状態に入る前に破壊電流Ｉｘ１に達し、Ｔｒ１が破壊
してしまう。つまりシリサイド化したデバイスの場合に
は、図５に示すようにゲートを櫛形にレイアウトしてト
ランジスタを並列に接続していても、結局１個のトラン
ジスタしか動作せず、他のトランジスタがスナップバッ
ク状態に入る前に破壊してしまう。
【００１１】なお、このような現象は、シリサイド化し
たデバイスに限ったことではなく、シリサイド化を行っ
ていないデバイスにおいても、トランジスタの破壊電圧
Ｖｘ２がＶｘ２＜Ｖ１であれば、やはりシリサイド化し
たデバイスと同様、１個のトランジスタがスナップバッ
ク状態に入ると他のトランジスタがスナップバックに入
る前に破壊電流に達し、破壊してしまうことになる。こ
の結果、従来の保護回路では、過電圧に対する保護が効
率よく行えないという問題点が生じる。
たデバイスに限ったことではなく、シリサイド化を行っ
ていないデバイスにおいても、トランジスタの破壊電圧
Ｖｘ２がＶｘ２＜Ｖ１であれば、やはりシリサイド化し
たデバイスと同様、１個のトランジスタがスナップバッ
ク状態に入ると他のトランジスタがスナップバックに入
る前に破壊電流に達し、破壊してしまうことになる。こ
の結果、従来の保護回路では、過電圧に対する保護が効
率よく行えないという問題点が生じる。
【００１２】本発明は、占有面積は従来のままで、デバ
イスの高速化に支障を与えずに、かつ工程数を追加せず
に、この問題点を解決し過電圧に対する保護能力を向上
した半導体装置を提供することを目的とする。
イスの高速化に支障を与えずに、かつ工程数を追加せず
に、この問題点を解決し過電圧に対する保護能力を向上
した半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明は、保護回路を構
成するＭＯＳ構造のバッファトランジスタは、そのゲー
ト電極が波状の平面形状に形成され、このゲート電極を
挟む一方の領域にソースが、他方の領域にドレインがそ
れぞれ１つの連続した拡散層領域として構成されている
ことを特徴とする。ここで、バッファトランジスタは、
半導体基板の表面に形成されたフィールド酸化膜上にゲ
ート電極が延在されるフィールドトランジスタで構成さ
れ、前記フィールド酸化膜が波状の平面形状とされてい
る構成としてもよい。この場合には、ゲート電極がアル
ミニウム配線で形成され、かつソースまたはドレイン電
極と一体に形成されることが好ましい。また、ゲート電
極の波状の角部は面取りされて鈍角に形成されることが
好ましい。
成するＭＯＳ構造のバッファトランジスタは、そのゲー
ト電極が波状の平面形状に形成され、このゲート電極を
挟む一方の領域にソースが、他方の領域にドレインがそ
れぞれ１つの連続した拡散層領域として構成されている
ことを特徴とする。ここで、バッファトランジスタは、
半導体基板の表面に形成されたフィールド酸化膜上にゲ
ート電極が延在されるフィールドトランジスタで構成さ
れ、前記フィールド酸化膜が波状の平面形状とされてい
る構成としてもよい。この場合には、ゲート電極がアル
ミニウム配線で形成され、かつソースまたはドレイン電
極と一体に形成されることが好ましい。また、ゲート電
極の波状の角部は面取りされて鈍角に形成されることが
好ましい。
【００１４】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態の平
面レイアウト図であり、（ａ）は入力保護回路、（ｂ）
は出力保護回路である。この保護回路では、複数個のバ
ッファトランジスタが並列配置されている点は従来の構
成と同じであるが、各バッファトランジスタのゲート電
極は互いに隣接するものが反対側の端部において連結さ
れた波状ゲート電極１５として構成されている。また、
前記ゲート電極１５を挟んで形成されているソース拡散
層１６およびドレイン拡散層１４はそれぞれゲート電極
１５の端部において一体化されており、それぞれ１つの
拡散層の領域によって形成される構成とされている。し
たがって、ゲート、ソース、ドレインがそれぞれ一体形
成されている点で、このバッファトランジスタは１つの
トランジスタとして構成されているとも言える。そし
て、ドレイン拡散層１４とソース拡散層１６はそれぞれ
アルミニウム配線１２およびコンタクト１３を介してパ
ッド電極１１、ＧＮＤ電位１７に接続される。また、出
力部ではゲート電極１５はバッファ入力１９に接続さ
れ、入力部ではドレイン拡散層１４がバッファ出力１８
に接続される。なお、図１には図示されていないがこの
バッファトランジスタの周囲にはフィールド酸化膜やガ
ードリングが形成されており、結果として図１（ａ）の
ＡＡ線に沿う断面構造は、図６に示した構造と同様とな
る。
参照して説明する。図１は本発明の第１の実施形態の平
面レイアウト図であり、（ａ）は入力保護回路、（ｂ）
は出力保護回路である。この保護回路では、複数個のバ
ッファトランジスタが並列配置されている点は従来の構
成と同じであるが、各バッファトランジスタのゲート電
極は互いに隣接するものが反対側の端部において連結さ
れた波状ゲート電極１５として構成されている。また、
前記ゲート電極１５を挟んで形成されているソース拡散
層１６およびドレイン拡散層１４はそれぞれゲート電極
１５の端部において一体化されており、それぞれ１つの
拡散層の領域によって形成される構成とされている。し
たがって、ゲート、ソース、ドレインがそれぞれ一体形
成されている点で、このバッファトランジスタは１つの
トランジスタとして構成されているとも言える。そし
て、ドレイン拡散層１４とソース拡散層１６はそれぞれ
アルミニウム配線１２およびコンタクト１３を介してパ
ッド電極１１、ＧＮＤ電位１７に接続される。また、出
力部ではゲート電極１５はバッファ入力１９に接続さ
れ、入力部ではドレイン拡散層１４がバッファ出力１８
に接続される。なお、図１には図示されていないがこの
バッファトランジスタの周囲にはフィールド酸化膜やガ
ードリングが形成されており、結果として図１（ａ）の
ＡＡ線に沿う断面構造は、図６に示した構造と同様とな
る。
【００１５】この構成によれば、パッド電極１１に正極
性のサージ電圧が印加された場合、ドレイン拡散層１
４、ソース拡散層１６、およびゲート電極１５から形成
されるバッファトランジスタがブレイクダウンし、サー
ジ電圧はアルミニウム配線１２を経てＧＮＤ電位１７へ
と放電され、保護が行われる。この際の動作は従来の場
合と同様である。そして、ここでは、バッファトランジ
スタは、単に複数のトランジスタを並列に接続するので
はなく、１個のバッファトランジスタとして構成されて
いるため、ドレインおよびソースの各拡散層が共有して
いるが故にバッファトランジスタ全体がスナップバック
に入ることになる。したがって、従来のようにゲートを
櫛形に配置して複数のトランジスタを並列に接続したと
きのような、保護トランジスタのスナップバック状態へ
の入り方にバラツキが生じることがなく、過電圧が印加
されたときの負担が保護回路の一部に集中するのを防止
でき、パッドに印加されたサージ電圧（電荷）を効率よ
く放電することができ、高い過電圧保護能力を得ること
ができる。具体的には、従来技術においてＷ＝４００μ
ｍのゲート幅をもつ保護トランジスタがＭＩＬ規格で１
０００Ｖ程度の耐量しか得られないのに対し、この構成
を採用したときには４０００Ｖ以上の耐量が得られるよ
うになる。
性のサージ電圧が印加された場合、ドレイン拡散層１
４、ソース拡散層１６、およびゲート電極１５から形成
されるバッファトランジスタがブレイクダウンし、サー
ジ電圧はアルミニウム配線１２を経てＧＮＤ電位１７へ
と放電され、保護が行われる。この際の動作は従来の場
合と同様である。そして、ここでは、バッファトランジ
スタは、単に複数のトランジスタを並列に接続するので
はなく、１個のバッファトランジスタとして構成されて
いるため、ドレインおよびソースの各拡散層が共有して
いるが故にバッファトランジスタ全体がスナップバック
に入ることになる。したがって、従来のようにゲートを
櫛形に配置して複数のトランジスタを並列に接続したと
きのような、保護トランジスタのスナップバック状態へ
の入り方にバラツキが生じることがなく、過電圧が印加
されたときの負担が保護回路の一部に集中するのを防止
でき、パッドに印加されたサージ電圧（電荷）を効率よ
く放電することができ、高い過電圧保護能力を得ること
ができる。具体的には、従来技術においてＷ＝４００μ
ｍのゲート幅をもつ保護トランジスタがＭＩＬ規格で１
０００Ｖ程度の耐量しか得られないのに対し、この構成
を採用したときには４０００Ｖ以上の耐量が得られるよ
うになる。
【００１６】また、この実施形態では、ゲート電極１５
を波状にレイアウトしたことにより、占有面積は従来と
さほど変わらない。さらに、保護回路の断面構造も従来
とほぼ同じであるため、電流駆動能力を維持でき高速化
の弊害にならず、しかも新たに工程を追加する必要がな
い。ここで、前記実施形態では、ゲート電極１５を折り
曲げた平面形状の部分は電界が集中して破壊しやすくな
らないように、図１のように角の面取りを行った構成と
することが好ましい。
を波状にレイアウトしたことにより、占有面積は従来と
さほど変わらない。さらに、保護回路の断面構造も従来
とほぼ同じであるため、電流駆動能力を維持でき高速化
の弊害にならず、しかも新たに工程を追加する必要がな
い。ここで、前記実施形態では、ゲート電極１５を折り
曲げた平面形状の部分は電界が集中して破壊しやすくな
らないように、図１のように角の面取りを行った構成と
することが好ましい。
【００１７】図２は本発明の第２の実施形態の平面レイ
アウト図、図３はそのＢＢ線断面図である。この実施形
態では、保護回路のバッファトランジスタとしてフィー
ルドトランジスタを使用している。このフィールドトラ
ンジスタは、ソース拡散層２６、ドレイン拡散層２４に
それぞれコンタクト２３により接続される配線とゲート
電極２５とをアルミニウム配線で形成し、特にソース拡
散層２６とゲート電極のアルミニウム配線をアルミニウ
ム配線２５として一体化したものである。そして、この
アルミニウム配線２５を、ソース拡散層２６とドレイン
拡散層２４を画成するために半導体基板３１の主面に形
成されたフィールド酸化膜３０ないし前記ソース拡散層
２６の上にわたって延在させた構成としている。そし
て、このとき、フィールド酸化膜３０をソース領域の縁
部に沿って波状に折り曲げた形状とし、ゲートとソース
のアルミニウム配線２５をこの波状に沿って形成してい
る。なお、図２において、フィールド酸化膜２８は縦線
領域として示し、ソース拡散層２６は斜線領域として示
している。
アウト図、図３はそのＢＢ線断面図である。この実施形
態では、保護回路のバッファトランジスタとしてフィー
ルドトランジスタを使用している。このフィールドトラ
ンジスタは、ソース拡散層２６、ドレイン拡散層２４に
それぞれコンタクト２３により接続される配線とゲート
電極２５とをアルミニウム配線で形成し、特にソース拡
散層２６とゲート電極のアルミニウム配線をアルミニウ
ム配線２５として一体化したものである。そして、この
アルミニウム配線２５を、ソース拡散層２６とドレイン
拡散層２４を画成するために半導体基板３１の主面に形
成されたフィールド酸化膜３０ないし前記ソース拡散層
２６の上にわたって延在させた構成としている。そし
て、このとき、フィールド酸化膜３０をソース領域の縁
部に沿って波状に折り曲げた形状とし、ゲートとソース
のアルミニウム配線２５をこの波状に沿って形成してい
る。なお、図２において、フィールド酸化膜２８は縦線
領域として示し、ソース拡散層２６は斜線領域として示
している。
【００１８】この実施形態においても、ドレイン拡散層
２４のアルミニウム配線２２にパッド電極２１とバッフ
ァ出力２８が接続され、ソース拡散層２６のアルミニウ
ム配線２５はＧＮＤ電位２７に接続される。そして、第
１の実施形態と同様に保護回路を構成するフィールドト
ランジスタによって寄生バイポーラトランジスタが構成
され、しかもこのバッファトランジスタは１つのフィー
ルドトランジスタで構成されていることになるため、第
１の実施形態と同様のメカニズムによってフィールドト
ランジスタ全体が均一にスナップバック状態に入ること
になり、第１の実施形態と同様の効果が期待できる。
２４のアルミニウム配線２２にパッド電極２１とバッフ
ァ出力２８が接続され、ソース拡散層２６のアルミニウ
ム配線２５はＧＮＤ電位２７に接続される。そして、第
１の実施形態と同様に保護回路を構成するフィールドト
ランジスタによって寄生バイポーラトランジスタが構成
され、しかもこのバッファトランジスタは１つのフィー
ルドトランジスタで構成されていることになるため、第
１の実施形態と同様のメカニズムによってフィールドト
ランジスタ全体が均一にスナップバック状態に入ること
になり、第１の実施形態と同様の効果が期待できる。
【００１９】なお、前記各実施形態では、保護回路を構
成するバッファトランジスタとしてＮチャネル型のＭＯ
Ｓトランジスタやフィールドトランジスタを示している
が、Ｐチャネル型のＭＯＳトランジスタやフィールドト
ランジスタにおいても同様に本発明を適用することが可
能である。また、ゲートを構成する波型は、角部が円弧
状であってもよく、電界集中をより効果的に防止するこ
とができることは言うまでもない。
成するバッファトランジスタとしてＮチャネル型のＭＯ
Ｓトランジスタやフィールドトランジスタを示している
が、Ｐチャネル型のＭＯＳトランジスタやフィールドト
ランジスタにおいても同様に本発明を適用することが可
能である。また、ゲートを構成する波型は、角部が円弧
状であってもよく、電界集中をより効果的に防止するこ
とができることは言うまでもない。
【００２０】
【発明の効果】以上説明したように本発明は、保護回路
を構成するバッファトランジスタのゲート電極を波状に
形成するとともに、ソース、ドレインをそれぞれ１つの
拡散層領域として構成しているので、バッファトランジ
スタがスナップバック状態に入ったときに、複数のバッ
ファトランジスタで構成されている場合のように印加さ
れた過電圧を放電する際の負担が一部のバッファトラン
ジスタに集中するのを防止することができ、バッファト
ランジスタ全体で負担し、過電圧に対する保護能力を向
上することができる。また、ゲート電極が波状の平面形
状をしていることにより、ゲート電極の幅や長さを必要
に応じて変えることができ、レイアウトする際の自由度
が大きくなり、保護回路の占有面積の増大が防止でき
る。さらに、バッファトランジスタの断面構造は従来と
同様な構成とされるため、製造工程数を増やす必要が無
く、しかも電流駆動能力が大きく、高速化を維持した保
護回路を得ることができる。
を構成するバッファトランジスタのゲート電極を波状に
形成するとともに、ソース、ドレインをそれぞれ１つの
拡散層領域として構成しているので、バッファトランジ
スタがスナップバック状態に入ったときに、複数のバッ
ファトランジスタで構成されている場合のように印加さ
れた過電圧を放電する際の負担が一部のバッファトラン
ジスタに集中するのを防止することができ、バッファト
ランジスタ全体で負担し、過電圧に対する保護能力を向
上することができる。また、ゲート電極が波状の平面形
状をしていることにより、ゲート電極の幅や長さを必要
に応じて変えることができ、レイアウトする際の自由度
が大きくなり、保護回路の占有面積の増大が防止でき
る。さらに、バッファトランジスタの断面構造は従来と
同様な構成とされるため、製造工程数を増やす必要が無
く、しかも電流駆動能力が大きく、高速化を維持した保
護回路を得ることができる。
【図１】本発明の第１の実施形態の平面レイアウト図で
ある。
ある。
【図２】本発明の第２の実施形態の平面レイアウト図で
ある。
ある。
【図３】図２のＢＢ線に沿う模式的な断面図である。
【図４】本発明が適用される保護回路の回路図である。
【図５】従来の保護回路の平面レイアウト図である。
【図６】図５のＣＣ線に沿う模式的な断面図である。
【図７】バッファトランジスタのステップバック特性を
説明するための図である。
説明するための図である。
１１，２１ パッド電極 １２，２２ アルミニウム配線 １３，２３ コンタクト １４，２４ ドレイン拡散層 １５，２５ ゲート電極（アルミニウム配線） １６，２６ ソース拡散層 １７，２７ ＧＮＤ電位 １８，２８ バッファ出力 １９ バッファ入力 ３０ フィールド酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/088
Claims (4)
- 【請求項１】 入出力回路にＭＯＳ構造のバッファトラ
ンジスタを有する保護回路を備える半導体装置におい
て、前記バッファトランジスタは、ゲート電極が波状の
平面形状に形成され、このゲート電極を挟む一方の領域
にソースが、他方の領域にドレインがそれぞれ１つの連
続した拡散層領域として構成されていることを特徴とす
る半導体装置。 - 【請求項２】 バッファトランジスタが、半導体基板の
表面に形成されたフィールド酸化膜上にゲート電極が延
在されるフィールドトランジスタで構成され、前記フィ
ールド酸化膜が波状の平面形状とされている請求項１の
半導体装置。 - 【請求項３】 ゲート電極がアルミニウム配線で形成さ
れ、かつソースまたはドレイン電極と一体に形成される
請求項２の半導体装置。 - 【請求項４】 ゲート電極の波状の角部は面取りされて
鈍角に形成されている請求項１ないし３のいずれかの半
導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8349246A JP2953416B2 (ja) | 1996-12-27 | 1996-12-27 | 半導体装置 |
| EP97250380A EP0851494A3 (en) | 1996-12-27 | 1997-12-22 | Semiconductor device having a protection circuit |
| US08/997,093 US5910677A (en) | 1996-12-27 | 1997-12-23 | Semiconductor device having a protection circuit |
| CN97125859A CN1099712C (zh) | 1996-12-27 | 1997-12-26 | 带整体保护电路的半导体器件 |
| KR1019970078682A KR100305417B1 (ko) | 1996-12-27 | 1997-12-26 | 보호회로를가지고있는반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8349246A JP2953416B2 (ja) | 1996-12-27 | 1996-12-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189958A true JPH10189958A (ja) | 1998-07-21 |
| JP2953416B2 JP2953416B2 (ja) | 1999-09-27 |
Family
ID=18402475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8349246A Expired - Fee Related JP2953416B2 (ja) | 1996-12-27 | 1996-12-27 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5910677A (ja) |
| EP (1) | EP0851494A3 (ja) |
| JP (1) | JP2953416B2 (ja) |
| KR (1) | KR100305417B1 (ja) |
| CN (1) | CN1099712C (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6455898B1 (en) | 1999-03-15 | 2002-09-24 | Macronix International Co., Ltd. | Electrostatic discharge input protection for reducing input resistance |
| KR100463411B1 (ko) * | 2000-06-07 | 2004-12-23 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 반도체디스플레이패널용 서지보호회로 |
| JP2006073626A (ja) * | 2004-08-31 | 2006-03-16 | Denso Corp | 半導体装置およびその製造方法 |
| US7061052B2 (en) | 1999-02-18 | 2006-06-13 | Oki Electric Industry Co., Ltd. | Input protection circuit connected to protection circuit power source potential line |
| JP2007027407A (ja) * | 2005-07-15 | 2007-02-01 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2007520889A (ja) * | 2004-02-07 | 2007-07-26 | サムスン エレクトロニクス カンパニー リミテッド | 静電気保護機能を有するバッファ回路 |
| JP2015162510A (ja) * | 2014-02-26 | 2015-09-07 | 株式会社豊田中央研究所 | 半導体装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990057367A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 정전기 방지소자를 구비하는 반도체소자 |
| US6137143A (en) * | 1998-06-30 | 2000-10-24 | Intel Corporation | Diode and transistor design for high speed I/O |
| DE10022366A1 (de) * | 2000-05-08 | 2001-11-29 | Micronas Gmbh | ESD-Schutzstruktur |
| US6727547B1 (en) * | 2002-10-08 | 2004-04-27 | National Semiconductor Corporation | Method and device for improving hot carrier reliability of an LDMOS transistor using drain ring over-drive bias |
| CN100442514C (zh) * | 2002-11-29 | 2008-12-10 | 株式会社东芝 | 半导体集成电路装置及使用它的电子卡 |
| TWI263311B (en) * | 2003-12-22 | 2006-10-01 | Vanguard Int Semiconduct Corp | High-voltage device structure having high endurance capability of ESD |
| JP4064955B2 (ja) * | 2004-09-30 | 2008-03-19 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US7518192B2 (en) * | 2004-11-10 | 2009-04-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Asymmetrical layout structure for ESD protection |
| KR100660341B1 (ko) * | 2005-12-29 | 2006-12-22 | 동부일렉트로닉스 주식회사 | 반도체 소자 |
| JP2011165749A (ja) * | 2010-02-05 | 2011-08-25 | Panasonic Corp | 半導体装置 |
| US10509279B2 (en) * | 2017-06-07 | 2019-12-17 | Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd | Thin film transistor, TFT substrate, and display panel having source eletrodes and gate electrodes comprising U-shape structures |
| CN107121865A (zh) * | 2017-06-07 | 2017-09-01 | 深圳市华星光电技术有限公司 | 一种薄膜晶体管、tft基板以及显示面板 |
| JP7300968B2 (ja) * | 2019-11-14 | 2023-06-30 | 三菱電機株式会社 | 半導体装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3673427A (en) * | 1970-02-02 | 1972-06-27 | Electronic Arrays | Input circuit structure for mos integrated circuits |
| JP2679046B2 (ja) * | 1987-05-22 | 1997-11-19 | ソニー株式会社 | メモリ装置 |
| JPH0393272A (ja) * | 1989-09-06 | 1991-04-18 | Fujitsu Ltd | 半導体装置 |
| DE59308352D1 (de) * | 1993-05-04 | 1998-05-07 | Siemens Ag | Integrierte Halbleiterschaltung mit einem Schutzmittel |
| JPH0774353A (ja) * | 1993-09-03 | 1995-03-17 | Fujitsu Ltd | 入出力保護回路 |
| JPH07176693A (ja) * | 1993-12-17 | 1995-07-14 | Fujitsu Ltd | 入力保護回路 |
| US5652689A (en) * | 1994-08-29 | 1997-07-29 | United Microelectronics Corporation | ESD protection circuit located under protected bonding pad |
| DE69415987T2 (de) * | 1994-11-08 | 1999-06-24 | Stmicroelectronics S.R.L., Agrate Brianza, Mailand/Milano | Integrierte Anordnung mit einer Struktur zum Schutz gegen hohe elektrische Felder |
| JP2643904B2 (ja) * | 1995-04-20 | 1997-08-25 | 日本電気株式会社 | 静電保護素子 |
| US5955763A (en) * | 1997-09-16 | 1999-09-21 | Winbond Electronics Corp. | Low noise, high current-drive MOSFET structure for uniform serpentine-shaped poly-gate turn-on during an ESD event |
-
1996
- 1996-12-27 JP JP8349246A patent/JP2953416B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-22 EP EP97250380A patent/EP0851494A3/en not_active Withdrawn
- 1997-12-23 US US08/997,093 patent/US5910677A/en not_active Expired - Lifetime
- 1997-12-26 CN CN97125859A patent/CN1099712C/zh not_active Expired - Fee Related
- 1997-12-26 KR KR1019970078682A patent/KR100305417B1/ko not_active IP Right Cessation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7061052B2 (en) | 1999-02-18 | 2006-06-13 | Oki Electric Industry Co., Ltd. | Input protection circuit connected to protection circuit power source potential line |
| US6455898B1 (en) | 1999-03-15 | 2002-09-24 | Macronix International Co., Ltd. | Electrostatic discharge input protection for reducing input resistance |
| KR100463411B1 (ko) * | 2000-06-07 | 2004-12-23 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 반도체디스플레이패널용 서지보호회로 |
| JP2007520889A (ja) * | 2004-02-07 | 2007-07-26 | サムスン エレクトロニクス カンパニー リミテッド | 静電気保護機能を有するバッファ回路 |
| JP2006073626A (ja) * | 2004-08-31 | 2006-03-16 | Denso Corp | 半導体装置およびその製造方法 |
| JP2007027407A (ja) * | 2005-07-15 | 2007-02-01 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2015162510A (ja) * | 2014-02-26 | 2015-09-07 | 株式会社豊田中央研究所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1099712C (zh) | 2003-01-22 |
| CN1186342A (zh) | 1998-07-01 |
| KR100305417B1 (ko) | 2001-11-30 |
| US5910677A (en) | 1999-06-08 |
| EP0851494A2 (en) | 1998-07-01 |
| KR19980064818A (ko) | 1998-10-07 |
| EP0851494A3 (en) | 2000-03-08 |
| JP2953416B2 (ja) | 1999-09-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2953416B2 (ja) | 半導体装置 | |
| JP4387468B2 (ja) | 静電気保護素子 | |
| JPH0837284A (ja) | 半導体集積回路装置 | |
| JP5593160B2 (ja) | 半導体装置 | |
| JP2800702B2 (ja) | 半導体装置 | |
| JPH11261011A (ja) | 半導体集積回路装置の保護回路 | |
| US5710452A (en) | Semiconductor device having electrostatic breakdown protection circuit | |
| JP3189589B2 (ja) | 絶縁ゲート型半導体装置 | |
| JP3102391B2 (ja) | 半導体集積回路 | |
| JPH08241994A (ja) | 半導体装置 | |
| JP3472911B2 (ja) | 半導体装置 | |
| JPH0878624A (ja) | 半導体装置 | |
| JP2007242722A (ja) | 横型バイポーラトランジスタ | |
| JP3033548B2 (ja) | 半導体装置、静電保護素子及び絶縁破壊防止方法 | |
| JP2001077305A (ja) | 半導体装置 | |
| JP3753692B2 (ja) | オープンドレイン用ｍｏｓｆｅｔ及びこれを用いた半導体集積回路装置 | |
| JPS62235785A (ja) | 縦型電界効果トランジスタ | |
| JP7392237B2 (ja) | 半導体集積回路 | |
| JPH0478022B2 (ja) | ||
| KR100671614B1 (ko) | 플래시 메모리 소자의 고전압 트랜지스터 | |
| JP3319445B2 (ja) | 半導体装置 | |
| JPH1131819A (ja) | 静電破壊保護トランジスタ | |
| US5432369A (en) | Input/output protection circuit | |
| JPH11135734A (ja) | 半導体装置 | |
| KR0165296B1 (ko) | 반도체회로의 출력 드라이버의 구조 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070716 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080716 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090716 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100716 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100716 Year of fee payment: 11 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100716 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110716 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110716 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120716 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120716 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130716 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |