CN1099712C - 带整体保护电路的半导体器件 - Google Patents
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Abstract
在一内部电路的输出端和输入端形成使半导体基片上的内部电路免受高电压毁坏的保护电路。输入端的保护电路有由带状导电膜组成的栅电极。此栅电极接地并有交替出现波峰和波谷的波状平面形状。与内电路输出端相连的漏扩散层形成在由栅电极确定的半导体基片表面的两扩散区之一的区内，而接地的源扩散层形成在另一区内。源扩散层和漏扩散层相互形成整体，使输入端的保护电路基本上构成一个缓冲晶体管。
Description
技术领域
本发明涉及一种带有为防止因电压过高而造成内部电路毁坏的保护电路的半导体器件，更具体地说，涉及一种带有能够提高耐压保护的整体保护电路的半导体器件。
背景技术
在半导体器件中内部电路的输入端和输出端分别设有输入保护电路和输出保护电路用以防止因电压过高而使所述的内部电路毁坏。近年来，曾由汤姆逊L.保尔格林等人在1992年2月份美国电气工程师协会会刊电子器件卷第39卷第2期382-384页的“通过确保电流均匀提高硅化物n-MOS输出晶体管的电火花失效(ESD)阈值电压”一文中提出通过缩小保护电路占据的面积设计更高集成度和更高密度的半导体器件。
图1A示出一幅常规输入保护电路的电路图。图1B则示出一幅常规输出保护电路的电路图。如图1A中所示，输入保护电路设在有一P-沟道MOS晶体管42与一N-沟道MOS晶体管43串联的内部电路输入端。在晶体管42和晶体管43之间连接一条线61。线61的一端与一焊点电极41连接，而线61的另一端则经一倒相器44与一缓冲输出端45连接。
如图1B中所示，输出保护电路设在有一P-沟道MOS晶体管47与一N-沟道MOS晶体管48串联的内部电路输出端。在晶体管47和48之间接有一条线62，经过线62将焊点电极46与它们相连。
图2A示出图1A所示输入保护电路中N-沟道MOS晶体管43的一幅示范图。图2B则示出图1B所示输出保护电路中N-沟道MOS晶体管48的一幅示范图。图3是沿图2A的IIA-IIA线给出剖面的一幅示范图。如图2A和3中所示，多个平行伸展的栅电极51形成在半导体基片56上。漏扩散层52和源扩散层53交替形成在那些栅电极51之间和栅电极51两侧的半导体基片56表面上。
与栅电极51平行伸展的漏电极52a和源电极53a，经过绝缘膜(未示出)形成在漏扩散层52和源扩散层53上。那些电极52a和53a通过接点54与所结合的漏扩散层52和源扩散层53电连接，这些接点54有选择地形成在绝缘膜上。此外，漏电极52a并列地与线61相连，焊点电极41与线61的一端相连，并以线61的另一端与缓冲输出端45相连。此外，源电极53a和栅电极51则设置在地(GND)电位55。
在位于围绕那些MOS晶体管的半导体基片56的表面上形成有一置于地电位的P型护圈层58，在此护圈层58的两侧形成有场氧化膜57。
如在图2B中所示，在输出保护电路中的N-沟道MOS晶体管48与输入保护电路中的N-沟道MOS晶体管43具有同一结构。
在常规的保护电路中，用作缓冲晶体管的MOS晶体管的栅宽通常约为400微米，比内部电路MOS晶体管的栅宽大得多。大的栅宽用于向焊点、向地电位作1安培左右的大电流放电。
在图2A、2B和3中绘示的现有技术中，保护电路并非由单个晶体管组成的，而是有多个并联的晶体管，以致全部晶体管实质上的栅宽变成400微米左右。这样设计的保护电路能使其所占的面积小于具有同样栅宽单个MOS晶体管的保护电路所占面积。它能实现半导体器件的高集成度和高密度。
图4是以纵坐标表示输入电流并以横坐标表示输入电压的一缓冲晶体管的折返特性曲线图。注意图中的实线71表示硅化物器件的折返特性，而图中的虚线72则表示非硅化物器件的折返特性。如图3和4中所示，向焊点电极41输入的电位Vin上升到V1而后直接在栅电极51之下的漏扩散层52的区域内成为击穿模式。下降到电位Vsb之后，此输入电位Vin再上升。此时的晶体管状态称为折返态。
这种折返态的出现如同图3中所示寄生的双极晶体管TrA和TrB被接通。也就是说，在静电毁坏时直接在漏扩散层52之下出现碰撞电离并在那里产生倍增的空穴，使半导体基片56的电位升高。此后，倍增的电子从源扩散层53扩散进半导体基片56，以致通过此扩散电流使寄生的双极晶体管TrA和TrB接通。由于将缓冲晶体管设置在折返态中能使焊点电极41中的电荷有效地放电，从而能加强保护内部电路的性能。
近年来，为提高半导体器件的运行速度已采用了具有硅化物表面的扩散层的器件。其扩散层具有硅化物表面的器件静电毁坏电压变为，例如由实线71表示的电压Vx1s，而其扩散层具有非硅化物的表面的器件静电毁坏电压则变为，例如由虚线72所表示的电压Vx1。
然而，当按图2A和2B中所示布局形成N-沟道MOS晶体管43和48时，有护圈层58围绕着MOS晶体管使得缓冲晶体管周边区的基片电位难以上升。因而，与形成在缓冲晶体管中央区的寄生双极晶体管TrB相比，形成在缓冲晶体管周边区的寄生双极晶体管变成难以接通。这就使得缓冲晶体管的周边区比缓冲晶体管的中央区更难变成折返态。由于以下原因在基片56中出现的经各种各样的途径进入折返态都不能有效地保护内部电路。
假设在其扩散层具有非硅化物的表面的器件中毁坏电压Vx1大于电位V1(Vx1＞V1)。当由于加上冲击电压使焊接点电压提高时，多个并连的MOS晶体管之一首先变成折返态。假设此晶体管就是晶体管Tr1。此晶体管Tr1很可能受产生的变动或影响或受保护环58之类的作用触发进入折返态。当晶体管Tr1到达折返态时，焊接点的电压箝制在电位Vsb处。例如，在0.35微米刻线的器件中，电位V1通常约为10伏，而电位Vsb则约6伏。明显可见焊接点41的电位显著下降。当有一个晶体管Tr1获得进入折返态时，其它的晶体管就不能触发进入折返态。
当晶体管Tr1触发进入折返态之后，焊接点的电压再次上升。由于这时流过晶体管Tr1的电流未达到静电毁坏电流，未能发生静电毁坏。当焊接点电压到达电位V1时，此后另一晶体管Tr2进入折返态。按照这种方式，晶体管顺序地触发进入折返态，最终全部晶体管都进入折返态。从而，所有晶体管经放电进入折返态，以此确保了高度的保护性能。
在硅化物器件的情况下，上述机构不适用。具体地说，由于硅化物器件的扩散层电阻低于非硅化物的器件，相当于双极晶体管发射极和集电极的面积的电阻变得更低。因而如图4中实线71所表示的，在晶体管触发进入折返态之后，折返特性的倾斜变得更陡。例如，硅化物器件的折返电阻(Rsnaps)约为18Ω，而非硅化物器件的折返电阻(Rsnap)则约30Ω，在电阻之间表现大约50％的差异。因而，当并联的晶体管中的一个晶体Tr1触发进入折返时，流过晶体管Tr1的电流达到静电毁坏电流Ir1时，在下一个晶体管Tr2触发进入折返之前就毁坏了晶体管Tr1。也就是说，有了硅化物表面的扩散层，即使如图2A和2B中所示，矩形栅电极并列地布置并且晶体管并联地连接，在一个晶体管Tr1工作之后，在另一晶体管触发进入折返之前此晶体管Tr1就遭毁坏。
这种现象不仅出现在具有硅化物表面的扩散层的晶体管中而且也出现在非硅化物表面的扩散层的晶体管中。也就是说，有了晶体管的毁坏电流Ix2和毁坏电压Vx2，当毁坏电压Vx2小于电位V1时(Vx2＜V1)，在并联中的晶体管之一的晶体Tr1触发进入折返之后，流过晶体管Tr1的电流达到毁坏电流Ix2，在另一晶体管触发进入折态之前就毁坏了晶体管Tr1。
按照以上观点，常规的保护电路不能有效地保护住电路免受过高电压的损伤。
发明内容
因而，本发明的目的是要提供一种带整体保护电路的半导体器件，此种保护电路不占用更多的面积并能提高电路防止因电压过高引起毁坏的特性而又无需降低器件的运行速度和增加生产步骤的次数。
本发明带有整体保护电路的半导体器件包括：基片；形成在所述基片表面上的内部电路；以及保护电路，它与所述内部电路的一输入端相连，用以防止因过高电压使所述内部电路遭受毁坏。所述保护电路具有：一个整体的栅电极，它以平面图形中的“之”字形的波状式样的形状形成在所述基片上，并设置于地电位，在所述基片与这个栅电极之间插有栅绝缘层；多个漏电极，所述多个漏电极并列地与所述内部电路的所述输入端相连，并且各自电连接到多个第一漏扩散层；所述第一漏扩散层形成在所述基片的所述表面的一个区内，所述的区由所述栅电极确定；以及多个源电极，所述多个源电极并列地与多个第二源扩散层电连接，所述多个第二源扩散层形成在所述基片的所述表面的一个区内，所述的区由所述栅电极确定。所述第二源扩散层与所述第一漏扩散层相对，并且所述栅电极、源扩散层及漏扩散层相互形成整体。
本发明另一项实施例的半导体器件，其保护电路的栅电极是与内部电路的输出端相连。有一过高的电压加在第一漏扩散层上。此外，第二源扩散层设置于接地的电位。
最好栅电极具有交替出现波峰和波谷的波形的式样，并且每一波峰和波谷包含有多个钝角的拐角部位。更可取的是波峰和波谷是拱形的。
本发明的半导体器件可以包含一个与源扩散层电连接的源电极以及一个与漏扩散层电连接的漏电极。还有，源电极和漏电极可用金属形成。
在本发明带有另一种保护电路的半导体器件中，保护电路与内部电路的输入端相连。栅电极设置于接地的电位，并且具有象栅电极的“之”字形的场绝缘膜形成在栅电极的下面。场绝缘膜限定第一漏扩散层和第二源扩散层。
栅电极可以与源电极形成整体与源扩散层相连或是与漏电极形成整体与漏扩散层相连。
在通常情况下，保护电路包含有多个缓冲晶体管，使得当有一只缓冲晶体管触发进入折返态时，在对所加过高电压的放电时间将负担集中在此缓冲晶体管上，将那只晶体管毁坏。然而，按照本发明，构成保护电路的缓冲晶体管的栅电极形成平面图形的单个波形的“之”字形状，而源扩散层和漏扩散层则各形成为单个的扩散层区，这样就使所加的过高电压是通过所有缓冲晶体管放电。因而这就有可能避免将负担仅集中在预定的晶体管上并提高电路防止遭受过高电压毁坏的性能。由于栅电极具有平面图形的“之”字形的波状形状，宽度和长度能按需要改变。这就提高了设计和布线的自由度而且避免了增加保护电路所占用的面积。此外，还由于本发明能用与现有技术相同的生产步骤生产保护电路而未增加生产步骤并能获得具有大电流驱动性能的带保护电路的半导体器件而未降低运行速度。
附图说明
图1A为表示一常规输入保护电路的电路图，而图1B则为表示一常规输出保护电路的电路图；
图2A为表示图1A中所示输入保护电路中的一N-沟道MOS晶体管的典型图，而图2B则为表示图1B中所示输出保护电路中的一N-沟道MOS晶体管的典型图；
图3为绘出图2A中沿IIA-IIA线方向的剖面图的典型图；
图4为以垂直坐标表示输入电流并以水平坐标表示输入电压示出一缓冲晶体管的折返特性的曲线图；
图5A为绘出本发明第一实施例半导体器件的输入保护电路的典型图，而图5B则为绘出第一实施例半导体器件的输出保护电路的典型图；
图6为绘出本发明第二实施例半导体器件的输入保护电路的典型图；以及
图7为绘出图6中沿VI-VI线方向的剖面的典型图。
具体实施方式
在这里将具体地参照附图对本发明的最佳实施例进行说明。图5A为绘出本发明第一实施例半导体器件的输入保护电路的典型图，而图5B则为绘出第一实施例半导体器件的输出保护电路的典型图。如图5A中所示，栅电极15包含形成在半导体基片(未示出)上的一层带状导电膜。此栅电极15在半导体基片的平面视图上表现为具有波峰和波谷交替的“之”字形波状的形状。一个漏扩散层14由栅电极15限定形成在半导体基片表面的两个扩散区中的一个区内，而一个源扩散层16则形成在另一个区内。也就是说，夹住栅电极15的一个区域成为漏扩散层14，而另一区域则成为源扩散层16。
多个漏电极14a和多个源电极16a，两者是由Al、AlSiCu、AlCu和Cu等等金属膜组成的并有按预定方向伸展的矩形形状，分别形成在漏扩散层14和源扩散层16上。漏电极14a和源电极16a分别通过接触点13与漏扩散层14和源扩散层16相连。按照本实施例，栅电极15、源扩散层16以及漏扩散层14相互形成整体，使得基本上是由单个的缓冲晶体管构成保护电路。
漏电极14a并列地与线63相连，该线有一端与焊点电极11相连并以另一端与一缓冲输出18相连。栅电极15的两端和源电极16a与线64相连，此线设置于接地(GND)的电位17。
如图5B中所示，输出保护电路具有与图5A中输入保护电路相同的结构，而栅电极15、源扩散层16和漏扩散层14则分别形成为整体。然而要注意到，输出保护电路中的漏电极14a通过线65与焊点电极11相连。源电极16a则通过线66与接地(GND)电位17相连。栅电极15的两端与缓冲输入19相连。
此外，有一层场氧化膜(未示出)和一层保护环膜(未示出)形成在围绕缓冲晶体管的基片表面区。沿着图5A内V-V线的截面结构与常规保护电路中的相同。
按此构成的第一实施例，当有一正的冲击电压加在焊点电极11上时，由漏扩散层14、源扩散层16和栅电极15组成的缓冲晶体管击穿。然后，冲击电压通过源电极16a向GND电位17放电。这样保护住电路。此时的运行与现有技术中的相同。然而要注意到在本实施例中保护电路是作为单个缓冲晶体管组成的，而不是由并联的多个晶体管组成。也就是说，漏扩散层14和源扩散层16是由单个区域形成的，以致向焊点电极11加上冲击电压使整个缓冲晶体管进入至折返态。不像常规的情形，在那里伸长的矩形栅电极并列排列且多个晶体管并联连接，因而晶体管触发进入折返态的次序不变。这就能避免当有过高的电压施加于焊点电极时将负荷集中在部分保护电路上。这使得加于焊接点的冲击电压(电荷)能够有效地放电，确保了高效的超额电压保护性能。
当在现有技术的军用标准中具有400微米栅宽W的晶体管的耐压约为1000伏时，在本实施例中以相同的栅宽W能够达到4000伏以上的耐压。
由于在本实施例中栅电极15作成平面视图的“之”字形波状的形状，保护电路的占用区域难从常规保护电路中转用。此外，本实施例保护电路的截面结构基本上与常规保护电路的类似，以致能够保持电流驱动性能而不减慢半导体器件的运行速度。此外，无需有附加的生产步骤。
图6为绘示本发明第二实施例半导体器件的输入保护电路的典型图。图7为绘出图6中沿VI-VI线截面图的部分的典型图。在本实施例中，用一场晶体管作为保护电路的缓冲晶体管。如图6和图7中所示，一层用以确定半导体基片31的表面的场氧化膜30形成在半导体基片31的表面上。这层场氧化膜有一在平面视图上交替出现波峰和波谷的“之”形波状的形状。漏扩散层24形成在由场氧化膜30所确定的半导体基片31的表面两扩散区中的一个当中，而源扩散层26则形成在另一区域内。也就是说，夹住场氧化膜30的一个区域成为漏扩散层24，而另一区域则成为源扩散层26。在图6中，垂线阴影区表示场氧化膜30，而源扩散层26则由斜线阴影区表示。
一层夹层绝缘膜32形成在整个半导体基片31上。此外，一层Al、AlSiCu、AlCu和Cu等等的金属电极25作为源电极和栅电极形成在源扩散层26和场氧化膜30上的夹层绝缘膜32上。多个由沿预定方向伸展的矩形金属膜组成的漏电极24a形成在漏扩散层24上的夹层绝缘膜32上。金属电极25通过设在夹层绝缘膜32上的接触23与源扩散层26相连，而漏电极24a则通过设在夹层绝缘膜32上的另一接触23与漏扩散层24相连。按照第二实施例，从以上明显可见，成为栅电极和源电极的金属电极25、源扩散层26和漏扩散层24相互形成为整体，使保护电路基本上由一个缓冲晶体管组成。
此外，漏电极24a并列地与线67相连，该线67有一端与一焊点电极21相连，而另一端则与一缓冲输出28相连。金属电极25设置于GND电位27。
即使在如此构成的第二实施例中，也和第一实施例相似，由构成保护电路的场晶体管组成一寄生的双极晶体管。由于此保护电路是由一个场晶体管组成的，它作为一个整体同时触发进入折返态，能够得到与第一实施例相同的那些优点。
尽管用N—沟道MOS晶体管或N一沟道场晶体管作为缓冲晶体管构成第一和第二实施例的保护电路，但在本发明中对所用晶体管的类型未作具体限定。例如，可从通过使用P—沟道MOS晶体管或是P—沟道场晶体管得到那些与第一实施例中相同的优点。此外，栅电极的形状可以作成在矩形形状中波峰和波谷被弯曲的形状或是在平面视图中具有弯曲的形状。然而，随着在矩形形状中波峰和波谷被弯曲，电场就集中在矩形部分上，使晶体管更易于毁坏。因而，为了防止毁坏晶体管最好每一波峰和波谷都由多个钝角的拐角部分组成。还有，若是形成为拱形，波峰和波谷就能更有效地防止电场的集中。
Claims (12)
1.一种带有整体保护电路的半导体器件，其特征在于，它包括：
基片；
形成在所述基片表面上的内部电路；以及
保护电路，它与所述内部电路的一输入端相连，用以防止因过高电压使所述内部电路遭受毁坏，所述保护电路具有：
一个整体的栅电极，它以平面图形中的“之”字形的波状式样的形状形成在所述基片上，并设置于地电位，在所述基片与这个栅电极之间插有栅绝缘层；
多个漏电极，所述多个漏电极并列地与所述内部电路的所述输入端相连，并且各自电连接到多个第一漏扩散层；所述第一漏扩散层形成在所述基片的所述表面的一个区内，所述的区由所述栅电极确定；以及
多个源电极，所述多个源电极并列地与多个第二源扩散层电连接，所述多个第二源扩散层形成在所述基片的所述表面的一个区内，所述的区由所述栅电极确定；
所述第二源扩散层与所述第一漏扩散层相对，并且
所述栅电极、源扩散层及漏扩散层相互形成整体。
2.按照权利要求1所述的带有整体保护电路的半导体器件，其特征在于，所述的栅电极有一在平面视图中交替出现波峰和波谷的波形的形状，并且每一所述波峰和波谷是由多个钝角的拐角部分组成。
3.按照权利要求1所述的带有整体保护电路的半导体器件，其特征在于，所述的栅电极有一在平面视图中交替出现波峰和波谷的波形的形状，并且所述的波峰和波谷是拱形的。
4.按照权利要求1所述的带有整体保护电路的半导体器件，其特征在于，它还包括：
与所述源扩散层电连接的源电极；以及
与所述漏扩散层电连接的漏电极。
5.一种带有整体保护电路的半导体器件，其特征在于，它包括：
基片；
形成在所述基片表面上的内部电路；以及
保护电路，它与所述内部电路的一输出端相连，用以防止因过高的电压使所述内部电路遭受毁坏，所述保护电路具有，
一个整体的栅电极，它以平面视图中的“之”字形的波状式样的形状形成在所述基片上，并与所述内部电路的一输出端相连，在所述基片与这个栅电极之间插有栅绝缘层；
多个漏电极，所述多个漏电极被加上一外电源的电压，并列地与所述内部电路的所述输出端相连，并且各自电连接到多个第一漏扩散层；所述第一漏扩散层形成在所述基片的所述表面的一个区内，所述的区由所述栅电极确定；以及
多个源电极，所述多个源电极设置于地电位，并列地与多个第二源扩散层电连接，所述多个第二源扩散层形成在所述基片的所述表面的一个区内，所述的区由所述栅电极确定；
所述第二源扩散层与所述第一漏扩散层相对，并且
所述栅电极、源扩散层及漏扩散层相互形成整体。
6.按照权利要求5所述的带有整体保护电路的半导体器件，其特征在于，所述的栅电极有一在平面视图中交替出现波峰和波谷的波形的形状，并且每一所述波峰和波谷是由多个钝角的拐角部分组成。
7.按照权利要求5所述的带有整体保护电路的半导体器件，其特征在于，所述的栅电极有一在平面视图中交替出现波峰和波谷的波形的形状，并且所述的波峰和波谷是拱形的。
8.按照权利要求5所述的带有整体保护电路半导体器件，其特征在于，它还包括：
与所述源扩散层电连接的源电极；以及
与所述漏扩散层电连接的漏电极。
9.一种带有整体保护电路的半导体器件，其特征在于，它包括：基片；
形成在所述基片表面上的内部电路；以及
保护电路，它与所述内部电路的一输入端相连，用以防止因过高的电压使所述内部电路遭受毁坏，所述保护电路具有，
一层场氧化膜，形成在所述基片的所述表面上，它在平面视图中作成“之”字状波形式样的形状，
一个整体的栅电极，它形成在被置于所述场氧化膜上的场绝缘膜上，并设置于接地电位，在所述基片与这个栅电极之间插有栅绝缘层；
多个漏电极，所述多个漏电极并列地与所述内部电路的所述输入端相连，并且各自电连接到多个第一漏扩散层；所述第一漏扩散层形成在所述基片的所述表面的一个区内，所述的区由所述栅电极确定；以及
多个源电极，所述多个源电极设置于地电位，并列地与多个第二源扩散层电连接，所述多个第二源扩散层形成在所述基片的所述表面的一个区内，所述的区由所述栅电极确定；
所述第二源扩散层与所述第一漏扩散层相对，并且
所述栅电极、源扩散层及漏扩散层相互形成整体。
10.按照权利要求9所述的带有整体保护电路的半导体器件，其特征在于，它还包括：
与所述源扩散层电连接的源电极；
与所述漏扩散层电连接的漏电极；
所述栅电极与由所述源电极和所述漏电极组成的一组中选出的一个形成整体。
11.按照权利要求9所述的带有整体保护电路的半导体器件，其特征在于，所述栅电极有一在平面视图中交替出现波峰和波谷的波形的形状，并且每一所述波峰和波谷是由多个钝角的拐角部分组成。
12.按照权利要求9所述的带有整体保护电路的半导体器件，其特征在于，所述栅电极有一在平面视图中交替出现波峰和波谷的波形的形状，并且所述的波峰和波谷是拱形的。
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