CN1139995C - 静电放电保护电路和使用该保护电路的单片机系统 - Google Patents
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Abstract
一种具有静电放电保护电路的单片机系统，保护电路用于有效地防止系统的静电感应和静电放电(ESD)，并且使该系统没有缺陷，该系统包括一个接收信号的焊点，一个连接到该焊点的保护元件和一个连接到保护元件的放电线。该保护元件由一个单独双极性晶体管区和至少一个处于相邻双极性晶体管区的二极管区组成。
Description
技术领域
本发明通常涉及一种单片机系统(例如：中央处理单元(CPU)，动态随机存储器(CRAM)系统)，尤其是涉及到一个系统，它具有保护系统的防静电(即静电放电)电路以及一个内部的防静电击穿电路。
背景技术
随着在结构上近期的发展，单片机半导体系统(即，中央处理单元(CPU)和动态随机存储器(DRAM)已经高度集成，并且芯片的尺寸也变得很小。这样，使构成单片机半导体系统的金属氧化物半导休(MOS)晶体管或二级管的击穿电压降低。因此，单片机半导体系统中的MOS晶体管和二极管容易在系统有静态感应时被击穿。
为了防止系统的静电感应，在日本公开的专利申请号为平3-91264和平7-86510的常规的单片机半导体系统都有静电保护器。它是一种为保护系统的防静电感应、静电放电(ESD)和静电击穿的电路。
图1说明了在日本公开申请专利号为平7-86510的静电保护器，它包括多个金属焊点11，金属导线12(例如铝)，多个寄生双极型晶体管13，和多个二极管14。寄生双极型晶体管13的集电极连接到金属焊点11，寄生双极型晶体管13的发射极连接到金属导线12，寄生双极型晶体管的基极连到它的发射极。二极管14的P型区连到金属焊点11，而二极管的N型区连到金属导线12。
因此，即使由静电引起的超高电压加在这些金属焊点11中的任意两个焊点之间，连接这金属焊点11的内部电路(图1中没有画出)也不会被击穿，这是因为“电压箝位作用”使静电放电。特别指出，通过使用寄生双极型晶体管13和二极管14，电压箝位作用泄放在一个金属焊点11的静电到另一个金属焊点11。
如上所述，具有图1结构的静电保护电路的单片机系统按理能够稳定正常地工作。
然而，实际上图1所示的静电保护电路当它设计成图2所示的结构和布局时关不能很好地工作。
正如所涉及到的技术系统(是一个相关的技术系统，而不是已有技术系统)，图2描述了图1中静电保护器的典型图例。在图2中，金属焊点11有一个具有多个指状物的梯状部分15。金属导线12也有为了形成寄生双极型晶体管13和二极管14的指状结构。图2中，有两个寄生双极型晶体管区13a和13b，以及三个二极管区14a，14b和14c，它们(在P型硅基片上)组成N+的杂质扩散区171-176和P+杂质扩散区181-183。接触点孔16是用来作将金属焊点11或金属导线12电连接到杂质扩散区中的一个。
当正极性超高的电压加到焊点11上时，击穿就产生在连接到焊点11的N+杂质扩散区171，173，174和176中的任何一个。典型的效果是该击穿发生在图2中N+杂质扩散区171的A点。
由于电流流进了P型半导体基片，在A点P型半导体基片上的电压的增大。
因此，在N+杂质扩散层172和P型半导体基片之间PN节上加上正向偏置电压。然后，电流流到金属导线12，该电流作为基极电流。结果在A点上形成一个寄生双极型晶体管的双极型作用。
接下来这个双极型作用使靠近A点的另一个双极型作用形成，类似几何级数(即，链形反应)。因此，在整个13a区内最后形成双极型作用。
然而，整个13a区内的电压电平的增加并不增加13b区的电压电平，其原因是13a和13b区之间P+杂质扩散区182的形成。因为仅有结构部分的一半工作象一个晶体管。所以图2中的静电保护器不能达到它全部的潜能和能力。
电压箝位能力的减小，双极型晶体管可能被损坏。特别需要指出，如果双极型作用区域窄则防静电保护器中电流通路的阻抗将增加。从而电压箝位保护能力降低，并且通过双极型晶体管13的电流密度增加。因此导致结损坏，最终双极型晶体管13可能被损坏。
所以如上所述，常规的单片机半导体系统不能有效地得到防静电保护。这是一个问题。
发明内容
鉴于前述和常规系统的其他问题，本发明的目的是提供一种改进的单片机半导体系统。
本发明的另一目的是为单片机半导体系统提供一种改进的静电保护器。
在第一方面，按照本发明在第一导电型半导体基片上构成的系统包括一个为接收信号的焊点，一个连接到焊点的保护元件，连接到保护元件的一条放电线，并且在上述保护元件里包含一个单独的双极型晶体管区和至少一个与上述双极型晶体管区相邻的二极管区；其中基片为第一导电型半导体基片，并且其中双极型晶体管区包括：多个具有第二导电型的矩形的第一扩散区，它们形成在基片内并连接到焊点；多个具有第二导电型的矩形的第二扩散区，它们形成在基片内并连接到放电线；其中第一扩散区与第二扩散区相邻且相互平行，并且为矩形的第一扩散区和第二扩散区的角均为钝角。
本发明的另一方面提供了一种在基片上构成用于保护半导体器件的静电放电(ESD)保护电路，它包括：一个单独的双极型晶体管区；和至少一个与所述双极型晶体管区相邻的二极管区；其中半导体器件包括：一个焊点和一个连接到保护电路的放电线；半导体基片为第一导电型半导体基片，其中所述双极型晶体管区包括：多个具有第二导电型在所述的基片上形成并连接到所述焊点的矩形的第一扩散区；多个具有第二导电型在所述基片上形成并连接到所述放电线的矩形的第二扩散区；其中所述为矩形的第一扩散区与所述为矩形的第二扩散区相邻且相互平行，并且为矩形的第一和第二扩散区的角是钝角。
因此当静电击穿发生时，双极型作用发生在双极型晶体管区的任何地方。结果，本发明的保护系统与上述的常规系统比较是有效和有力的。
附图说明
前述的以及其他目的、特征和优点都将从下面本发明提出实施例的详细描述及参考图中得到更好地理解。
图1是常规单片机系统中的静电保护器的电路图。
图2是与单片机系统相关技术(即相关技术，不是已有技术)的静电保护器详细电路图。
图3是依据本发明的单片半导体动态存储器(DRAM)系统的图。
图4是依据本发明的单片半导体动态存储器(DRAM)系统的详细电路图。
图5是依据本发明的静电保护器的截面电路图。
图6是依据本发明的扩散区的详细图。
图7是依据本发明图6中沿VII-VII线的剖面的器件结构图。
具体实施方式
参照附图，特别是图3-7，对本发明实施例的单片机半导体动态随存储器(DRAM)系统60描述如下。
在实施例中，DRAM系统60包括一条为释放静电的放电线51，多个连接到放电线51的静电保护器50、连接到静电保护器50的金属焊点26a-26d、行解码器52、列解码器53、包括多个位线(没有画出)、字线(没有画出)和读出放大器(没有画出)的单元阵列54(例如：DRAM的单位阵列54)以及一个输入输出电路55。
金属焊点26a-26d分别连接到与其对应的引线。(例如金属线)(没有画出)，然后DRMA系统用树脂封装。
在图3中，例如，金属焊点26a用来接收地电压(例如：0V)，金属焊点26b用来接收高电压Vcc(例如：Vcc70V)，金属焊点26c用来接收地址信号，金属焊点26d用来输入或输出数据。行解码器52、列解码器53、DRAM单元阵列54和输入/输出电路接收用于读操作和写操作的地电压和高电压Vcc。
当由与芯片分开的中央处理单元(CPU)执行读操作时，行解码器52译码地址信号同时激活相应的字线。列解码器译码地址信号选中相应的位线。然后，读出放大器放大来自DRAM与相应的字线和位线连接的存储单元的数据。这些数据输出到金属焊点26d。
当由与芯片分开的CPU执行写操作时，行解码器52译码地址信号同时激活相应的字线。列解码器53译码地址信号并选中相应的位线。然后，来自金属焊点的数据存储到DRAM的存储单元中。
图4详细地描述了本发明静电保护器50。图4中的金属焊点26指的是金属焊点26a-26d中之一。
金属焊点26有一个具有多个指状物地梯形部分。放电线51也有一个实际具有多个指状的梯子形状，用于形成具有如图1所示电路连接寄生双极型晶体管和二极管。如图4所示，这里有一个寄生双极型晶体管区24和两个二级管区25a和25b，它们是由在一个P型硅基片上的N+杂质扩散区221-227和P+杂质扩散区231-234组成。N+型杂质扩散区221-227和P+型杂质扩散区231-234实际是矩形，该矩形长边的典型长约50μm。接触点孔30是用来将金属焊点26或放电线51与杂质扩散区中一个电连接。
图5中的电路图显示出N+杂质扩散区221-227与P+杂质扩散区231-234的关系。防静保护器50的中间部分不存在二极管部分，而这二极管部分是处于静电保护器50的边上。
图6显示出如图5中所示的N+型杂质扩散层223-224的截面。其中有接触点孔301-306(如图4所示的号30)，还有内部的接触点孔291-296。
N+杂质扩散层223和224的四个角都是钝角。从而产生有角的或直线弧形的第一和第二个各层223和224。从内部接触点孔294的一角31到N+杂质扩散层224的一角32的距离d1大于从角引到N+杂质扩散层224的一边部33的距离d2(即，表示距离d2的线实际垂直于接触点孔29的一个边形成的平面)。
再者，内部接触点孔291-293的位置相对于内部接触点孔294-296，同时还有内部接触点孔301-303的位置相对于内部接触点孔304-306。这就是说从接触点孔301到接触点孔304的距离与从接触点孔302到接触点孔304的距离是相同的(即，等距)。类似地，从接触点孔到302到接触点孔305的距离从接触点孔303到接触点孔305的距离是相同的。
从内部接触点孔291到内部接触点孔294的距离与从内部接触点孔295到内部接触点孔291的距离是相同的。同样，从内部接触点孔292到内部接触点孔295的距离与从内部接触点孔292到内部接触孔296的距离是相同的。
N+杂质扩散层223是通过内部接触点孔291-293连接到中间导电层341，并且再通过中间导电层341及接触点孔301-303连接到放电线51。N+杂质扩散层224是通过内部接触点孔294-296连接到中间导电层342，并且再通过中间导电层342和接触点孔304-306连接到梯形区28。
图7显示出在图6中在VII-VII线的器件剖面结构。中间导电层341和342的构成至少使用硅化物、多晶硅或其多层的高熔点金属中的一种，一个比N+杂质扩散层224更深的N+杂质扩散层35形成在P型半导体基片21上，其位置对应在N+杂质扩散层224下面接触点孔294-296。N+杂质扩散层35是在内部接触点孔294-296开好后注入一种杂质而形成。
当正(即“+”)的超正常电压加到焊点26时，击穿发生在N+杂质扩散区221，223，224，226和227的任何一个。例如，在这个描述中击穿发生在图4的N+杂质扩散区222的A点。
然后，电流流入P型半导体基片21中，P型半导体基片21上A点的电压增加。因此，在N+杂质扩散层223和P型半导体基片21的PN节加上正向偏置。结果，电流流到放电线51，这电流作为基极电流。结果一个寄生双极型晶体管的双极型作用在A点上形成。
接下来这双极型作用触发靠近A点的另一个双极型作用。因此，最后在整个24区形成双极型作用。根据实验，双极型作用的传播速度传播100微米长约40毫微秒。
如上所述，根据实施例，寄生双极型晶体管区24如寄生双极型晶体管一样有效工作，原因是寄生双极型晶体管区24没有被P+杂质扩散区分为两部分。因此，这晶体管区是较大的并在中心位置。
加之，与常规系统中的矩形(即直角构成的)相比，N+杂质扩散层221-227的每一层的四个角的角都是钝角。所以当节击穿发生在N+杂质扩散层221-227的一个角上时，过量的电流密度并没有发生，其破坏减到最少。
节击穿可能发生在N+杂质扩散区221-227的四个角。然而，由于距离d1比距离d2长，电流密度被N+杂质扩散层221-227本身的阻抗抑制。
再者，N+杂质扩散层223中的内部接触点孔291-293没有(象常规设计那样)定位在相对N+杂质扩散层224的内部接触点孔294-296位置。而是让这些接触点孔偏离位置(错开)另一些接触点孔。因此，从内部接触点孔294到内部接触点孔291的电流路径比当那些内部接触点孔位置正对时相对长。这样，阻抗也大了。相应地，N+杂质扩散层221-227的阻抗减小了电流。
还有，N+杂质扩散层35比N+杂质扩散层22深。这样在接触点孔291-296的下面的节击穿可以避免。
事实上，在50×50平方微米的区域内，五个具有50微米的N+杂质扩散层222-226是并行排列的。所以寄生双极型晶体管区24能在少于20毫微秒内象寄生双极型晶体管一样工作。N+杂质扩散层的长度最好是小于100微米，而寄生双极型晶体管区24的面积小于100×100μm2(平方微米)。
进一步讲，扩散层22和23是沿着从金属焊点26到放电线51的方向并列形成。这样电流的路径减到最短。
如上所述，寄生双极型晶体管区24内的N+杂质扩散层22总数是5。然而并没有限制是5个。可以采用大于3的整奇数个。接触点孔29和30的形状可以自由确定。
在上述实施例陈述中，尽管使用的是P型半导体基片。按照本专利，同样的结构也可使用N型半导体基片。类似地也可以给出PNP寄生双极型晶体管。
本发明依据提出的最佳实施例已做了详细的阐述。那些技术上有经验的人将认识到该项发明能够被实施的修改也是在附加的权利要求的精神和范围内。
Claims (11)
1、一种在基片上构成的单片机系统，其静电放电保护电路包括：
一个接收信号的焊点；
一个连接到上述焊点的保护元件；
一个连接到上述保护元件的放电线；并且在上述保护元件里包含一个单独的双极型晶体管区和至少一个与上述双极型晶体管区相邻的二极管区；
其中所述基片为第一导电型半导体基片，并且其中所述的双极型晶体管区包括：
多个具有第二导电型的矩形的第一扩散区，它们形成在所述的基片内并连接到所述焊点；
多个具有所述第二导电型的矩形的第二扩散区，它们形成在所述基片内并连接到所述放电线；
所述的矩形的第一扩散区与所述的第二扩散区相邻且相互平行，并且所述为矩形的第一扩散区与第二扩散区的角均为钝角。
2、根据权利要求1所述的系统，其特征在于还包括用于将所述第一扩散区连接到所述焊点的第一接触点孔(295)，用于将所述第二扩散区连接到所述放电线的第二接触点孔(291)和第三接触点孔(292)。
3、根据权利要求2所述的系统，其特征在于从所述第一接触点孔到所述第二接触点孔的距离与所述第一接触点孔到第三接触点孔的距离是相等的。
4、根据权利要求2所述的系统，其特征在于上述第二接触点孔位置是与上述第一和第三接触点孔交错排列的。
5、根据权利要求3所述的系统，其特征在于所述基片包含多个具有所述第二导电型的并比所述第一和第二扩散区深度更深的第三扩散区，它们与所述第一、第二和第三接触点孔的位置相对应，所述第三扩散区是通过注入杂质形成的。
6、根据权利要求5所述的系统，其特征在于所述第一导电型为P型而第二导电型为N型。
7、一种在基片上构成用于保护半导体器件的静电放电(ESD)保护电路，其特征在于它包括：
一个单独的双极型晶体管区；和至少一个与所述双极型晶体管区相邻的二极管区；
其中所述半导体器件包括一个焊点和一个所述连接到所述保护电路的一放电线，且所述基片为第一导电型半导体基片，且所述的双极型晶体管区包括：
多个具有第二导电型在所述基片上形成并连接到所述焊点的矩形的第一扩散区；
多个具有所述第二导电型在所述基片上形成并连接到所述放电线的矩形的第二扩散区；
所述矩形的第一扩散区与所述第二扩散区相邻且相互平行；并且所述为矩形的第一扩散区和第二扩散区的角为钝角。
8、根据权利要求7所述的电路，其特征在于还包括用于将上述第一扩散区电连接到上述焊点的第一接触点孔(295)和用于将第二扩散区连接到所述放电线的第二接触点孔(291)和第三接触点孔(292)。
9、根据权利要求8所述的电路，其特征在于从所述第一接触点孔到所述第二接触点孔的距离与所述第一接触点孔到所述第三接触点孔的距离是相等的。
10、根据权利要求9所述的电路，其特征在于所述基片包括多个具有所述第二导电类型的并比所述第一和第二扩散区深度更深的第三扩散区，它们与所述第一，第二和第三接触点孔的位置相对应，所述第三扩散区是通过注入杂质形成的。
11、根据权利要求10所述的电路，其特征在于所述第一导电型为P型而第二导电类型为N型。
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