JP3778152B2 - ダイオード - Google Patents
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- 238000009792 diffusion process Methods 0.000 claims description 122
- 239000010410 layer Substances 0.000 claims description 33
- 239000004065 semiconductor Substances 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 26
- 244000126211 Hericium coralloides Species 0.000 claims description 8
- 239000011229 interlayer Substances 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 239000002344 surface layer Substances 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 230000005684 electric field Effects 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 4
- 230000006378 damage Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66136—PN junction diodes
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8611—Planar PN junction diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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- Engineering & Computer Science (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の入出力保護に用いられるＰＮ接合ダイオードに関するものである。
【０００２】
【従来の技術】
半導体装置では、静電気放電（ElectroStatic Discharge、ＥＳＤ）やサージ電圧・電流によって半導体装置が破壊されるのを防止するため、半導体装置の入出力保護素子として、主にＰＮ接合ダイオードが使用されてきた。このような入出力保護用のＰＮ接合ダイオードが、例えば、特開平２−５８２６２号公報（特許文献１）に開示されている。
【０００３】
この入出力保護用のＰＮ接合ダイオードの代表例を、図７に示す。図７（ａ）は、従来から用いられてきた代表的な入出力保護用のＰＮ接合ダイオードの平面模式図であり、図７（ｂ）は、図７（ａ）におけるＡ−Ａ’線に沿った拡大断面図である。
【０００４】
図７（ａ），（ｂ）に示すＰＮ接合ダイオード１００は、図７（ｂ）に示すように、低濃度ｎ型シリコン（半導体）基板１（ｎ−）にベースとなるｐ型高濃度拡散領域２が配置され、そのベースの両側にエミッタとなるｎ型高濃度拡散領域３ａ，３ｂが配置されており、ベースとエミッタの間の半導体部分がＰＮ接合領域４ａ，４ｂとなって、ＰＮ接合ダイオードが構成されている。図７（ａ）の平面図においては、ｐ型高濃度拡散領域２とｎ型高濃度拡散領域３ａ，３ｂは、それぞれ破線で示されている。
【０００５】
ｐ型高濃度拡散領域２とｎ型高濃度拡散領域３ａ，３ｂには、それぞれ、図７（ｂ）に示すように、ＢＰＳＧからなる層間絶縁膜５の開口部を介して、Ａｌ電極７ａ，７ｂが接続されている。図７（ａ）の平面図に示すように、ｐ型の高濃度拡散領域２に接続するベース電極は７ａであり、ｎ型の高濃度拡散領域３ａ，３ｂはエミッタ電極７ｂで互いに接続されている。図７（ａ）の平面図において、各電極７ａ，７ｂは実線で示されており、各高濃度拡散領域２，３ａ，３ｂと各電極７ａ，７ｂのコンタクト領域７１，７２，７３は、点線で示されている。また、ダイオード全体は窒化珪素（ＳｉＮ）からなる保護膜１０によって被覆され、保護膜１０の開口部に形成された図７（ａ）に実線で示すパッド７０ａ，７０ｂを介して、外部に接続される。
【０００６】
図７（ａ）の平面図において、各高濃度拡散領域２，３ａ，３ｂは約１０μｍ×５００μｍの矩形状である。半導体装置の入出力保護素子としてのＰＮ接合ダイオードでは、大きなサージ電流に対応するために、通常は図６のようなＰＮ接合ダイオードが数１０個並列接続される。
【０００７】
ＥＳＤのようなサージがエミッタであるｎ型高濃度拡散領域３ａ，３ｂに印加されると、即座にＰＮ接合領域４ａ，４ｂが逆バイアスされてアバランシェが発生し、サージ電流がｎ型高濃度拡散領域３ａ，３ｂからｐ型高濃度拡散領域２に流れる。図７（ｂ）に示すＰＮ接合領域４ａ，４ｂの幅Ｌｃａ，Ｌｃｂは、設計段階においては等しく設定される。しかしながら製造段階で幅Ｌｃａ，Ｌｃｂが異なってしまう（図では、Ｌｃａ＜Ｌｃｂ）と、図中の矢印太さの違いで示したように、幅の狭いＰＮ接合領域４ａでは幅の広いＰＮ接合領域４ｂより大きなサージ電流が流れる。このように、幅Ｌｃａ，Ｌｃｂが異なり、サージ電流の偏りが大きいダイオードは、サージに対する耐量が小さく、破壊し易い。
【０００８】
また、図７（ａ）に示す矩形状に形成されたｐ型高濃度拡散領域２とｎ型高濃度拡散領域３ａ，３ｂの端部では、電界が集中するために、サージによって特にダイオードの破壊が起き易い。
【０００９】
これらの問題を解決するために、ｐ型高濃度拡散領域とｎ型高濃度拡散領域の平面形状、コンタクト領域の配置、矩形状の拡散領域端部への低濃度ウェルの配置等を規定した新たな構造のダイオードが発明され、特許出願された（特願２００２−２０１３５号）。特願２００２−２０１３５号の明細書に記載されたダイオードは、サージ電流を均一に流すことができ、サージ耐量の高いＰＮ接合ダイオードとなっている。
【００１０】
【特許文献１】
特開平２−５８２６２号公報
【００１１】
【発明が解決しようとする課題】
本発明の目的は、前記の特願２００２−２０１３５号の明細書に記載されたダイオードの電極構造を最適化して、拡散領域端部での電界と電流の集中をさらに低減したダイオードを提供することにある。
【００１２】
【課題を解決するための手段】
請求項１に記載の発明は、第１導電型または第２導電型のいずれか一方の半導体基板の表層部において、等間隔に交互に配置されてなる第１導電型の拡散領域および第２導電型の拡散領域と、前記半導体基板上で、前記第１導電型および第２導電型の拡散領域に接続する電極とを備えたダイオードであって、前記第１導電型と第２導電型の拡散領域が、各々、隣り合った拡散領域の対向部を長辺としてストライプ状に形成され、前記半導体基板の導電型と異なる導電型の拡散領域におけるストライプの端部から、当該拡散領域に隣接するもう一方の導電型の拡散領域におけるストライプの端部を絶縁膜を介して覆うと共に、前記半導体基板の導電型と異なる導電型の拡散領域に接続する電極と等電位となる第２電極が配置されることを特徴としている。
【００１３】
これによれば、隣接する拡散領域の両端部を覆って、半導体基板の導電型と異なる導電型の拡散領域に接続する電極と等電位となる第２電極によって、もう一方の導電型の拡散領域における端部界面での空乏層が拡大される。これによって、当該拡散領域端部での電界集中が緩和され、サージによる拡散領域端部での破壊を抑制することができる。
【００１４】
請求項２に記載の発明は、前記第２電極が、前記半導体基板の導電型と異なる導電型の拡散領域に接続する電極と、一体的に形成されることを特徴としている。これによれば、当該半導体基板の導電型と異なる導電型の拡散領域に接続する電極と第２電極とを接続する配線が必要なく、構造が簡略化される。
【００１５】
請求項３に記載の発明は、前記絶縁膜がＬＯＣＯＳであり、前記第２電極がポリシリコンであることを特徴としている。これによれば、本発明のダイオードがＭＯＳトランジスタ等の他の半導体素子と共に形成されるＩＣにおいて、第２電極の形成工程を、ＬＯＣＯＳおよびＭＯＳトランジスタのゲート電極に用いるポリシリコンの形成工程に融合することができる。また、第２電極は拡散領域に最も近いＬＯＣＯＳ上に形成されるので、第２電極による電界集中緩和効果も大きくなる。
【００１６】
請求項４に記載の発明は、第１導電型または第２導電型のいずれか一方の半導体基板の表層部において、等間隔に交互に配置されてなる第１導電型の拡散領域および第２導電型の拡散領域と、前記半導体基板上で、前記第１導電型および第２導電型の拡散領域に接続する電極とを備えたダイオードであって、前記第１導電型と第２導電型の拡散領域が、各々、隣り合った拡散領域の対向部を長辺としてストライプ状に形成され、前記各拡散領域に対応してストライプ状に形成された前記電極が、各拡散領域上で等間隔に交互に配置され、ストライプ状の電極の長さより短い幅を持つ引き出し配線が、ストライプ状の電極の端部を除く位置で、当該電極に接続されることを特徴としている。
【００１７】
これによれば、ストライプ状の電極の長さより短い幅を持つ引き出し配線が、電極の端部を除く位置で接続されるため、電極端部は引き出し配線からの距離が長くなって電流経路抵抗が増大し、拡散領域端部に流れ込む電流割合を低減することができる。これによって、拡散領域端部での電流集中を緩和することができ、サージによる拡散領域端部での破壊を抑制することができる。
【００１８】
請求項５に記載の発明は、前記引き出し配線が、前記ストライプ状の電極の中央部で接続されることを特徴としている。これによれば、前記の請求項４の発明と同様の効果により、拡散領域の端部に流れ込む電流割合をさらに低減することができる。また低減される電流割合は、引き出し配線が接続される中央部を挟んで、両側で均等にすることができる。
【００１９】
請求項６に記載の発明は、前記電極が下層配線層であり、前記引き出し配線が上層配線層であって、前記電極と引き出し配線の接続が、下層配線層と上層配線層の層間絶縁膜に形成されたビアホールを介して行なわれることを特徴としている。
【００２０】
これによれば、多数の第１導電型と第２導電型の拡散領域を有するダイオードであっても、引き出し配線による占有面積の増大なしに、ストライプ状の電極の中央部に接続して、前記したような拡散領域の端部に流れ込む電流割合を低減することができる。
【００２１】
請求項７に記載の発明は、前記上層配線層である引き出し配線が、前記第１導電型と第２導電型の拡散領域に対応し、互いに櫛歯状をなして、互いの櫛歯部が噛み合って対向するように形成された２個の電極からなり、前記上層配線層である２個の櫛歯状電極の櫛歯部と前記下層配線層であるストライプ状の電極が、投影平面において交わるように配置され、交点に形成されたビアホールを介して互いに接続されることを特徴としている。
【００２２】
これによれば、引き出し配線である櫛歯状電極の櫛歯の幅と、下層配線層のストライプ状の電極との交点でのビアホールの配置とを適宜設定することができ、拡散領域のストライプの中央部に流れ込むサージ電流割合と、端部に流れ込むサージ電流割合とを最適化することができる。これによって、サージによる拡散領域端部での破壊を抑制しつつ、サージ電流に対する耐量を最大化することができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を、図に基づいて説明する。
【００２４】
（第１の実施形態）
図１（ａ），（ｂ）に、本実施形態におけるＰＮ接合ダイオード２００について、発明の要部である拡散領域の端部を拡大して示す。図１（ａ）は本実施形態におけるＰＮ接合ダイオード２００の平面模式図であり、図１（ｂ）は、図１（ａ）におけるＡ−Ａ’線に沿った断面模式図である。尚、図７（ａ），（ｂ）に示した従来のＰＮ接合ダイオード１００と同様の部分については、同様の符号をつけた。
【００２５】
図１（ａ），（ｂ）に示すように、本実施形態のＰＮ接合ダイオード２００は、ｐ型のシリコン（半導体）基板１（ｐ）の表層部において、ｐ型高濃度拡散領域２とｎ型高濃度拡散領域３が、互いの対向部を長辺としてストライプ状に形成されている。本実施形態のＰＮ接合ダイオード２００では、所定のサージ電流に対する耐量に応じて、所定数のｐ型高濃度拡散領域２とｎ型高濃度拡散領域３が等間隔に交互に配置されるが、図１（ａ）では一組のｐ型高濃度拡散領域２とｎ型高濃度拡散領域３のみが示されている。ｐ型高濃度拡散領域２はＰＮ接合ダイオード２００のベースに対応し、ｎ型高濃度拡散領域３はＰＮ接合ダイオード２００のエミッタに対応する。尚、図１（ａ）に示したｐ型高濃度拡散領域２とｎ型高濃度拡散領域３は、イオン注入形成時の状態を示す。最終的に用いられるＰＮ接合ダイオード２００は、イオン注入形成されたｐ型高濃度拡散領域２とｎ型高濃度拡散領域３が熱拡散されて、ストライプ状の各拡散領域２，３における互いの長辺部分が重なってＰＮ接合が形成される。
【００２６】
シリコン（半導体）基板１（ｐ）上には、それぞれｐ型高濃度拡散領域２とｎ型高濃度拡散領域３に対応してストライプ状に形成された電極７ａ，７ｂが、各拡散領域２，３上で、等間隔に交互に配置される。電極７ａ，７ｂは、アルミニウム（Ａｌ）によって形成される。また、図１（ａ）の斜線で示した符号７０ａ，７０ｂは、拡散領域２，３と電極７ａ，７ｂのコンタクト領域を示す。コンタクト領域７０ａ，７０ｂは、各々、ストライプ状の拡散領域２，３の中央部に、ストライプ状に配置される。
【００２７】
さらに、本実施形態のＰＮ接合ダイオード２００においては、ストライプ状のｎ型高濃度拡散領域３の端部から、ストライプ状のｐ型高濃度拡散領域２の端部を覆って、ＬＯＣＯＳ５’と層間絶縁膜５からなる絶縁膜を介して、第２電極７ｂ’が配置される。第２電極７ｂ’は、アルミニウム（Ａｌ）またはポリシリコン（Ｓｉ）によって形成される。図１（ａ），（ｂ）に示す本実施形態のＰＮ接合ダイオード２００では、第２電極７ｂ’とｎ型高濃度拡散領域３に接続する電極７ｂが接続（図示を省略）されて、第２電極７ｂ’と電極７ｂが等電位となる。
【００２８】
図２（ａ）は、図１（ａ）におけるＢ−Ｂ’線に沿った断面模式図である。図２（ｂ）は、図１（ａ）におけるＣ−Ｃ’線に沿った断面模式図である。尚、図２（ａ），（ｂ）には熱拡散後のｐ型高濃度拡散領域２とｎ型高濃度拡散領域３を示したので、図２（ａ），（ｂ）では図１（ａ）と異なり、ストライプ状の各拡散領域２，３の長辺部分が重なって図示されている。
【００２９】
エミッタに対応する電極７ｂと等電位の第２電極７ｂ’が、ベースであるｐ型高濃度拡散領域２の端部を覆って形成されている。エミッタにサージによる正電圧が印加されると、第２電極７ｂ’に印加される正電圧の影響で、ｐ型半導体基板１（ｐ）とｐ型高濃度拡散領域２のホールが反発する。従って、図２（ａ）で示す中央部の空乏層４０に対して、端部の空乏層４１は図２（ｂ）のように拡大される。これによって、端部での電界集中が緩和され、サージによる端部での破壊を抑制することができる。
【００３０】
図１（ａ），（ｂ）に示す第２電極７ｂ’は、種々の変形が可能である。
【００３１】
図１（ａ）に示す第２電極７ｂ’は、ｐ型高濃度拡散領域２の端部とｎ型高濃度拡散領域３の端部を完全に覆っているが、第２電極７ｂ’は、ｐ型高濃度拡散領域２とｎ型高濃度拡散領域３の間のＰＮ接合界面を中心にして、ｐ型高濃度拡散領域２の端部の一部とｎ型高濃度拡散領域３の端部の一部を覆っていればよい。第２電極７ｂ’による空乏層拡大を介した電界集中緩和効果は、ＰＮ接合界面で最も効果的となる。
【００３２】
図３（ａ）に示すＰＮ接合ダイオード２０１では、図１（ａ）の第２電極７ｂ’に相当する第２電極７ｂ’’が、電極７ｂと一体的に形成されている。このため、図３（ａ）に示すＰＮ接合ダイオード２０１では、図１（ａ）のＰＮ接合ダイオード２００のように電極７ｂと第２電極７ｂ’を接続する配線が必要なく、構造が簡略化される。
【００３３】
図３（ｂ）に示すＰＮ接合ダイオード２０２では、図１（ｂ）の第２電極７ｂ’に相当する第２電極７ｂ’’’が、ＬＯＣＯＳ５’に上に形成される。第２電極７ｂ’’’はポリシリコンからなり、ＭＯＳトランジスタ等の他の半導体素子と共に形成されるＩＣの製造において、ＬＯＣＯＳおよびＭＯＳトランジスタのゲート電極に用いるポリシリコンの形成工程に融合されて形成される。第２電極７ｂ’’’は、図１（ｂ）に較べて拡散領域に最も近いＬＯＣＯＳ５’上に形成されるので、第２電極７ｂ’’’による電界集中緩和効果も図１（ｂ）のＰＮ接合ダイオード２００より大きくなる。
【００３４】
（第２の実施形態）
第１の実施形態では、拡散領域の端部に第２電極を形成して、サージによる端部での破壊を抑制するＰＮ接合ダイオードを示した。第２の実施形態は、電極の引き出し配線を最適化することにより、拡散領域端部での電流集中を低減したＰＮ接合ダイオードに関する。以下、本実施形態について、図に基づいて説明する。
【００３５】
図４は、本実施形態におけるＰＮ接合ダイオード３００の平面模式図である。尚、第１実施形態のＰＮ接合ダイオード２００と同様の部分については同一の符号をつけ、その説明は省略する。
【００３６】
図４に示すように、本実施形態のＰＮ接合ダイオード３００では、ストライプ状の電極７ａ，７ｂの長さより短い幅を持つ引き出し配線８ａ，８ｂが、ストライプ状の電極７ａ，７ｂの端部を除く位置で、中央部に接続される。図４のＰＮ接合ダイオード３００では、引き出し配線８ａ，８ｂは、ストライプ状の電極７ａ，７ｂと一体的に形成されている。
【００３７】
従って電極７ａ，７ｂの端部では図中の矢印で示したように引き出し配線８ａ，８ｂからの距離が長くなって、サージ電流の電流経路抵抗が増大し、拡散領域２，３の端部に流れ込むサージ電流の割合を低減することができる。これによって、拡散領域２，３の端部での電流集中を緩和することができ、サージによる拡散領域端部での破壊を抑制することができる。尚、引き出し配線８ａ，８ｂは電極７ａ，７ｂの中央部に接続されているので、サージ電流は、引き出し配線８ａ，８ｂが接続される中央部を挟んで両側で対称的に流れる。従って、拡散領域２，３の端部でのサージ電流の低減割合も、引き出し配線８ａ，８ｂが接続される中央部を挟んで両側で対称的にすることができる。
【００３８】
（第３の実施形態）
第２の実施形態では、引き出し配線が、ストライプ状の電極の中央部に一体的に接続形成されてなるＰＮ接合ダイオードを示した。第３の実施形態は、拡散層に接続する電極が下層配線層として形成され、電極に接続する引き出し配線が上層配線層として形成されるＰＮ接合ダイオードに関する。以下、本実施形態について、図に基づいて説明する。
【００３９】
図５は、本実施形態におけるＰＮ接合ダイオード４００の平面模式図である。尚、第２実施形態のＰＮ接合ダイオード３００と同様の部分については同一の符号をつけ、その説明は省略する。
【００４０】
図５に示す本実施形態のＰＮ接合ダイオード４００は、ｐ型高濃度拡散領域２とｎ型高濃度拡散領域３が、４個ずつ等間隔に交互に配置されてなる例である。図５のＰＮ接合ダイオード４００では、下層配線層である電極７ａ，７ｂと上層配線層である引き出し配線８ａ’，８ｂ’が、層間絶縁膜（図示省略）に形成されたビアホール８０ａ’，８０ｂ’を介して接続されている。ビアホール８０ａ’，８０ｂ’は、ストライプ状の電極７ａ，７ｂの中央部に配置されているので、第２実施形態のＰＮ接合ダイオード３００と同様に、拡散領域２，３の端部に流れ込む電流割合を低減することができる。従って、拡散領域２，３の端部での電流集中を緩和することができ、サージによる拡散領域端部での破壊を抑制することができる。
【００４１】
また図５のＰＮ接合ダイオード４００では、引き出し配線８ａ’，８ｂ’をストライプ状の電極７ａ，７ｂの上層に形成しているので、引き出し配線８ａ’，８ｂ’による占有面積の増大がない。このように、ＰＮ接合ダイオード４００では、多数の拡散領域２，３を有するダイオードであっても、引き出し配線による占有面積の増大なしに、拡散領域の端部に流れ込む電流割合を低減することができる。
【００４２】
（第４の実施形態）
第３の実施形態では、拡散層に接続する電極が下層配線層として形成され、電極に接続する引き出し配線が上層配線層として形成され、引き出し配線が、ビアホールを介してストライプ状の電極の中央部に形成されてなるＰＮ接合ダイオードを示した。第４の実施形態は、上層配線層である引き出し配線が櫛歯状の電極からなるＰＮ接合ダイオードに関する。以下、本実施形態について、図に基づいて説明する。
【００４３】
図６は、本実施形態におけるＰＮ接合ダイオード５００の平面模式図である。尚、第３実施形態のＰＮ接合ダイオード４００と同様の部分については同一の符号をつけ、その説明は省略する。
【００４４】
図６に示す本実施形態のＰＮ接合ダイオード５００では、上層配線層である引き出し配線８ａ’’，８ｂ’’が、櫛歯状の２個の電極からなり、互いの櫛歯部が噛み合って対向するように形成されている。引き出し配線８ａ’’，８ｂ’’の櫛歯部は、下層配線層であるストライプ状の電極７ａ，７ｂと投影面において交わるように配置され、電極７ａ，７ｂの端部を除いて交点に形成されたビアホール８０ａ’’，８０ｂ’’を介して互いに接続されている。
【００４５】
図６のＰＮ接合ダイオード５００では、引き出し配線である櫛歯状電極８ａ’’，８ｂ’’の櫛歯の幅、および投影面における櫛歯と電極７ａ，７ｂの交点へのビアホールの配置を、適宜設定することができる。これによって、電極７ａ，７ｂおよび拡散領域２，３のストライプの中央部に流れ込むサージ電流の割合と、端部に流れ込むサージ電流の割合とを最適化することができる。これによって、サージによる拡散領域２，３の端部での破壊を抑制しつつ、サージ電流に対するＰＮ接合ダイオード５００の耐量を最大化することができる。
【００４６】
（他の実施形態）
上記の実施形態においては、基板としてｐ型のシリコン基板を用いたが、これに限らず、ｎ型のシリコン基板であってもよい。さらに、任意のシリコン基板上に厚さ１０μｍ以上で、ｐ型あるいはｎ型の不純物を低濃度に含有するエピタキシャル膜を形成した基板を用いてもよい。
【図面の簡単な説明】
【図１】（ａ）は、本発明の第１実施形態におけるＰＮ接合ダイオードの平面模式図であり、（ｂ）は、（ａ）におけるＡ−Ａ’線に沿った断面模式図である。
【図２】（ａ）は、図１（ａ）におけるＢ−Ｂ’線に沿った断面模式図であり、（ｂ）は、図１（ａ）におけるＣ−Ｃ’線に沿った断面模式図である。
【図３】（ａ）と（ｂ）は、本発明の第１実施形態におけるＰＮ接合ダイオードの変形例を示す平面模式図である。
【図４】本発明の第２実施形態におけるＰＮ接合ダイオードの平面模式図である。
【図５】本発明の第３実施形態におけるＰＮ接合ダイオードの平面模式図である。
【図６】本発明の第４実施形態におけるＰＮ接合ダイオードの平面模式図である。
【図７】（ａ）は、従来のＰＮ接合ダイオードの平面模式図であり、（ｂ）は、（ａ）におけるＡ−Ａ’線に沿った断面模式図である。
【符号の説明】
１（ｐ） （ｐ型）シリコン基板
２ ｐ型高濃度拡散領域（ベース）
３ ｎ型高濃度拡散領域（エミッタ）
５ 層間絶縁膜
５’ ＬＯＣＯＳ
７ａ、７ｂ 電極
７０ａ、７０ｂ コンタクト領域
７ｂ’、７ｂ’’、７ｂ’’’ 第２電極
８ａ、８ｂ、８ａ’、８ｂ’、８ａ’’、８ｂ’’ 引き出し配線
８０ａ’、８０ｂ’、８０ａ’’、８０ｂ’’ ビアホール
１００、２００〜２０２、３００、４００、５００ ＰＮ接合ダイオード
【発明の属する技術分野】
本発明は、半導体装置の入出力保護に用いられるＰＮ接合ダイオードに関するものである。
【０００２】
【従来の技術】
半導体装置では、静電気放電（ElectroStatic Discharge、ＥＳＤ）やサージ電圧・電流によって半導体装置が破壊されるのを防止するため、半導体装置の入出力保護素子として、主にＰＮ接合ダイオードが使用されてきた。このような入出力保護用のＰＮ接合ダイオードが、例えば、特開平２−５８２６２号公報（特許文献１）に開示されている。
【０００３】
この入出力保護用のＰＮ接合ダイオードの代表例を、図７に示す。図７（ａ）は、従来から用いられてきた代表的な入出力保護用のＰＮ接合ダイオードの平面模式図であり、図７（ｂ）は、図７（ａ）におけるＡ−Ａ’線に沿った拡大断面図である。
【０００４】
図７（ａ），（ｂ）に示すＰＮ接合ダイオード１００は、図７（ｂ）に示すように、低濃度ｎ型シリコン（半導体）基板１（ｎ−）にベースとなるｐ型高濃度拡散領域２が配置され、そのベースの両側にエミッタとなるｎ型高濃度拡散領域３ａ，３ｂが配置されており、ベースとエミッタの間の半導体部分がＰＮ接合領域４ａ，４ｂとなって、ＰＮ接合ダイオードが構成されている。図７（ａ）の平面図においては、ｐ型高濃度拡散領域２とｎ型高濃度拡散領域３ａ，３ｂは、それぞれ破線で示されている。
【０００５】
ｐ型高濃度拡散領域２とｎ型高濃度拡散領域３ａ，３ｂには、それぞれ、図７（ｂ）に示すように、ＢＰＳＧからなる層間絶縁膜５の開口部を介して、Ａｌ電極７ａ，７ｂが接続されている。図７（ａ）の平面図に示すように、ｐ型の高濃度拡散領域２に接続するベース電極は７ａであり、ｎ型の高濃度拡散領域３ａ，３ｂはエミッタ電極７ｂで互いに接続されている。図７（ａ）の平面図において、各電極７ａ，７ｂは実線で示されており、各高濃度拡散領域２，３ａ，３ｂと各電極７ａ，７ｂのコンタクト領域７１，７２，７３は、点線で示されている。また、ダイオード全体は窒化珪素（ＳｉＮ）からなる保護膜１０によって被覆され、保護膜１０の開口部に形成された図７（ａ）に実線で示すパッド７０ａ，７０ｂを介して、外部に接続される。
【０００６】
図７（ａ）の平面図において、各高濃度拡散領域２，３ａ，３ｂは約１０μｍ×５００μｍの矩形状である。半導体装置の入出力保護素子としてのＰＮ接合ダイオードでは、大きなサージ電流に対応するために、通常は図６のようなＰＮ接合ダイオードが数１０個並列接続される。
【０００７】
ＥＳＤのようなサージがエミッタであるｎ型高濃度拡散領域３ａ，３ｂに印加されると、即座にＰＮ接合領域４ａ，４ｂが逆バイアスされてアバランシェが発生し、サージ電流がｎ型高濃度拡散領域３ａ，３ｂからｐ型高濃度拡散領域２に流れる。図７（ｂ）に示すＰＮ接合領域４ａ，４ｂの幅Ｌｃａ，Ｌｃｂは、設計段階においては等しく設定される。しかしながら製造段階で幅Ｌｃａ，Ｌｃｂが異なってしまう（図では、Ｌｃａ＜Ｌｃｂ）と、図中の矢印太さの違いで示したように、幅の狭いＰＮ接合領域４ａでは幅の広いＰＮ接合領域４ｂより大きなサージ電流が流れる。このように、幅Ｌｃａ，Ｌｃｂが異なり、サージ電流の偏りが大きいダイオードは、サージに対する耐量が小さく、破壊し易い。
【０００８】
また、図７（ａ）に示す矩形状に形成されたｐ型高濃度拡散領域２とｎ型高濃度拡散領域３ａ，３ｂの端部では、電界が集中するために、サージによって特にダイオードの破壊が起き易い。
【０００９】
これらの問題を解決するために、ｐ型高濃度拡散領域とｎ型高濃度拡散領域の平面形状、コンタクト領域の配置、矩形状の拡散領域端部への低濃度ウェルの配置等を規定した新たな構造のダイオードが発明され、特許出願された（特願２００２−２０１３５号）。特願２００２−２０１３５号の明細書に記載されたダイオードは、サージ電流を均一に流すことができ、サージ耐量の高いＰＮ接合ダイオードとなっている。
【００１０】
【特許文献１】
特開平２−５８２６２号公報
【００１１】
【発明が解決しようとする課題】
本発明の目的は、前記の特願２００２−２０１３５号の明細書に記載されたダイオードの電極構造を最適化して、拡散領域端部での電界と電流の集中をさらに低減したダイオードを提供することにある。
【００１２】
【課題を解決するための手段】
請求項１に記載の発明は、第１導電型または第２導電型のいずれか一方の半導体基板の表層部において、等間隔に交互に配置されてなる第１導電型の拡散領域および第２導電型の拡散領域と、前記半導体基板上で、前記第１導電型および第２導電型の拡散領域に接続する電極とを備えたダイオードであって、前記第１導電型と第２導電型の拡散領域が、各々、隣り合った拡散領域の対向部を長辺としてストライプ状に形成され、前記半導体基板の導電型と異なる導電型の拡散領域におけるストライプの端部から、当該拡散領域に隣接するもう一方の導電型の拡散領域におけるストライプの端部を絶縁膜を介して覆うと共に、前記半導体基板の導電型と異なる導電型の拡散領域に接続する電極と等電位となる第２電極が配置されることを特徴としている。
【００１３】
これによれば、隣接する拡散領域の両端部を覆って、半導体基板の導電型と異なる導電型の拡散領域に接続する電極と等電位となる第２電極によって、もう一方の導電型の拡散領域における端部界面での空乏層が拡大される。これによって、当該拡散領域端部での電界集中が緩和され、サージによる拡散領域端部での破壊を抑制することができる。
【００１４】
請求項２に記載の発明は、前記第２電極が、前記半導体基板の導電型と異なる導電型の拡散領域に接続する電極と、一体的に形成されることを特徴としている。これによれば、当該半導体基板の導電型と異なる導電型の拡散領域に接続する電極と第２電極とを接続する配線が必要なく、構造が簡略化される。
【００１５】
請求項３に記載の発明は、前記絶縁膜がＬＯＣＯＳであり、前記第２電極がポリシリコンであることを特徴としている。これによれば、本発明のダイオードがＭＯＳトランジスタ等の他の半導体素子と共に形成されるＩＣにおいて、第２電極の形成工程を、ＬＯＣＯＳおよびＭＯＳトランジスタのゲート電極に用いるポリシリコンの形成工程に融合することができる。また、第２電極は拡散領域に最も近いＬＯＣＯＳ上に形成されるので、第２電極による電界集中緩和効果も大きくなる。
【００１６】
請求項４に記載の発明は、第１導電型または第２導電型のいずれか一方の半導体基板の表層部において、等間隔に交互に配置されてなる第１導電型の拡散領域および第２導電型の拡散領域と、前記半導体基板上で、前記第１導電型および第２導電型の拡散領域に接続する電極とを備えたダイオードであって、前記第１導電型と第２導電型の拡散領域が、各々、隣り合った拡散領域の対向部を長辺としてストライプ状に形成され、前記各拡散領域に対応してストライプ状に形成された前記電極が、各拡散領域上で等間隔に交互に配置され、ストライプ状の電極の長さより短い幅を持つ引き出し配線が、ストライプ状の電極の端部を除く位置で、当該電極に接続されることを特徴としている。
【００１７】
これによれば、ストライプ状の電極の長さより短い幅を持つ引き出し配線が、電極の端部を除く位置で接続されるため、電極端部は引き出し配線からの距離が長くなって電流経路抵抗が増大し、拡散領域端部に流れ込む電流割合を低減することができる。これによって、拡散領域端部での電流集中を緩和することができ、サージによる拡散領域端部での破壊を抑制することができる。
【００１８】
請求項５に記載の発明は、前記引き出し配線が、前記ストライプ状の電極の中央部で接続されることを特徴としている。これによれば、前記の請求項４の発明と同様の効果により、拡散領域の端部に流れ込む電流割合をさらに低減することができる。また低減される電流割合は、引き出し配線が接続される中央部を挟んで、両側で均等にすることができる。
【００１９】
請求項６に記載の発明は、前記電極が下層配線層であり、前記引き出し配線が上層配線層であって、前記電極と引き出し配線の接続が、下層配線層と上層配線層の層間絶縁膜に形成されたビアホールを介して行なわれることを特徴としている。
【００２０】
これによれば、多数の第１導電型と第２導電型の拡散領域を有するダイオードであっても、引き出し配線による占有面積の増大なしに、ストライプ状の電極の中央部に接続して、前記したような拡散領域の端部に流れ込む電流割合を低減することができる。
【００２１】
請求項７に記載の発明は、前記上層配線層である引き出し配線が、前記第１導電型と第２導電型の拡散領域に対応し、互いに櫛歯状をなして、互いの櫛歯部が噛み合って対向するように形成された２個の電極からなり、前記上層配線層である２個の櫛歯状電極の櫛歯部と前記下層配線層であるストライプ状の電極が、投影平面において交わるように配置され、交点に形成されたビアホールを介して互いに接続されることを特徴としている。
【００２２】
これによれば、引き出し配線である櫛歯状電極の櫛歯の幅と、下層配線層のストライプ状の電極との交点でのビアホールの配置とを適宜設定することができ、拡散領域のストライプの中央部に流れ込むサージ電流割合と、端部に流れ込むサージ電流割合とを最適化することができる。これによって、サージによる拡散領域端部での破壊を抑制しつつ、サージ電流に対する耐量を最大化することができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を、図に基づいて説明する。
【００２４】
（第１の実施形態）
図１（ａ），（ｂ）に、本実施形態におけるＰＮ接合ダイオード２００について、発明の要部である拡散領域の端部を拡大して示す。図１（ａ）は本実施形態におけるＰＮ接合ダイオード２００の平面模式図であり、図１（ｂ）は、図１（ａ）におけるＡ−Ａ’線に沿った断面模式図である。尚、図７（ａ），（ｂ）に示した従来のＰＮ接合ダイオード１００と同様の部分については、同様の符号をつけた。
【００２５】
図１（ａ），（ｂ）に示すように、本実施形態のＰＮ接合ダイオード２００は、ｐ型のシリコン（半導体）基板１（ｐ）の表層部において、ｐ型高濃度拡散領域２とｎ型高濃度拡散領域３が、互いの対向部を長辺としてストライプ状に形成されている。本実施形態のＰＮ接合ダイオード２００では、所定のサージ電流に対する耐量に応じて、所定数のｐ型高濃度拡散領域２とｎ型高濃度拡散領域３が等間隔に交互に配置されるが、図１（ａ）では一組のｐ型高濃度拡散領域２とｎ型高濃度拡散領域３のみが示されている。ｐ型高濃度拡散領域２はＰＮ接合ダイオード２００のベースに対応し、ｎ型高濃度拡散領域３はＰＮ接合ダイオード２００のエミッタに対応する。尚、図１（ａ）に示したｐ型高濃度拡散領域２とｎ型高濃度拡散領域３は、イオン注入形成時の状態を示す。最終的に用いられるＰＮ接合ダイオード２００は、イオン注入形成されたｐ型高濃度拡散領域２とｎ型高濃度拡散領域３が熱拡散されて、ストライプ状の各拡散領域２，３における互いの長辺部分が重なってＰＮ接合が形成される。
【００２６】
シリコン（半導体）基板１（ｐ）上には、それぞれｐ型高濃度拡散領域２とｎ型高濃度拡散領域３に対応してストライプ状に形成された電極７ａ，７ｂが、各拡散領域２，３上で、等間隔に交互に配置される。電極７ａ，７ｂは、アルミニウム（Ａｌ）によって形成される。また、図１（ａ）の斜線で示した符号７０ａ，７０ｂは、拡散領域２，３と電極７ａ，７ｂのコンタクト領域を示す。コンタクト領域７０ａ，７０ｂは、各々、ストライプ状の拡散領域２，３の中央部に、ストライプ状に配置される。
【００２７】
さらに、本実施形態のＰＮ接合ダイオード２００においては、ストライプ状のｎ型高濃度拡散領域３の端部から、ストライプ状のｐ型高濃度拡散領域２の端部を覆って、ＬＯＣＯＳ５’と層間絶縁膜５からなる絶縁膜を介して、第２電極７ｂ’が配置される。第２電極７ｂ’は、アルミニウム（Ａｌ）またはポリシリコン（Ｓｉ）によって形成される。図１（ａ），（ｂ）に示す本実施形態のＰＮ接合ダイオード２００では、第２電極７ｂ’とｎ型高濃度拡散領域３に接続する電極７ｂが接続（図示を省略）されて、第２電極７ｂ’と電極７ｂが等電位となる。
【００２８】
図２（ａ）は、図１（ａ）におけるＢ−Ｂ’線に沿った断面模式図である。図２（ｂ）は、図１（ａ）におけるＣ−Ｃ’線に沿った断面模式図である。尚、図２（ａ），（ｂ）には熱拡散後のｐ型高濃度拡散領域２とｎ型高濃度拡散領域３を示したので、図２（ａ），（ｂ）では図１（ａ）と異なり、ストライプ状の各拡散領域２，３の長辺部分が重なって図示されている。
【００２９】
エミッタに対応する電極７ｂと等電位の第２電極７ｂ’が、ベースであるｐ型高濃度拡散領域２の端部を覆って形成されている。エミッタにサージによる正電圧が印加されると、第２電極７ｂ’に印加される正電圧の影響で、ｐ型半導体基板１（ｐ）とｐ型高濃度拡散領域２のホールが反発する。従って、図２（ａ）で示す中央部の空乏層４０に対して、端部の空乏層４１は図２（ｂ）のように拡大される。これによって、端部での電界集中が緩和され、サージによる端部での破壊を抑制することができる。
【００３０】
図１（ａ），（ｂ）に示す第２電極７ｂ’は、種々の変形が可能である。
【００３１】
図１（ａ）に示す第２電極７ｂ’は、ｐ型高濃度拡散領域２の端部とｎ型高濃度拡散領域３の端部を完全に覆っているが、第２電極７ｂ’は、ｐ型高濃度拡散領域２とｎ型高濃度拡散領域３の間のＰＮ接合界面を中心にして、ｐ型高濃度拡散領域２の端部の一部とｎ型高濃度拡散領域３の端部の一部を覆っていればよい。第２電極７ｂ’による空乏層拡大を介した電界集中緩和効果は、ＰＮ接合界面で最も効果的となる。
【００３２】
図３（ａ）に示すＰＮ接合ダイオード２０１では、図１（ａ）の第２電極７ｂ’に相当する第２電極７ｂ’’が、電極７ｂと一体的に形成されている。このため、図３（ａ）に示すＰＮ接合ダイオード２０１では、図１（ａ）のＰＮ接合ダイオード２００のように電極７ｂと第２電極７ｂ’を接続する配線が必要なく、構造が簡略化される。
【００３３】
図３（ｂ）に示すＰＮ接合ダイオード２０２では、図１（ｂ）の第２電極７ｂ’に相当する第２電極７ｂ’’’が、ＬＯＣＯＳ５’に上に形成される。第２電極７ｂ’’’はポリシリコンからなり、ＭＯＳトランジスタ等の他の半導体素子と共に形成されるＩＣの製造において、ＬＯＣＯＳおよびＭＯＳトランジスタのゲート電極に用いるポリシリコンの形成工程に融合されて形成される。第２電極７ｂ’’’は、図１（ｂ）に較べて拡散領域に最も近いＬＯＣＯＳ５’上に形成されるので、第２電極７ｂ’’’による電界集中緩和効果も図１（ｂ）のＰＮ接合ダイオード２００より大きくなる。
【００３４】
（第２の実施形態）
第１の実施形態では、拡散領域の端部に第２電極を形成して、サージによる端部での破壊を抑制するＰＮ接合ダイオードを示した。第２の実施形態は、電極の引き出し配線を最適化することにより、拡散領域端部での電流集中を低減したＰＮ接合ダイオードに関する。以下、本実施形態について、図に基づいて説明する。
【００３５】
図４は、本実施形態におけるＰＮ接合ダイオード３００の平面模式図である。尚、第１実施形態のＰＮ接合ダイオード２００と同様の部分については同一の符号をつけ、その説明は省略する。
【００３６】
図４に示すように、本実施形態のＰＮ接合ダイオード３００では、ストライプ状の電極７ａ，７ｂの長さより短い幅を持つ引き出し配線８ａ，８ｂが、ストライプ状の電極７ａ，７ｂの端部を除く位置で、中央部に接続される。図４のＰＮ接合ダイオード３００では、引き出し配線８ａ，８ｂは、ストライプ状の電極７ａ，７ｂと一体的に形成されている。
【００３７】
従って電極７ａ，７ｂの端部では図中の矢印で示したように引き出し配線８ａ，８ｂからの距離が長くなって、サージ電流の電流経路抵抗が増大し、拡散領域２，３の端部に流れ込むサージ電流の割合を低減することができる。これによって、拡散領域２，３の端部での電流集中を緩和することができ、サージによる拡散領域端部での破壊を抑制することができる。尚、引き出し配線８ａ，８ｂは電極７ａ，７ｂの中央部に接続されているので、サージ電流は、引き出し配線８ａ，８ｂが接続される中央部を挟んで両側で対称的に流れる。従って、拡散領域２，３の端部でのサージ電流の低減割合も、引き出し配線８ａ，８ｂが接続される中央部を挟んで両側で対称的にすることができる。
【００３８】
（第３の実施形態）
第２の実施形態では、引き出し配線が、ストライプ状の電極の中央部に一体的に接続形成されてなるＰＮ接合ダイオードを示した。第３の実施形態は、拡散層に接続する電極が下層配線層として形成され、電極に接続する引き出し配線が上層配線層として形成されるＰＮ接合ダイオードに関する。以下、本実施形態について、図に基づいて説明する。
【００３９】
図５は、本実施形態におけるＰＮ接合ダイオード４００の平面模式図である。尚、第２実施形態のＰＮ接合ダイオード３００と同様の部分については同一の符号をつけ、その説明は省略する。
【００４０】
図５に示す本実施形態のＰＮ接合ダイオード４００は、ｐ型高濃度拡散領域２とｎ型高濃度拡散領域３が、４個ずつ等間隔に交互に配置されてなる例である。図５のＰＮ接合ダイオード４００では、下層配線層である電極７ａ，７ｂと上層配線層である引き出し配線８ａ’，８ｂ’が、層間絶縁膜（図示省略）に形成されたビアホール８０ａ’，８０ｂ’を介して接続されている。ビアホール８０ａ’，８０ｂ’は、ストライプ状の電極７ａ，７ｂの中央部に配置されているので、第２実施形態のＰＮ接合ダイオード３００と同様に、拡散領域２，３の端部に流れ込む電流割合を低減することができる。従って、拡散領域２，３の端部での電流集中を緩和することができ、サージによる拡散領域端部での破壊を抑制することができる。
【００４１】
また図５のＰＮ接合ダイオード４００では、引き出し配線８ａ’，８ｂ’をストライプ状の電極７ａ，７ｂの上層に形成しているので、引き出し配線８ａ’，８ｂ’による占有面積の増大がない。このように、ＰＮ接合ダイオード４００では、多数の拡散領域２，３を有するダイオードであっても、引き出し配線による占有面積の増大なしに、拡散領域の端部に流れ込む電流割合を低減することができる。
【００４２】
（第４の実施形態）
第３の実施形態では、拡散層に接続する電極が下層配線層として形成され、電極に接続する引き出し配線が上層配線層として形成され、引き出し配線が、ビアホールを介してストライプ状の電極の中央部に形成されてなるＰＮ接合ダイオードを示した。第４の実施形態は、上層配線層である引き出し配線が櫛歯状の電極からなるＰＮ接合ダイオードに関する。以下、本実施形態について、図に基づいて説明する。
【００４３】
図６は、本実施形態におけるＰＮ接合ダイオード５００の平面模式図である。尚、第３実施形態のＰＮ接合ダイオード４００と同様の部分については同一の符号をつけ、その説明は省略する。
【００４４】
図６に示す本実施形態のＰＮ接合ダイオード５００では、上層配線層である引き出し配線８ａ’’，８ｂ’’が、櫛歯状の２個の電極からなり、互いの櫛歯部が噛み合って対向するように形成されている。引き出し配線８ａ’’，８ｂ’’の櫛歯部は、下層配線層であるストライプ状の電極７ａ，７ｂと投影面において交わるように配置され、電極７ａ，７ｂの端部を除いて交点に形成されたビアホール８０ａ’’，８０ｂ’’を介して互いに接続されている。
【００４５】
図６のＰＮ接合ダイオード５００では、引き出し配線である櫛歯状電極８ａ’’，８ｂ’’の櫛歯の幅、および投影面における櫛歯と電極７ａ，７ｂの交点へのビアホールの配置を、適宜設定することができる。これによって、電極７ａ，７ｂおよび拡散領域２，３のストライプの中央部に流れ込むサージ電流の割合と、端部に流れ込むサージ電流の割合とを最適化することができる。これによって、サージによる拡散領域２，３の端部での破壊を抑制しつつ、サージ電流に対するＰＮ接合ダイオード５００の耐量を最大化することができる。
【００４６】
（他の実施形態）
上記の実施形態においては、基板としてｐ型のシリコン基板を用いたが、これに限らず、ｎ型のシリコン基板であってもよい。さらに、任意のシリコン基板上に厚さ１０μｍ以上で、ｐ型あるいはｎ型の不純物を低濃度に含有するエピタキシャル膜を形成した基板を用いてもよい。
【図面の簡単な説明】
【図１】（ａ）は、本発明の第１実施形態におけるＰＮ接合ダイオードの平面模式図であり、（ｂ）は、（ａ）におけるＡ−Ａ’線に沿った断面模式図である。
【図２】（ａ）は、図１（ａ）におけるＢ−Ｂ’線に沿った断面模式図であり、（ｂ）は、図１（ａ）におけるＣ−Ｃ’線に沿った断面模式図である。
【図３】（ａ）と（ｂ）は、本発明の第１実施形態におけるＰＮ接合ダイオードの変形例を示す平面模式図である。
【図４】本発明の第２実施形態におけるＰＮ接合ダイオードの平面模式図である。
【図５】本発明の第３実施形態におけるＰＮ接合ダイオードの平面模式図である。
【図６】本発明の第４実施形態におけるＰＮ接合ダイオードの平面模式図である。
【図７】（ａ）は、従来のＰＮ接合ダイオードの平面模式図であり、（ｂ）は、（ａ）におけるＡ−Ａ’線に沿った断面模式図である。
【符号の説明】
１（ｐ） （ｐ型）シリコン基板
２ ｐ型高濃度拡散領域（ベース）
３ ｎ型高濃度拡散領域（エミッタ）
５ 層間絶縁膜
５’ ＬＯＣＯＳ
７ａ、７ｂ 電極
７０ａ、７０ｂ コンタクト領域
７ｂ’、７ｂ’’、７ｂ’’’ 第２電極
８ａ、８ｂ、８ａ’、８ｂ’、８ａ’’、８ｂ’’ 引き出し配線
８０ａ’、８０ｂ’、８０ａ’’、８０ｂ’’ ビアホール
１００、２００〜２０２、３００、４００、５００ ＰＮ接合ダイオード
Claims (7)
- 第１導電型または第２導電型のいずれか一方の半導体基板の表層部において、等間隔に交互に配置されてなる第１導電型の拡散領域および第２導電型の拡散領域と、
前記半導体基板上で、前記第１導電型および第２導電型の拡散領域に接続する電極とを備えたダイオードであって、
前記第１導電型と第２導電型の拡散領域が、各々、隣り合った拡散領域の対向部を長辺としてストライプ状に形成され、
前記半導体基板の導電型と異なる導電型の拡散領域におけるストライプの端部から、当該拡散領域に隣接するもう一方の導電型の拡散領域におけるストライプの端部を絶縁膜を介して覆うと共に、前記半導体基板の導電型と異なる導電型の拡散領域に接続する電極と等電位となる第２電極が配置されることを特徴とするダイオード。 - 前記第２電極が、前記半導体基板の導電型と異なる導電型の拡散領域に接続する電極と、一体的に形成されることを特徴とする請求項１に記載のダイオード。
- 前記絶縁膜がＬＯＣＯＳであり、前記第２電極がポリシリコンであることを特徴とする請求項１に記載のダイオード。
- 第１導電型または第２導電型のいずれか一方の半導体基板の表層部において、等間隔に交互に配置されてなる第１導電型の拡散領域および第２導電型の拡散領域と、
前記半導体基板上で、前記第１導電型および第２導電型の拡散領域に接続する電極とを備えたダイオードであって、
前記第１導電型と第２導電型の拡散領域が、各々、隣り合った拡散領域の対向部を長辺としてストライプ状に形成され、
前記各拡散領域に対応してストライプ状に形成された前記電極が、各拡散領域上で等間隔に交互に配置され、
ストライプ状の電極の長さより短い幅を持つ引き出し配線が、ストライプ状の電極の端部を除く位置で、当該電極に接続されることを特徴とするダイオード。 - 前記引き出し配線が、前記ストライプ状の電極の中央部で接続されることを特徴とする請求項４に記載のダイオード。
- 前記電極が下層配線層であり、前記引き出し配線が上層配線層であって、前記電極と引き出し配線の接続が、下層配線層と上層配線層の層間絶縁膜に形成されたビアホールを介して行なわれることを特徴とする請求項４または５に記載のダイオード。
- 前記上層配線層である引き出し配線が、前記第１導電型と第２導電型の拡散領域に対応し、互いに櫛歯状をなして、互いの櫛歯部が噛み合って対向するように形成された２個の電極からなり、
前記上層配線層である２個の櫛歯状電極の櫛歯部と前記下層配線層であるストライプ状の電極が、投影平面において交わるように配置され、交点に形成されたビアホールを介して互いに接続されることを特徴とする請求項６に記載のダイオード。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002284144A JP3778152B2 (ja) | 2002-09-27 | 2002-09-27 | ダイオード |
| US10/627,729 US6943383B2 (en) | 2002-09-27 | 2003-07-28 | Diode and producing method thereof |
| DE10334415.2A DE10334415B4 (de) | 2002-09-27 | 2003-07-28 | Diode und Verfahren zum Herstellen derselben |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002284144A JP3778152B2 (ja) | 2002-09-27 | 2002-09-27 | ダイオード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004119870A JP2004119870A (ja) | 2004-04-15 |
| JP3778152B2 true JP3778152B2 (ja) | 2006-05-24 |
Family
ID=31987127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002284144A Expired - Fee Related JP3778152B2 (ja) | 2002-09-27 | 2002-09-27 | ダイオード |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6943383B2 (ja) |
| JP (1) | JP3778152B2 (ja) |
| DE (1) | DE10334415B4 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4077831B2 (ja) * | 2005-05-11 | 2008-04-23 | 松下電器産業株式会社 | 高周波増幅器 |
| EA015205B1 (ru) * | 2005-11-07 | 2011-06-30 | Броня ЦОЙ | Полупроводниковый прибор (варианты) |
| JP2007150026A (ja) * | 2005-11-29 | 2007-06-14 | Denso Corp | ダイオード |
| KR100763223B1 (ko) * | 2006-01-18 | 2007-10-04 | 삼성전자주식회사 | 수평 방향의 전류 경로를 가진 정전기 방전 소자 및다이오드와 이들의 제조방법 |
| US9331211B2 (en) * | 2009-08-28 | 2016-05-03 | X-Fab Semiconductor Foundries Ag | PN junctions and methods |
| GB0915501D0 (en) * | 2009-09-04 | 2009-10-07 | Univ Warwick | Organic photosensitive optoelectronic devices |
| WO2013032387A1 (en) | 2011-08-26 | 2013-03-07 | Välinge Flooring Technology AB | Panel coating |
| JP5796692B2 (ja) | 2013-02-28 | 2015-10-21 | 株式会社村田製作所 | Ｅｓｄ保護デバイス |
| WO2014132939A1 (ja) | 2013-02-28 | 2014-09-04 | 株式会社村田製作所 | 半導体装置 |
| GB2525774A (en) | 2013-02-28 | 2015-11-04 | Murata Manufacturing Co | Semiconductor device |
| CN205452284U (zh) | 2013-04-05 | 2016-08-10 | 株式会社村田制作所 | Esd保护器件 |
| US9530732B1 (en) * | 2015-06-25 | 2016-12-27 | Vanguard International Semiconductor Corporation | Efficient layout placement of a diode |
| EP4207283A1 (en) | 2021-12-31 | 2023-07-05 | Nexperia B.V. | A semiconductor device |
| CN117542899A (zh) * | 2023-11-27 | 2024-02-09 | 遵义筑芯威半导体技术有限公司 | 一种稳压管芯片的结构和制作方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0345432A1 (en) | 1988-05-31 | 1989-12-13 | Texas Instruments Incorporated | Diode for ESD protection of integrated circuits |
| US5514892A (en) * | 1994-09-30 | 1996-05-07 | Motorola, Inc. | Electrostatic discharge protection device |
| JP2943738B2 (ja) * | 1996-11-29 | 1999-08-30 | 日本電気株式会社 | 半導体装置における静電保護回路 |
| US6518604B1 (en) | 2000-09-21 | 2003-02-11 | Conexant Systems, Inc. | Diode with variable width metal stripes for improved protection against electrostatic discharge (ESD) current failure |
-
2002
- 2002-09-27 JP JP2002284144A patent/JP3778152B2/ja not_active Expired - Fee Related
-
2003
- 2003-07-28 US US10/627,729 patent/US6943383B2/en not_active Expired - Lifetime
- 2003-07-28 DE DE10334415.2A patent/DE10334415B4/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6943383B2 (en) | 2005-09-13 |
| DE10334415A1 (de) | 2004-04-08 |
| DE10334415B4 (de) | 2015-04-02 |
| JP2004119870A (ja) | 2004-04-15 |
| US20040016971A1 (en) | 2004-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041102 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060130 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060207 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060220 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100310 Year of fee payment: 4 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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