JP6301551B1 - 半導体装置 - Google Patents

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Abstract

【課題】過電圧保護ダイオードの耐圧変動を抑制することが可能な半導体装置を提供する。【解決手段】実施形態の半導体装置１は、耐圧領域Ｂ上に形成された絶縁膜４と、絶縁膜４上に交互に隣接配置されたＮ型半導体層５ａとＰ型半導体層５ｂを有する過電圧保護ダイオード５と、絶縁膜４上に形成され、過電圧保護ダイオード５に電気的に接続された導体部６，７，８，９と、過電圧保護ダイオード５および導体部６，７，８，９を被覆する絶縁膜１５と、絶縁膜１５を介して過電圧保護ダイオード５の上方に設けられた高電位部１７と、を備え、Ｐ型半導体層５ｂのＰ型不純物濃度は、Ｎ型半導体層５ａのＮ型不純物濃度より低く、高電位部１７は、逆バイアス印加状態において、高電位部１７の直下に位置するＰ型半導体層５ｂの電位よりも高い電位を有するように構成されている。

Description

本発明は、半導体装置、より詳しくは、過電圧保護ダイオードが設けられた半導体装置に関する。
従来、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（ＭＯＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）など、いわゆるＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する半導体装置が知られている。このようなＭＯＳ型半導体装置では、過電圧保護対策として、直列接続されたツェナーダイオードにより構成された過電圧保護ダイオードが用いられる。具体的には、この過電圧保護ダイオードは、Ｎ型半導体層とＰ型半導体層とが交互に隣接配置されたものとして構成される（例えば特許文献１参照）。なお、ＩＧＢＴの場合は、コレクタ端子とゲート端子との間や、ゲート端子とエミッタ端子との間に過電圧保護ダイオードが設けられる。
図８に示すように、過電圧保護ダイオードのＰ型半導体層５０ｂ（およびＮ型半導体層）は、半導体基板１２０上に形成された絶縁膜１４０の上に配置されるとともに、絶縁膜１５０により被覆される。
通常、過電圧保護ダイオードでは、Ｎ型半導体層中のＮ型不純物濃度よりもＰ型半導体層中のＰ型不純物濃度の方が低い。このため、過電圧保護ダイオードの耐圧（ツェナー電圧）は、Ｐ型不純物濃度の高濃度領域（濃度ピーク）の位置により決まる。従来の過電圧保護ダイオードでは、図８に示すように、Ｐ型不純物の濃度は、Ｐ型半導体層５０ｂと絶縁膜１５０との境界領域Ｆ１０において最大となっている。すなわち、境界領域Ｆ１０におけるＰ型不純物の濃度は、内部領域Ｇ１０におけるＰ型不純物の濃度よりも高い。このため、過電圧保護ダイオードは、境界領域Ｆ１０でツェナー降伏（ブレークダウン）する。
特開２００９−１１１３０４号公報
ところで、ＭＯＳ型半導体装置の製造プロセス（加熱工程等）において、絶縁膜１５０中に含まれるナトリウムなどの可動イオンやボロンなどの不純物がＰ型半導体層５０ｂに移動したり、反対に、Ｐ型半導体層５０ｂの境界領域Ｆ１０におけるボロンなどの不純物が絶縁膜１５０に移動することがある。このように可動イオンや不純物が移動すると、境界領域Ｆ１０の電位が変化し、Ｐ型半導体層５０ｂ中のキャリア濃度の分布が変化する。これにより、Ｐ型不純物濃度の高濃度領域の位置が変動したのと同様の状態になる。その結果、過電圧保護ダイオードの耐圧が大きく変動する。従来、可動イオンや不純物の移動を制御することは困難であることから、過電圧保護ダイオードの耐圧を安定させることが困難であった。
そこで、本発明は、過電圧保護ダイオードの耐圧変動を抑制することが可能な半導体装置を提供することを目的とする。
本発明に係る半導体装置は、
半導体基板の一方の主面と他方の主面との間に主電流が流れる半導体装置であって、
前記半導体基板の前記一方の主面には、活性領域と、前記活性領域を取り囲み、前記半導体基板の周縁部を含む耐圧領域とが設けられ、
前記半導体装置は、
前記耐圧領域上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に交互に隣接配置されたＮ型半導体層とＰ型半導体層を有する過電圧保護ダイオードと、
前記第１の絶縁膜上に形成され、前記過電圧保護ダイオードに電気的に接続された複数本の導体部と、
前記過電圧保護ダイオードおよび前記導体部を被覆する第２の絶縁膜と、
前記第２の絶縁膜を介して前記過電圧保護ダイオードの上方に設けられた高電位部と、を備え、
前記Ｐ型半導体層のＰ型不純物濃度は、前記Ｎ型半導体層のＮ型不純物濃度より低く、
前記高電位部は、逆バイアス印加状態において、前記高電位部の直下に位置する前記Ｐ型半導体層の電位よりも高い電位を有するように構成されていることを特徴とする。
また、前記半導体装置において、
前記逆バイアス印加状態において、前記Ｐ型半導体層の前記第２の絶縁膜との境界領域における正電荷の濃度は、前記Ｐ型半導体層の前記境界領域より内部の領域における正電荷の濃度よりも低いようにしてもよい。
また、前記半導体装置において、
前記高電位部は、前記第２の絶縁膜上に形成されているようにしてもよい。
また、前記半導体装置において、
前記高電位部の直下には複数の前記Ｐ型半導体層が含まれるようにしてもよい。
また、前記半導体装置において、
前記高電位部は、前記第２の絶縁膜上に形成された導電接続部を介して前記導体部に電気的に接続されるようにしてもよい。
また、前記半導体装置において、
前記導電接続部は、一端が前記高電位部に電気的に接続され、他端が前記導体部に電気的に接続されるようにしてもよい。
また、前記半導体装置において、
前記高電位部は、前記導電接続部の接続先の導体部が前記過電圧保護ダイオードに接続する部位よりも中央部側の部位における前記過電圧保護ダイオードの上方に配置されるようにしてもよい。
また、前記半導体装置において、
前記導電接続部の前記他端は、前記第２の絶縁膜を貫通するコンタクト層を介して前記導体部に電気的に接続されるようにしてもよい。
また、前記半導体装置において、
前記コンタクト層は、前記導体部が前記過電圧保護ダイオードに接続するための接続領域に設けられてもよい。
また、前記半導体装置において、
前記導電接続部は、当該導電接続部と電気的に接続された前記導体部よりも平面視して前記活性領域側に配置されているようにしてもよい。
また、前記半導体装置において、
前記高電位部は、一端が前記第２の絶縁膜上に形成された第１の導電接続部を介して前記導体部に電気的に接続され、他端が前記第２の絶縁膜上に形成された第２の導電接続部を介して前記導体部に電気的に接続されるようにしてもよい。
また、前記半導体装置において、
前記第２の絶縁膜の上に形成された導電性材料からなる上側導体部であって、前記高電位部に電気的に接続され、且つ前記導体部と平面視して重なるように設けられた、上側導体部をさらに備えてもよい。
また、前記半導体装置において、
前記Ｐ型半導体層および前記Ｎ型半導体層は、ポリシリコンからなるようにしてもよい。
また、前記半導体装置において、
前記第１の絶縁膜および／または前記第２の絶縁膜は、シリコン酸化膜からなるようにしてもよい。
また、前記半導体装置において、
前記半導体基板は、第１導電型であり、
前記半導体装置は、
前記耐圧領域の前記一方の主面に選択的に形成され、前記活性領域を取り囲む第２導電型の拡散層と、
前記拡散層中に形成された第１導電型の拡散領域と、
前記拡散領域上に形成されたエミッタ電極と、
前記過電圧保護ダイオード上に形成されたゲート電極と、
前記半導体基板の前記他方の主面に形成された第２導電型のコレクタ領域と、
前記コレクタ領域上に形成されたコレクタ電極と、
をさらに備えてもよい。
また、前記半導体装置において、
前記半導体基板は、第１導電型であり、
前記半導体装置は、
前記耐圧領域の前記一方の主面に選択的に形成され、前記活性領域を取り囲む第２導電型の拡散層と、
前記拡散層中に形成された第１導電型の拡散領域と、
前記拡散領域上に形成されたエミッタ電極と、
前記過電圧保護ダイオード上に形成されたゲート電極と、
前記半導体基板の前記他方の主面に形成された第１導電型のドレイン領域と、
前記ドレイン領域上に形成され、前記ドレイン領域とショットキー障壁を形成するコレクタ電極と、
をさらに備えてもよい。
また、前記半導体装置において、
前記半導体基板は、第１導電型であり、
前記半導体装置は、
前記耐圧領域の前記一方の主面に選択的に形成され、前記活性領域を取り囲む第２導電型の拡散層と、
前記拡散層中に形成された第１導電型の拡散領域と、
前記拡散領域上に形成されたソース電極と、
前記過電圧保護ダイオード上に形成されたゲート電極と、
前記半導体基板の前記他方の主面に形成された第１導電型のドレイン領域と、
前記ドレイン領域上に形成されたドレイン電極と、
をさらに備えてもよい。
本発明に係る半導体装置は、過電圧保護ダイオードを被覆する第２の絶縁膜を介して過電圧保護ダイオードの上方に設けられ、かつ、逆バイアス印加状態において、その直下に位置するＰ型半導体層の電位よりも高い電位を有するように構成された高電位部を備えている。このため、逆バイアス印加状態において、過電圧保護ダイオードのＰ型半導体層中の正電荷が、Ｐ型半導体層と第２の絶縁膜との境界から遠ざかることになる。すなわち、Ｐ型半導体層中の正電荷は、Ｐ型半導体層の内部領域に移動することになる。
その結果、境界領域における正電荷の濃度が中央領域における正電荷の濃度よりも低くなる。すなわち、正電荷の濃度ピークは内部領域に位置するようになる。これにより、過電圧保護ダイオードは内部領域でツェナー降伏するようになる。したがって、可動イオンや不純物が、境界領域およびＰ型半導体層間を跨ぐように移動した場合であっても、過電圧保護ダイオードの耐圧変動を抑制することができる。
よって、本発明によれば、過電圧保護ダイオードの耐圧変動を抑制することができる。
第１の実施形態に係る半導体装置１（ＩＧＢＴ）の平面図である。 図１のＩ−Ｉ線に沿う断面図である。 図１のＩＩ−ＩＩ線に沿う断面図である。 図１のＩＩＩ−ＩＩＩ線に沿う断面図である。 過電圧保護ダイオード５の一部を拡大した斜視図である。 逆バイアス印加状態における、Ｐ型半導体層５ｂの正電荷濃度のプロファイルを示す図である。 第１の実施形態の変形例に係る半導体装置１Ａの断面図である。 第２の実施形態に係る半導体装置１Ｂ（縦型ＭＯＳＦＥＴ）の断面図である。 従来のＰ型半導体層５０ｂにおける正電荷濃度のプロファイルを示す図である。 逆バイアス印加状態における各領域の電位の一例を示す図である。 図１の領域Ｃを拡大した拡大平面図である。
以下、図面を参照しつつ本発明の実施形態に係る半導体装置について説明する。なお、各図において同等の機能を有する構成要素には同一の符号を付す。
（第１の実施形態）
図１〜図５および図１０を参照して、本発明の第１の実施形態に係る半導体装置１について説明する。なお、図１に示す半導体装置１の平面図では、後述の絶縁膜１５、表面保護膜１６、エミッタ電極２１、ゲート電極２２、ストッパ電極２４は図示していない。また、図３Ａの断面図は、図１０の一部拡大図と厳密に対応するものではない。
第１の実施形態に係る半導体装置１は、ＭＯＳ構造を有するＩＧＢＴであり、導電性の半導体基板２の上面２ａ（一方の主面）と下面２ｂ（他方の主面）との間に主電流が流れる。半導体基板２は、本実施形態ではシリコン基板である。なお、本発明はこれに限るものではなく、その他の半導体基板（例えばＳｉＣ基板、ＧａＮ基板等）であってもよい。また、半導体基板２の導電型は、本実施形態ではＮ型であるが、これに限定されない。
図１に示すように、半導体基板２の上面２ａには、主電流が流れる活性領域Ａと、この活性領域Ａを取り囲む耐圧領域Ｂとが設けられている。耐圧領域Ｂは、半導体基板２の周縁部を含む。ここで、「周縁部」とは、半導体基板２の側面を含む、半導体基板２の周縁部分のことである。
図１〜図３Ａ，図３Ｂに示すように、半導体装置１は、Ｐ型の拡散層３と、絶縁膜４（第１の絶縁膜）と、絶縁膜１５（第２の絶縁膜）と、過電圧保護ダイオード５と、導体部６，７，８，９と、Ｎ型のバッファ領域１１と、Ｐ型のコレクタ領域１２と、Ｎ型の拡散領域１３と、Ｎ型のストッパ領域１４と、表面保護膜１６と、エミッタ電極２１と、ゲート電極２２と、コレクタ電極２３と、ストッパ電極２４とを備えている。なお、半導体基板２の上面２ａには、ゲートパット（図示せず）が設けられる。
拡散層３は、耐圧領域Ｂの上面２ａに選択的に形成されており、活性領域Ａを取り囲んでいる。この拡散層３は、Ｐ型ベース領域とも呼ばれる。なお、図１の境界Ｐ１とＰ２で囲まれた領域がＰ型ベース領域である。ここで、境界Ｐ１は拡散層３と周辺半導体領域１０間のｐｎ接合の境界であり、境界Ｐ２は活性領域Ａと耐圧領域Ｂの境界である。周辺半導体領域１０は、拡散層３の外側に位置するＮ型の半導体領域である。
なお、半導体装置１には、高耐圧化のために、拡散層３を取り囲むように設けられたＰ型の拡散層（ガードリング）をさらに備えてもよい。このガードリングは、耐圧領域Ｂの上面２ａに選択的に形成される。また、ガードリングの本数は、１本に限らず、２本以上であってもよい。
拡散層３およびガードリングの不純物濃度は、例えば１×１０１４ｃｍ−３〜１×１０１９ｃｍ−３である。拡散層３およびガードリングの深さは、例えば２μｍ〜１０μｍである。また、周辺半導体領域１０の不純物濃度は、例えば１×１０１３ｃｍ−３〜１×１０１５ｃｍ−３である。
絶縁膜４は、半導体基板２の耐圧領域Ｂ上に形成されている。本実施形態では、絶縁膜４は、図２に示すように、拡散層３上、および周辺半導体領域１０上に形成されている。この絶縁膜４は、例えばシリコン酸化膜（ＳｉＯ２膜）であり、より具体的にはフィールド酸化膜である。絶縁膜４の厚さは、例えば２００ｎｍ〜２０００ｎｍである。
過電圧保護ダイオード５は、複数のツェナーダイオードが直列接続されたものである。本実施形態では、過電圧保護ダイオード５は、半導体装置１のコレクタ電極２３とゲート電極２２との間に設けられた過電圧保護ダイオードである。なお、本発明に係る過電圧保護ダイオードの構成を、ゲート電極２２とエミッタ電極２１との間に設けられた過電圧保護ダイオードに適用してもよい。
過電圧保護ダイオード５は、図２および図４に示すように、絶縁膜４上に交互に隣接配置されたＮ型半導体層５ａとＰ型半導体層５ｂを有する。すなわち、過電圧保護ダイオード５は、絶縁膜４の上に形成されており、Ｎ型半導体層５ａとＰ型半導体層５ｂとが交互に隣接配置されたものとして構成されている。Ｎ型半導体層５ａおよびＰ型半導体層５ｂは、耐圧領域Ｂの絶縁膜４上に形成されている。例えば、過電圧保護ダイオード５は、絶縁膜４上にＰ型半導体層を形成した後、Ｐ型半導体層の所定領域にＮ型不純物を導入することにより形成される。
Ｎ型半導体層５ａおよびＰ型半導体層５ｂは、導電性の半導体（本実施形態では不純物が導入されたポリシリコン）からなる。より詳しくは、Ｎ型半導体層５ａは、Ｎ型不純物（リン等）が導入されたポリシリコン層である。Ｐ型半導体層５ｂは、Ｐ型不純物（ボロン等）が導入されたポリシリコン層である。Ｐ型半導体層５ｂのＰ型不純物の濃度は、例えば１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３である。Ｎ型半導体層５ａのＮ型不純物の濃度は、例えば１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３である。このようにＰ型半導体層５ｂにおけるＰ型不純物の濃度は、Ｎ型半導体層５ａにおけるＮ型不純物の濃度より低い。なお、ポリシリコン層の厚さは、例えば、１００ｎｍ〜１０００ｎｍである。
導体部６，７，８，９は、図１に示すように、絶縁膜４上に耐圧領域Ｂに沿って活性領域Ａを取り囲むように形成され、過電圧保護ダイオード５の所定の部位にそれぞれ電気的に接続されている。すなわち、導体部６，７，８，９は各々の所要の電圧に基づいて過電圧保護ダイオード５の半導体層（Ｎ型半導体層５ａまたはＰ型半導体層５ｂ）に電気的に接続されている。なお、接続先の半導体層は、導体部と同じ導電型の半導体層である。導体部は、連続する２つ以上の半導体層に跨がって接続されてもよい。
導体部６，７，８，９は、例えば、不純物が導入されたポリシリコン、またはアルミニウム等の導電性材料からなる。本実施形態では図３Ａおよび図３Ｂに示すように、導体部６，７は、絶縁膜４を介して拡散層３の上方に配置されており、導体部８，９は、絶縁膜４を介して周辺半導体領域１０の上方に配置されている。なお、導体部の本数は４本に限るものではなく、任意の本数でよい。
拡散領域１３は、図２に示すように、拡散層３中に形成されたＮ型の半導体領域である。この拡散領域１３上にエミッタ電極２１が形成されている。なお、拡散領域１３の不純物濃度は、例えば１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３である。
ストッパ領域１４は、図２および図３Ａに示すように、半導体基板２の側端における上面２ａに形成されたＮ型の半導体領域である。このストッパ領域１４の不純物濃度は、周辺半導体領域１０よりも高い。ストッパ電極２４は、過電圧保護ダイオード５の他端（図２では右端）に電気的に接続されている。ストッパ領域１４上には、ストッパ電極２４が形成されている。なお、ストッパ領域１４の不純物濃度は、例えば１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３である。
ゲート電極２２は、絶縁膜４を介して拡散層３の上方に設けられている。このゲート電極２２は、本実施形態では、過電圧保護ダイオード５上に形成されている。より詳しくは、図２に示すように、ゲート電極２２は過電圧保護ダイオード５の活性領域Ａ側の一端（図２では左端）に電気的に接続されている。
Ｐ型のコレクタ領域１２は、半導体基板２の下面２ｂに形成されている。このコレクタ領域１２の不純物濃度は、例えば１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３である。図２に示すように、コレクタ領域１２上にコレクタ電極２３が形成されている。なお、コレクタ領域１２に隣接してＮ型のバッファ領域１１が設けられてもよい。このバッファ領域１１の不純物濃度は、例えば１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３である。
絶縁膜１５は、図２に示すように、過電圧保護ダイオード５および導体部６，７，８，９を被覆するように設けられている。この絶縁膜１５の厚さは、例えば２００ｎｍ〜２０００ｎｍである。絶縁膜１５は、例えばシリコン酸化膜であり、本実施形態ではＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜である。
表面保護膜１６は、図２に示すように、半導体装置１の上面２ａ側全体を被覆する。この表面保護膜１６は、例えばポリイミド膜またはシリコン窒化膜である。
高電位部１７は、絶縁膜１５を介して過電圧保護ダイオード５の上方に設けられている。すなわち、高電位部１７は、Ｐ型半導体層５ｂの直上に形成されている。本実施形態では、高電位部１７は、図２に示すように、絶縁膜１５上に形成されている。なお、図２に示すように、高電位部１７の直下には複数のＰ型半導体層５ｂが含まれてもよい。また、最外周の導体部９に電気的に接続された高電位部１７を過電圧保護ダイオード５の上方に設けてもよい。より一般的に言えば、高電位部１７は、導体部６，７，８，９のうち少なくとも１つ以上の任意の導体部について設けるようにしてよい。
高電位部１７は、導電性材料（例えばアルミニウム等の金属）からなる。高電位部１７は、例えば、エミッタ電極２１やゲート電極２２と同じ工程で形成される。
高電位部１７は、導電接続部１８（第１の導電接続部）および導電接続部１９（第２の導電接続部）を介して、導体部６，７または８に電気的に接続されている。より詳しくは、高電位部１７は、一端（例えば左端）が導電接続部１８を介して導体部６，７または８に電気的に接続され、他端（例えば右端）が導電接続部１９を介して導体部６，７または８に電気的に接続されている。
なお、半導体装置１は、絶縁膜１５の上に形成された導電性材料からなる上側導体部をさらに備えてもよい。この上側導体部は、例えば導体部６と平面視して重なるように設けられ、導電接続部１８，１９を介して高電位部１７に電気的に接続される。例えば、導体部６が図１に示すようにリング状の場合、上側導体部は、導体部６に合わせてリング状に形成される。このような上側導体部を設けることで、耐圧領域Ｂの表面電位をさらに安定化させて、半導体装置１の信頼性をさらに向上させることができる。
導電接続部１８（１９）は、図３Ａに示すように、絶縁膜１５上に形成されている。この導電接続部１８（１９）は、一端が高電位部１７に電気的に接続され、他端が導体部６，７または８に電気的に接続されている。導電接続部１８，１９の他端は、図３Ａに示すように、絶縁膜１５を貫通するコンタクト層２０を介して導体部６，７または８に電気的に接続される。コンタクト層２０は導電接続部１８（１９）と一体的に形成可能である。例えば、導電接続部１８，１９およびコンタクト層２０は、高電位部１７の形成工程において一緒に形成される。
コンタクト層２０は、本実施形態では、接続領域Ｂｃに設けられている。ここで、接続領域Ｂｃは、図１に示すように、過電圧保護ダイオード５近傍の領域であって、導体部６，７，８，９が過電圧保護ダイオード５に接続するために互いの間隔が幅広に設定された領域のことである。
なお、コンタクト層２０は、接続領域Ｂｃ外の領域に設けられてもよい。また、導電接続部１８，１９は、いずれか一方を省略してもよい。すなわち、高電位部１７は、導電接続部１８または導電接続部１９を介して導体部６，７または８に電気的に接続されてもよい。
高電位部１７は、図１および図１０に示すように、導電接続部１８，１９の接続先の導体部６，７または８が過電圧保護ダイオード５に接続する部位よりも中央部側（すなわち、低電圧側）の部位における過電圧保護ダイオード５の上方に配置されている。これにより、図９に示すように、高電位部１７は、逆バイアス印加状態において、自身の直下に位置するＰ型半導体層５ｂの電位よりも高い電位を有するようになる。ここで、逆バイアス印加状態とは、第１の実施形態では、コレクタ電極２３が高電位（例えば直流電源の正極）に接続され、エミッタ電極２１が接地され、ゲート電極２２にＩＧＢＴがオンしない程度の低電圧が印加された状態のことである。
このように、高電位部１７は、図９に示すように、逆バイアス印加状態において、高電位部１７の直下に位置するＰ型半導体層５ｂの電位よりも高い電位を有するように構成されている。
上記のように、本実施形態に係る半導体装置１では、高電位部１７が設けられているため、逆バイアス印加状態において、Ｐ型半導体層５ｂ中の正電荷（正孔、可動イオンなど）が、Ｐ型半導体層５ｂと絶縁膜１５との境界から遠ざかることになる。すなわち、Ｐ型半導体層中の正電荷は、Ｐ型半導体層の内部領域に移動することになる。
その結果、図５に示すように、境界領域Ｆにおける正電荷の濃度が内部領域Ｇにおける正電荷の濃度よりも低くなる。すなわち、正電荷の濃度ピークは、Ｐ型半導体層５ｂの内部領域Ｇに位置するようになる。これにより、過電圧保護ダイオード５は内部領域Ｇでツェナー降伏するようになる。
ここで、「境界領域Ｆ」とは、Ｐ型半導体層５ｂ内の領域であって、Ｐ型半導体層５ｂと絶縁膜１５との境界を含む領域である。すなわち、境界領域Ｆは、Ｐ型半導体層５ｂの絶縁膜１５との境界領域のことである。
過電圧保護ダイオード５が内部領域Ｇでツェナー降伏するようになるので、ナトリウムイオン等の可動イオンやボロン等の不純物が、境界領域ＦおよびＰ型半導体層５ｂ間を跨ぐように移動した場合であっても、過電圧保護ダイオード５の耐圧変動を抑制することができる。よって、本実施形態によれば、過電圧保護ダイオード５の耐圧変動を抑制することができる。すなわち、過電圧保護ダイオード５の耐圧を安定化することができる。
＜半導体装置１の変形例＞
ＩＧＢＴの構成は上記の半導体装置１に限らない。図６は、第１の実施形態の変形例に係る半導体装置１Ａの断面図である。なお、図６において、図２と同じ構成要素には同じ符号を付している。
変形例に係る半導体装置１Ａは、図６に示すように、Ｐ型のコレクタ領域１２に代えてＮ型のドレイン領域１２Ａを有し、かつ、このドレイン領域１２Ａとショットキー障壁を形成するコレクタ電極２３を有する。この場合、コレクタ電極２３は、白金、モリブデン等からなるバリアメタルを有する。
半導体装置１Ａにおいても、高電位部１７が絶縁膜１５の上に形成されている。この高電位部１７が逆バイアス印加状態においてＰ型半導体層５ｂの正電荷を下方に（コレクタ電極２３側）に移動させることにより、過電圧保護ダイオード５の耐圧変動を抑制することができる。
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置１Ｂついて説明する。この半導体装置１Ｂは、縦型ＭＯＳＦＥＴである。半導体装置１Ｂの平面図は、図１と同様である。図７は、半導体装置１Ｂの断面図であり、第１の実施形態で説明した図２に対応する。なお、図７において、第１の実施形態と同じ構成要素には同じ符号を付している。以下、第１の実施形態との相違点を中心に説明する。
半導体装置１Ｂは、Ｐ型の拡散層３と、絶縁膜４と、過電圧保護ダイオード５と、導体部６，７，８，９と、Ｎ型のドレイン領域１２Ｂと、Ｎ型の拡散領域１３と、Ｎ型のストッパ領域１４と、高電位部１７と、導電接続部１８，１９と、コンタクト層２０と、ソース電極２１Ａと、ゲート電極２２と、ドレイン電極２３Ａと、ストッパ電極２４とを備えている。ドレイン領域１２Ｂは、半導体基板２の下面２ｂに形成されており、このドレイン領域１２Ｂ上にドレイン電極２３Ａが形成されている。また、ソース電極２１Ａは、拡散領域１３上に形成されている。
過電圧保護ダイオード５は、縦型ＭＯＳＦＥＴのドレイン電極２３Ａとゲート電極２２との間、またはソース電極２１Ａとゲート電極２２との間に設けられる過電圧保護ダイオードである。
半導体装置１Ｂにおいても、高電位部１７が絶縁膜１５の上に形成されている。この高電位部１７が逆バイアス印加状態においてＰ型半導体層５ｂの正電荷を下方に（コレクタ電極２３側）に移動させることにより、過電圧保護ダイオード５の耐圧変動を抑制することができる。したがって、第２の実施形態によれば、過電圧保護ダイオード５の耐圧変動を抑制可能なＭＯＳＦＥＴを提供することができる。
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態に限定されるものではない。異なる実施形態にわたる構成要素を適宜組み合わせてもよい。特許請求の範囲に規定された内容及びその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。
１，１Ａ，１Ｂ 半導体装置
２ 半導体基板
２ａ 上面
２ｂ 下面
３ 拡散層
４，１４０ 絶縁膜
５ 過電圧保護ダイオード
５ａ Ｎ型半導体層
５ｂ，５０ｂ Ｐ型半導体層
６，７，８，９ 導体部
１０ 周辺半導体領域
１１ バッファ領域
１２ コレクタ領域
１２Ａ，１２Ｂ ドレイン領域
１３ 拡散領域
１４ ストッパ領域
１５，１５０ 絶縁膜
１６ 表面保護膜
１７ 高電位部
１８，１９ 導電接続部
２０ コンタクト層
２１ エミッタ電極
２１Ａ ソース電極
２２ ゲート電極
２３ コレクタ電極
２３Ａ ドレイン電極
２４ ストッパ電極
Ａ 活性領域
Ｂ 耐圧領域
Ｃ 領域
Ｆ，Ｆ１０ 境界領域
Ｇ，Ｇ１０ 内部領域
Ｐ１，Ｐ２ （拡散層３の）境界

Claims (15)

  1. 半導体基板の一方の主面と他方の主面との間に主電流が流れる半導体装置であって、
    前記半導体基板の前記一方の主面には、活性領域と、前記活性領域を取り囲み、前記半導体基板の周縁部を含む耐圧領域とが設けられ、
    前記半導体装置は、
    前記耐圧領域上に形成された第１の絶縁膜と、
    前記第１の絶縁膜上に交互に隣接配置されたＮ型半導体層とＰ型半導体層を有する過電圧保護ダイオードと、
    前記第１の絶縁膜上に形成され、前記過電圧保護ダイオードに電気的に接続された複数本の導体部と、
    前記過電圧保護ダイオードおよび前記導体部を被覆する第２の絶縁膜と、
    前記第２の絶縁膜を介して前記過電圧保護ダイオードの上方に設けられた高電位部と、を備え、
    前記Ｐ型半導体層のＰ型不純物濃度は、前記Ｎ型半導体層のＮ型不純物濃度より低く、
    前記高電位部は、逆バイアス印加状態において、前記高電位部の直下に位置する前記Ｐ型半導体層の電位よりも高い電位を有するように構成されており、
    前記高電位部は、前記第２の絶縁膜上に形成された導電接続部を介して前記導体部に電気的に接続され、前記導電接続部は、一端が前記高電位部に電気的に接続され、他端が前記導体部に電気的に接続されていることを特徴とする半導体装置。
  2. 前記逆バイアス印加状態において、前記Ｐ型半導体層の前記第２の絶縁膜との境界領域における正電荷の濃度は、前記Ｐ型半導体層の前記境界領域より内部の領域における正電荷の濃度よりも低いことを特徴とする請求項１に記載の半導体装置。
  3. 前記高電位部は、前記第２の絶縁膜上に形成されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記高電位部の直下には複数の前記Ｐ型半導体層が含まれることを特徴とする請求項１に記載の半導体装置。
  5. 前記高電位部は、前記導電接続部の接続先の導体部が前記過電圧保護ダイオードに接続する部位よりも中央部側の部位における前記過電圧保護ダイオードの上方に配置されていることを特徴とする請求項１に記載の半導体装置。
  6. 前記導電接続部の前記他端は、前記第２の絶縁膜を貫通するコンタクト層を介して前記導体部に電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
  7. 前記コンタクト層は、前記導体部が前記過電圧保護ダイオードに接続するための接続領域に設けられていることを特徴とする請求項６に記載の半導体装置。
  8. 前記導電接続部は、当該導電接続部と電気的に接続された前記導体部よりも平面視して前記活性領域側に配置されていることを特徴とする請求項１に記載の半導体装置。
  9. 前記導電接続部は、前記高電位部の一端と前記導体部を電気的に接続する第１の導電接続部と、前記高電位部の他端と前記導体部を電気的に接続する第２の導電接続部とを有することを特徴とする請求項１に記載の半導体装置。
  10. 前記第２の絶縁膜の上に形成された導電性材料からなる上側導体部であって、前記高電位部に電気的に接続され、且つ前記導体部と平面視して重なるように設けられた、上側導体部をさらに備えることを特徴とする請求項１に記載の半導体装置。
  11. 前記Ｐ型半導体層および前記Ｎ型半導体層は、ポリシリコンからなることを特徴とする請求項１に記載の半導体装置。
  12. 前記第１の絶縁膜および／または前記第２の絶縁膜は、シリコン酸化膜からなることを特徴とする請求項１に記載の半導体装置。
  13. 前記半導体基板は、第１導電型であり、
    前記半導体装置は、
    前記耐圧領域の前記一方の主面に選択的に形成され、前記活性領域を取り囲む第２導電型の拡散層と、
    前記拡散層中に形成された第１導電型の拡散領域と、
    前記拡散領域上に形成されたエミッタ電極と、
    前記過電圧保護ダイオード上に形成されたゲート電極と、
    前記半導体基板の前記他方の主面に形成された第２導電型のコレクタ領域と、
    前記コレクタ領域上に形成されたコレクタ電極と、
    をさらに備えることを特徴とする請求項１に記載の半導体装置。
  14. 前記半導体基板は、第１導電型であり、
    前記半導体装置は、
    前記耐圧領域の前記一方の主面に選択的に形成され、前記活性領域を取り囲む第２導電型の拡散層と、
    前記拡散層中に形成された第１導電型の拡散領域と、
    前記拡散領域上に形成されたエミッタ電極と、
    前記過電圧保護ダイオード上に形成されたゲート電極と、
    前記半導体基板の前記他方の主面に形成された第１導電型のドレイン領域と、
    前記ドレイン領域上に形成され、前記ドレイン領域とショットキー障壁を形成するコレクタ電極と、
    をさらに備えることを特徴とする請求項１に記載の半導体装置。
  15. 前記半導体基板は、第１導電型であり、
    前記半導体装置は、
    前記耐圧領域の前記一方の主面に選択的に形成され、前記活性領域を取り囲む第２導電型の拡散層と、
    前記拡散層中に形成された第１導電型の拡散領域と、
    前記拡散領域上に形成されたソース電極と、
    前記過電圧保護ダイオード上に形成されたゲート電極と、
    前記半導体基板の前記他方の主面に形成された第１導電型のドレイン領域と、
    前記ドレイン領域上に形成されたドレイン電極と、
    をさらに備えることを特徴とする請求項１に記載の半導体装置。
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